KR100772108B1 - 반도체 소자 및 그의 제조방법 - Google Patents

Abstract

본 발명은 소자분리막을 수직한 프로파일을 갖도록 형성함으로써 고집적 소자의 제조를 가능하게 함과 동시에, 상기 수직한 프로파일을 갖는 소자분리막으로 인한 소자 신뢰성의 열화를 방지할 수 있는 반도체 소자를 개시한다. 개시된 본 발명의 반도체 소자는, 게이트 형성 영역을 포함한 활성 영역 및 소자분리 영역을 갖는 반도체 기판; 상기 반도체 기판의 소자분리 영역에 수직한 프로파일을 갖도록 형성된 소자분리막; 및 상기 소자분리막을 포함한 활성 영역의 게이트 형성 영역 상에 형성된 게이트;를 포함하며, 상기 게이트는, 활성 영역의 게이트 형성 영역 상에 형성된 게이트절연막, 상기 게이트절연막을 포함한 소자분리막 상에 형성되며 활성 영역의 게이트 형성 영역의 폭 방향에 따른 양측 가장자리 상에 형성된 부분이 국부적으로 산화된 제1폴리실리콘막, 상기 국부적으로 산화된 부분을 포함한 제1폴리실리콘막 상에 형성된 제2폴리실리콘막, 상기 제2폴리실리콘막 상에 형성된 금속계막 및 상기 금속계막 상에 형성된 하드마스크막으로 이루어진 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING FOR THE SAME}

도 1은 종래기술의 문제점을 설명하기 위한 반도체 소자의 단면도.

도 2는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 단면도.

도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

21 : 반도체 기판 22 : 측벽산화막

23 : 선형질화막 24 : 소자분리막

25 : 게이트절연막 26 : 제1폴리실리콘막

26a : 산화된 제1폴리실리콘막 27 : 마스크패턴

28 : 제2폴리실리콘막 29 : 금속계막

30 : 하드마스크막 31 : 게이트

본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 소자분리막을 수직한 프로파일을 갖도록 형성함으로써 고집적 소자의 제조를 가능하게 함과 동시에, 상기 수직한 프로파일을 갖는 소자분리막으로 인한 소자 신뢰성의 열화를 방지할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.

최근 반도체 소자의 고집적화 추세에 따라 우수한 소자 특성을 얻기 위한 다양한 공정 기술들이 적용 및 개발되고 있으며, 그 한 예로서, 소자분리막의 측면이 수직한 프로파일을 갖도록 형성하는 방법이 제안되었다. 상기 소자분리막을 수직한 프로파일을 갖도록 형성하면, 상기 소자분리막의 형성시 절연막의 매립이 용이하므로 고집적화 소자의 제조시 유리하다는 장점이 있다.

그러나, 상기와 같은 방법을 적용하는 경우, 도 1에 도시된 바와 같이, 상기 수직한 프로파일을 갖도록 형성된 소자분리막(14)으로 인해 상기 소자분리막(14)과 접한 활성 영역(11)의 양끝단 모서리 부분(A)이 뾰족하게 형성되며, 상기 뾰족하게 형성된 모서리 부분(A)에 트랜지스터의 동작시 발생하는 전기장이 집중되어 HEIP(Hot Electron Induced Punchthrough) 현상이 심화되므로 소자의 신뢰성이 열화된다는 문제점이 발생한다.

자세하게, 상기 HEIP 현상은 피모스 트랜지스터에서의 원치 않는 채널 인버전(Channel Inversion) 현상에 기인한 것으로, 문턱 전압(Threshold Voltage : Vt)을 국부적으로 감소시키고, 턴-오프(Turn-Off) 시의 누설전류를 증가시켜 전력 소모를 증가시킬 뿐만 아니라, 동작 속도를 저하시키며, 항복 전압을 감소시키는 등의 문제를 일으킨다. 이러한 HEIP 현상이 심한 경우, 트랜지스터의 원치 않는 턴-온(Turn-On) 현상이 유발될 수도 있으며, 이때문에, 소자의 신뢰성이 열화된다는 문제점이 있다.

미설명된 도면부호 12는 측벽산화막을, 13은 라이너질화막을, 15는 게이트절연막을, 그리고, 16은 게이트도전막을 각각 나타낸다.

한편, 상기 HEIP 현상은 소자분리막(14)과 접한 활성 영역(11) 부분 전체를 라운딩시키면 개선될 수 있다. 그러나, 이 경우에는 활성 영역(11)의 면적이 손실되어 소자의 리플레쉬 특성을 저하시키며, 트랜지스터의 열화현상을 야기하게 된다. 그러므로, 소자분리막(14)과 접한 활성 영역(11) 부분 전체를 라운딩시키는 방법을 적용하기에는 해결해야 할 과제가 많이 있으므로 실용성에 문제가 있다.

또한, 게이트를 상기 활성 영역(11)의 양끝단을 제외한 나머지 활성 영역(11) 중심부에 형성하면, 상기 활성 영역(11)의 양끝단의 뾰족한 형상으로 인한 영향을 피할 수 있다. 그러나, 이 경우에는 상기 게이트의 채널 방향 길이가 감소되므로 문턱 전압이 감소된다는 문제점이 있다.

따라서, 본 발명은 상기와 같은 종래의 문제점들을 해결하기 위해 안출된 것으로서, 소자분리막을 수직한 프로파일을 갖도록 형성함으로써 고집적 소자의 제조를 가능하게 함과 동시에, 상기 수직한 프로파일을 갖는 소자분리막으로 인한 소자 신뢰성의 열화를 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자는, 게이트 형성 영역을 포함한 활성 영역 및 소자분리 영역을 갖는 반도체 기판; 상기 반도체 기판의 소자분리 영역에 수직한 프로파일을 갖도록 형성된 소자분리막; 및 상기 소자분리막과 활성 영역의 게이트 형성 영역 상에 형성된 게이트;를 포함하며, 상기 게이트는, 활성 영역의 게이트 형성 영역 상에 형성된 게이트절연막, 상기 게이트절연막을 포함한 소자분리막 상에 형성되며 활성 영역의 게이트 형성 영역의 폭 방향에 따른 양측 가장자리 상에 형성된 부분이 국부적으로 산화된 제1폴리실리콘막, 상기 국부적으로 산화된 부분을 포함한 제1폴리실리콘막 상에 형성된 제2폴리실리콘막, 상기 제2폴리실리콘막 상에 형성된 금속계막 및 상기 금속계막 상에 형성된 하드마스크막으로 이루어진 것을 특징으로 한다.

여기서, 상기 제1폴리실리콘막은 상기 제1 및 제2폴리실리콘막의 두께를 합한 전체 두께에 대해 10∼50%에 해당하는 두께를 갖는다.

상기 제1 및 제2폴리실리콘막의 두께를 합한 전체 두께가 900∼1100Å일 때, 상기 제1폴리실리콘막은 100∼500Å의 두께를 갖는다.

또한, 상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 게이트 형성 영역을 포함한 활성 영역을 정의하며, 수직한 프로파일을 갖는 소자분리막이 구비된 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 제1폴리실리콘막을 형성하는 단계; 상기 제1폴리실리콘막 상에 게이트 형성 영역의 폭 방향에 따른 양측 가장자리 부분 각각을 노출시키는 마스크패턴을 형성하는 단계; 상기 노출된 제1폴리실리콘막 부분을 국부적으로 산화시키는 단계; 상기 마스크패턴을 제거하는 단계; 상기 국부적으로 산화된 부분을 포함한 제1폴리 실리콘막 상에 제2폴리실리콘막과 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및 상기 하드마스크막, 금속계막, 제2폴리실리콘막, 제1폴리실리콘막 및 게이트절연막을 식각하는 단계;를 포함한다.

여기서, 상기 제1폴리실리콘막은 상기 제1 및 제2폴리실리콘막의 두께를 합한 전체 두께에 대해 10∼50%에 해당하는 두께를 갖도록 형성한다.

상기 제1 및 제2폴리실리콘막의 두께를 합한 전체 두께가 900∼1100Å일 때, 상기 제1폴리실리콘막은 100∼500Å의 두께로 형성한다.

상기 마스크패턴은 질화막으로 형성한다.

상기 마스크패턴을 제거하는 단계 후, 상기 국부적으로 산화된 제1폴리실리콘막 부분을 산화되지 않은 제1폴리실리콘막 부분과 동일 두께를 갖도록 선택적으로 식각하는 단계를 더 포함한다.

(실시예)

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 고집적 소자의 제조시 수직한 프로파일을 갖도록 소자분리막을 형성하고, 상기 수직한 프로파일을 갖는 소자분리막으로 인해 뾰족하게 형성된 활성 영역 양끝단 모서리 부분에 형성된 제1게이트도전막을 산화시킨 다음, 상기 산화된 제1게이트도전막 상에 제2게이트도전막을 형성한다.

이렇게 하면, 소자분리막을 수직한 프로파일을 갖도록 형성함으로써 고집적 소자의 제조를 가능하게 함과 동시에, 상기 활성 영역 양끝단 모서리 부분에 형성된 제1게이트도전막을 산화시킴으로서 상기 모서리 부분에 트랜지스터의 동작시 발생하는 전기장이 집중되는 것을 방지할 수 있으므로, HEIP(Hot Electron Induced Punchthrough) 현상을 개선할 수 있다. 따라서, 상기 HEIP 현상으로 인한 소자 신뢰성의 열화를 방지할 수 있다.

자세하게, 도 2는 본 발명의 실시예에 따른 반도체 소자의 단면도로서, 이를 설명하면 다음과 같다.

도 2를 참조하면, 본 발명의 실시예에 따른 반도체 소자는, 게이트 형성 영역을 포함한 활성 영역(21) 및 소자분리 영역을 갖는 반도체 기판, 상기 반도체 기판의 소자분리 영역에 수직한 프로파일을 갖도록 형성된 소자분리막(24) 및 상기 소자분리막(24)과 활성 영역(21)의 게이트 형성 영역 상에 형성된 게이트(31)를 포함한다.

이때, 상기 게이트(31)는 활성 영역(21)의 게이트 형성 영역 상에 형성된 게이트절연막(25), 상기 게이트절연막(25)을 포함한 소자분리막 상에 형성되며 활성 영역의 게이트 형성 영역의 폭 방향에 따른 양측 가장자리 상에 형성된 부분이 국부적으로 산화된 제1폴리실리콘막(26a), 상기 국부적으로 산화된 제1폴리실리콘막(26a)을 포함한 제1폴리실리콘막(26), 상기 제1폴리실리콘막(26) 상에 형성된 제2폴리실리콘막(28), 상기 제2폴리실리콘막(28) 상에 형성된 금속계막(29) 및 상기 금속계막(29) 상에 형성된 하드마스크막(30)으로 이루어진다.

여기서, 본 발명은 상기 수직한 프로파일을 갖는 소자분리막(24)으로 인해 뾰족하게 형성된 활성 영역(21) 양끝단 모서리 부분의 게이트절연막(25) 상에 산화된 제1폴리실리콘막(26a)을 형성함으로써, 상기 모서리 부분에 트랜지스터의 동작시 발생하는 전기장이 집중되는 것을 방지할 수 있다. 따라서, 상기 전기장의 집중으로 인한 HEIP(Hot Electron Induced Punchthrough) 현상을 개선하여 소자 신뢰성의 열화를 방지할 수 있다.

이하에서는, 도 3a 내지 도 3f를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법, 보다 상세하게, 설명하도록 한다.

도 3a를 참조하면, 게이트 형성 영역을 포함한 활성 영역(21)과 소자분리 영역을 갖는 반도체 기판의 상기 소자분리 영역을 식각하여 트렌치(도시안됨)을 형성한다. 이어서, 상기 트렌치 내의 기판 표면에 열산화 공정을 수행하여 측벽산화막(22)을 형성한 후, 상기 측벽산화막(22) 상에 선형질화막(23)을 형성한다.

계속해서, 상기 선형질화막(23)이 형성된 트렌치를 절연막으로 매립하여 상기 활성 영역(21)을 정의하는 소자분리막(24)을 형성한다. 여기서, 상기 소자분리막(24)은 상기 절연막의 매립 공정을 용이하게 수행하기 위해 수직한 프로파일을 갖도록 형성한다. 그 다음, 상기 수직한 프로파일을 갖는 소자분리막(24)이 구비된 기판 결과물 상에 게이트절연막(25)을 형성한다. 이때, 상기 게이트절연막(25)은 산화막으로 형성한다.

도 3b를 참조하면, 상기 게이트절연막(25) 상에 제1폴리실리콘막(26)을 증착한다. 여기서, 상기 제1폴리실리콘막(26)은 후속으로 증착될 제2폴리실리콘막과 상기 제1폴리실리콘막(26)의 두께를 합한 전체 두께에 대해 10∼50%에 해당하는 두께 를 갖도록 형성한다. 예컨데, 상기 제1 및 제2폴리실리콘막의 두께를 합한 전체 두께가 1000Å 정도일 경우, 상기 제1폴리실리콘막(26)은 100∼500Å의 두께를 갖도록 형성한다.

도 3c를 참조하면, 상기 제1폴리실리콘막(26) 상에 게이트 형성 영역의 폭 방향에 따른 양측 가장자리 부분 각각을 노출시키는 마스크패턴(27)을 형성한다. 이때, 상기 마스크패턴(27)은 후속으로 수행될 산화 공정을 견딜 수 있는 막, 바람직하게는, 질화막재질의 막으로 형성한다.

도 3d를 참조하면, 상기 마스크패턴(27)에 의해 노출된 게이트 형성 영역의 제1폴리실리콘막(26) 부분을 국부적으로 산화시키기 위한 산화 공정을 수행한다. 여기서, 상기 산화 공정은 기판 채널 영역의 불순물들이 크게 확산되지 않도록 하기 위해, 가능한 한 저온 분위기에서 수행한다.

이때, 상기 산화 공정을 통해 상기 마스크패턴(27)에 의해 노출된 제1폴리실리콘막(26) 부분에 산화된 제1폴리실리콘막(26a)이 형성되며, 상기 산화된 제1폴리실리콘막(26a)은 상기 산화 공정으로 인해 부피가 조금 증가한 상태이므로 산화되지 않은 제1폴리실리콘막(26) 보다 돌출된 형상을 갖는다.

도 3e를 참조하면, 상기 산화된 제1폴리실리콘막(26a)이 형성된 기판 상에서 상기 마스크패턴을 제거한다. 다음으로, 상기 산화된 제1폴리실리콘막(26a) 부분을 산화되지 않은 제1폴리실리콘막(26) 부분과 동일 두께를 갖도록 선택적으로 식각 공정을 수행한다.

여기서, 상기 식각 공정을 통해 산화된 제1폴리실리콘막(26a)의 돌출된 부분 이 제거되므로 산화된 제1폴리실리콘막(26a)과 산화되지 않은 제1폴리실리콘막(26)은 동일한 두께를 갖게 되며, 따라서, 후속 공정시 상기 산화된 제1폴리실리콘막(26a)의 돌출된 형상으로 인해 유발되는 요철 현상을 방지할 수 있다.

도 3f를 참조하면, 상기 국부적으로 산화된 제1폴리실리콘막(26a)을 포함한 제1폴리실리콘막(26) 상에 제2폴리실리콘막(28)과 금속계막(29) 및 하드마스크막(30)을 차례로 형성한다. 이때, 상기 금속계막(29)은 텅스텐실리사이드막으로 형성하며, 상기 하드마스크막(30)은 통상 질화막으로 형성한다.

다음으로, 상기 하드마스크막(30), 금속계막(29), 제2폴리실리콘막(28), 제1폴리실리콘막(26,26a) 및 게이트절연막(25)을 차례로 식각하여 상기 기판의 게이트 형성 영역에 게이트(31)를 형성한다.

이후, 도시하지는 않았으나, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명에 따른 반도체 소자를 완성한다.

여기서, 본 발명은 소자분리막(24)을 수직한 프로파일을 갖도록 형성함으로써 고집적 소자의 제조를 가능하게 함과 동시에, 상기 수직한 프로파일을 갖는 소자분리막(24)으로 인해 뾰족하게 형성된 활성 영역(21)의 양끝단 모서리 부분의 폴리실리콘막을 산화시킴으로써 상기 모서리 부분에 전기장이 집중되는 것을 방지할 수 있다. 또한, 상기 활성 영역(21)의 양끝단 모서리 부분의 뾰족한 형상으로 인한 영향을 피하기 위해 게이트 형성 영역을 변경할 필요가 없으므로, 상기 게이트(31)의 채널 방향 길이가 유지되어 문턱 전압의 감소를 방지할 수 있다.

따라서, 상기 모서리 부분에 전기장이 집중됨으로써 유발되는 HEIP(Hot Electron Induced Punchthrough) 현상을 효과적으로 개선할 수 있으며, 이를 통해, 소자 신뢰성의 열화를 방지할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 소자분리막을 수직한 프로파일을 갖도록 형성함으로써 고집적 소자의 제조를 가능하게 할 수 있다.

또한, 본 발명은 상기 수직한 프로파일을 갖는 소자분리막으로 인해 뾰족하게 형성된 활성 영역의 모서리 부분에만 국부적으로 산화된 폴리실리콘막을 형성함으로써, 상기 뾰족하게 형성된 활성 영역의 모서리 부분에 전기장이 집중되는 것을 방지할 수 있다.

게다가, 본 발명은 상기 모서리 부분에 전기장이 집중되는 것을 방지함으로써, HEIP(Hot Electron Induced Punchthrough) 현상을 효과적으로 개선할 수 있으며, 이를 통해, 소자 신뢰성의 열화를 방지할 수 있다.

Claims (8)

1. 게이트 형성 영역을 포함한 활성 영역 및 소자분리 영역을 갖는 반도체 기판;

   상기 반도체 기판의 소자분리 영역에 수직한 프로파일을 갖도록 형성된 소자분리막; 및

   상기 소자분리막과 활성 영역의 게이트 형성 영역 상에 형성된 게이트;를 포함하며,

   상기 게이트는, 활성 영역의 게이트 형성 영역 상에 형성된 게이트절연막, 상기 게이트절연막을 포함한 소자분리막 상에 형성되며 활성 영역의 게이트 형성 영역의 폭 방향에 따른 양측 가장자리 상에 형성된 부분이 국부적으로 산화된 제1폴리실리콘막, 상기 국부적으로 산화된 부분을 포함한 제1폴리실리콘막 상에 형성된 제2폴리실리콘막, 상기 제2폴리실리콘막 상에 형성된 금속계막 및 상기 금속계막 상에 형성된 하드마스크막으로 이루어진 것을 특징으로 하는 반도체 소자.
2. 제 1 항에 있어서,

   상기 제1폴리실리콘막은 상기 제1 및 제2폴리실리콘막의 두께를 합한 전체 두께에 대해 10∼50%에 해당하는 두께를 갖는 것을 특징으로 하는 반도체 소자.
3. 제 2 항에 있어서,

   상기 제1 및 제2폴리실리콘막의 두께를 합한 전체 두께가 900∼1100Å일 때, 상기 제1폴리실리콘막은 100∼500Å의 두께를 갖는 것을 특징으로 하는 반도체 소자.
4. 게이트 형성 영역을 포함한 활성 영역을 정의하며, 수직한 프로파일을 갖는 소자분리막이 구비된 반도체 기판 상에 게이트절연막을 형성하는 단계;

   상기 게이트절연막 상에 제1폴리실리콘막을 형성하는 단계;

   상기 제1폴리실리콘막 상에 게이트 형성 영역의 폭 방향에 따른 양측 가장자리 부분 각각을 노출시키는 마스크패턴을 형성하는 단계;

   상기 노출된 제1폴리실리콘막 부분을 국부적으로 산화시키는 단계;

   상기 마스크패턴을 제거하는 단계;

   상기 국부적으로 산화된 부분을 포함한 제1폴리실리콘막 상에 제2폴리실리콘막과 금속계막 및 하드마스크막을 차례로 형성하는 단계; 및

   상기 하드마스크막, 금속계막, 제2폴리실리콘막, 제1폴리실리콘막 및 게이트절연막을 식각하는 단계;

   를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 4 항에 있어서,

   상기 제1폴리실리콘막은 상기 제1 및 제2폴리실리콘막의 두께를 합한 전체 두께에 대해 10∼50%에 해당하는 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
6. 제 5 항에 있어서,

   상기 제1 및 제2폴리실리콘막의 두께를 합한 전체 두께가 900∼1100Å일 때, 상기 제1폴리실리콘막은 100∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
7. 제 4 항에 있어서,

   상기 마스크패턴은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
8. 제 4 항에 있어서,

   상기 마스크패턴을 제거하는 단계 후, 상기 국부적으로 산화된 제1폴리실리콘막 부분을 산화되지 않은 제1폴리실리콘막 부분과 동일 두께를 갖도록 선택적으로 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.

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