CN114759084A - 晶闸管 - Google Patents

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Abstract

一种晶闸管。该晶闸管包括半导体衬底、栅绝缘层、主栅极和第一侧栅极。该半导体衬底包括主表面，且主表面包括相邻设置的具有不同掺杂类型的第一区和第二区，第一区包括与第二区具有第一间隔的第三区，第二区包括与第一区具有第二间隔的第四区，第一间隔与第二间隔形成晶闸管的沟道区；栅绝缘层设置在主表面上；主栅极设置在栅绝缘层上，并且在垂直于主表面的方向上至少部分地对应于沟道区设置；第一侧栅极与主栅极彼此绝缘地且相邻地设置在栅绝缘层上。该晶闸管通过侧栅极结构增强了对沟道区载流子的控制能力，从而能够快速开启和关断。

Description

晶闸管
技术领域
本公开的实施例涉及一种晶闸管。
背景技术
目前，人们越来越多地关注晶闸管型开关器件在半导体功率开关器件、存储器件以及光探测器等多种技术领域的应用。栅控晶闸管(MOS ControlledThyristor，MCT)，是一种结合了金属-氧化物半导体场效应晶体管(MOSFET，可简称为MOS管)特性和晶闸管特性的复合型功率器件，将MOSFET的高输入阻抗、低输入功率、快的开关速度、门极控制方便以及晶闸管的高阻断电压、低导通功耗、大驱动电流等优点有效结合起来，广泛应用于功率半导体开关器件等领域。
发明内容
本公开至少一实施例提供一种晶闸管，该晶闸管包括半导体衬底，其中，半导体衬底包括主表面，该主表面包括相邻设置的具有不同掺杂类型的第一区和第二区，第一区包括与第二区具有相同的掺杂类型且与第二区具有第一间隔的第三区，第二区包括与第一区具有相同的掺杂类型且与第一区具有第二间隔的第四区，第一间隔与第二间隔形成晶闸管的沟道区。该晶闸管还包括设置在主表面上的栅绝缘层。该晶闸管还包括设置在栅绝缘层上并且在垂直于主表面的方向上至少部分地对应于沟道区设置的主栅极。该晶闸管还包括与主栅极彼此绝缘地且相邻地设置在栅绝缘层上的第一侧栅极，其中，第一侧栅极在垂直于主表面的方向上至少部分对应于第一间隔设置。该晶闸管对沟道区载流子的控制能力强，从而具有快速开启和关断的能力。
例如，本公开至少一实施例提供的晶闸管还包括第一侧壁绝缘层，将主栅极与第一侧栅极绝缘。
例如，本公开至少一实施例提供的晶闸管还包括第二侧壁绝缘层，设置在主表面上且与第一侧栅极相邻，并且第二侧壁绝缘层至少部分覆盖第一侧栅极与第二侧壁绝缘层相邻的侧面。
例如，本公开至少一实施例提供的晶闸管还包括第一电极，设置在主表面上且与所述第三区电接触。
例如，本公开至少一实施例提供的晶闸管还包括第二电极，设置在主表面上且与第四区电接触。
例如，在本公开至少一实施例提供的晶闸管中，半导体衬底还包括基底，并且其中，第一区和第二区为形成在基底上的阱区，第三区为形成在第一区中的阱区，第四区为形成在第二区中的阱区。
例如，本公开至少一实施例提供的晶闸管还包括第二侧栅极，与主栅极彼此绝缘地且相邻地设置在栅绝缘层上，其中，第二侧栅极在垂直于主表面的方向上至少部分对应于第二间隔设置。
例如，本公开至少一实施例提供的晶闸管还包括第三侧壁绝缘层，将主栅极与第二侧栅极绝缘。
例如，本公开至少一实施例提供的晶闸管还包括第四侧壁绝缘层，设置在主表面上且与第二侧栅极相邻，并且第四侧壁绝缘层至少部分覆盖第二侧栅极的与第四侧壁绝缘层相邻的侧面。
例如，在本公开至少一实施例提供的晶闸管中，主栅极至少部分地分别对应于第一间隔和第二间隔设置。
例如，在本公开至少一实施例提供的晶闸管中，主表面的第一区还包括第五区，第五区在第三区的背离第二区的一侧，第五区具有与第一区相同的掺杂类型且第五区的掺杂浓度大于第一区的掺杂浓度。
例如，在本公开至少一实施例提供的晶闸管中，第三区和第五区通过第一槽隔离区间隔开。
例如，本公开至少一实施例提供的晶闸管还包括第三电极，设置在主表面上且在垂直于主表面的方向上对应于第五区。
例如，在本公开至少一实施例提供的晶闸管中，主表面的第二区还包括第六区，第六区在第四区背离第一区的一侧，第六区具有与第二区相同的掺杂类型且第六区的掺杂浓度大于第二区。
例如，在本公开至少一实施例提供的晶闸管中，第四区和第六区之间通过第二槽隔离区间隔开。
例如，本公开至少一实施例提供的晶闸管还包括第四电极，设置在主表面上且在垂直于主表面的方向上对应于第六区。
例如，在本公开至少一实施例提供的晶闸管中，主栅极、第一侧栅极和第二侧栅极为多晶硅电极。
例如，在本公开至少一实施例提供的晶闸管中，第四区的掺杂浓度大于第一区的掺杂浓度，第三区的掺杂浓度大于第二区的掺杂浓度。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A为本公开至少一实施例提供的晶闸管的示意图；
图1B为本公开至少一实施例提供的另一晶闸管的示意图；
图2A和图2B为本公开至少一实施例提供的晶闸管的操作原理的能带结构示意图；
图3为本公开至少一实施例提供的晶闸管的示意图；
图4A和图4B为本公开至少一实施例提供的晶闸管的示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
下面通过几个具体的实施例对本公开进行说明。为了保持本公开实施例的以下说明清楚且简明，可省略已知功能和已知部件的详细说明。当本公开实施例的任一部件在一个以上的附图中出现时，该部件在每个附图中由相同或类似的参考标号表示。
栅控晶闸管(MCT)是利用MOS管的开通，形成低阻通道而短路掉晶体管的基极电流，从而实现关断。MCT在关断晶闸管部分时采用的是与开启栅相反电压极性的增强型MOS关闭栅结构。MCT是多元胞并联的器件，每个元胞由MOSFET和晶闸管复合构成。单元胞的最大可关断电流密度较高，可达数百安(A)，甚至超过1000A。然而，对于多元胞器件，其最大可关断的电流密度大幅度下降，甚至只有数十安。多元胞器件关闭时，各元胞栅电阻不等造成栅压充电时常数不同，形成元胞的非均匀关断限制了器件的最大可控电流密度，从而限制了其在功率开关领域的应用。
为了解决上述问题，本公开至少一实施例提供一种晶闸管，包括半导体衬底、栅绝缘层、主栅极和第一侧栅极。该半导体衬底包括主表面，且主表面包括相邻设置的具有不同掺杂类型的第一区和第二区，第一区包括与第二区具有相同的掺杂类型且与第二区具有第一间隔的第三区，第二区包括与第一区具有相同的掺杂类型且与第一区具有第二间隔的第四区，第一间隔与第二间隔形成晶闸管的沟道区；栅绝缘层设置在主表面上；主栅极设置在栅绝缘层上，并且在垂直于主表面的方向上至少部分地对应于沟道区设置；第一侧栅极与主栅极彼此绝缘地且相邻地设置在栅绝缘层上，其中，第一侧栅极在垂直于主表面的方向上至少部分对应于第一间隔设置。该晶闸管在传统MCT的基础上增加了侧栅极结构，增强了对沟道区载流子的控制能力，从而具有快速开启和关断的能力。
下面结合附图对本公开的一些实施例进行详细说明。
图1A为本公开至少一实施例提供的晶闸管100的示意图。
例如，如图1A所示，晶闸管100包括半导体衬底。该半导体衬底可以包括基底101和形成在基底101上的结构层(或掺杂层)150，该结构层150具有主表面。主表面包括相邻设置的具有不同掺杂类型的第一区102和第二区103，其中第一区102和第二区103为形成在基底101上的结构层150中的阱区，换言之，结构层150包括对应于第一区102和第二区103的阱区。第一区102包括与第二区103具有第一间隔的第三区104，且第三区104为形成在第一区102中的阱区。第二区103包括与第一区102具有第二间隔的第四区105，且第四区105为形成在第二区103中的阱区。此外，第一间隔d11与第二间隔d12一起可以形成晶闸管的沟道区。
根据本公开至少一实施例，第四区105与第一区102具有相同的掺杂类型；对应地，第三区104与第二区103具有相同的另一掺杂类型。例如，在一些实施例中，第一区102和第四区105的掺杂类型可以为P型(例如，掺杂硼(B))，而第二区103和第三区104的掺杂类型为N型(例如，掺杂磷(P)或砷(As))，此时晶闸管100为N型晶闸管。可替换地，第一区102和第四区105的掺杂类型可以为N型，而第二区103和第三区104的掺杂类型为P型，此时晶闸管100为P型晶闸管。本公开对上述掺杂类型的设置不作限制。
在另一些实施例中，第四区105的掺杂浓度可以大于第一区102的掺杂浓度，例如，第四区105为掺杂浓度大于第一区102的掺杂浓度的重掺杂。在还有一些实施例中，第三区104的掺杂浓度可以大于第二区103的掺杂浓度，例如，第三区104为掺杂浓度大于第二区103的掺杂浓度的重掺杂。
此外，在一些实施例中，基底101可以具有与第一区102或第二区103中的任一相同的掺杂类型。例如，基底101可以具有与第一区102相同的掺杂类型。
例如，如图1A所示，晶闸管100还可以包括设置在半导体衬底的主表面上的栅绝缘层111、设置在栅绝缘层111上的主栅极112、以及与主栅极112彼此绝缘地且相邻地设置在栅绝缘层111上的第一侧栅极117。其中，主栅极112在垂直于主表面的方向上至少部分地对应于第二间隔d12设置，第一侧栅极117在垂直于主表面的方向上至少部分对应于第一间隔d11设置。栅绝缘层111包括两部分，该两部分分别在垂直于主表面的方向上对应于主栅极112和第一侧栅极117。由此，主栅极112和第一侧栅极117整体上对应于沟道区，并且可以通过在主栅极112或第一侧栅极117上施加电压信号，由此控制沟道区的导电状态。
例如，晶闸管100还可以进一步包括第一侧壁绝缘层116。如图1A所示，第一侧壁绝缘层116将第一侧栅极117和主栅极112绝缘。第一侧壁绝缘层116与栅绝缘层111的一部分(图中的左侧部分)一体形成以设置在主表面上，栅绝缘层111的这一部分使第一侧栅极117和主表面绝缘。并且，如图所示，例如，第一侧壁绝缘层116还可以延伸到主栅极112的远离主表面的一侧(即图中上侧)以覆盖主栅极112，同样地，第一侧栅极117还可以延伸到主栅极112的远离主表面的一侧(即图中上侧)，隔着第一侧壁绝缘层116覆盖主栅极112。
例如，如图1A所示，晶闸管100还可以包括第二侧壁绝缘层118，其设置在主表面上且与第一侧栅极117相邻，并且第二侧壁绝缘层118至少部分覆盖第一侧栅极117与第二侧壁绝缘层118相邻的侧面。晶闸管100还可以包括第三侧壁绝缘层115，第三侧壁绝缘层115设置在主表面上且与主栅极112相邻，并且至少部分覆盖主栅极112与第三侧壁绝缘层115相邻的侧面。并且，在第一侧栅极117隔着第一侧壁绝缘层116覆盖主栅极112的情形，第三侧壁绝缘层115还覆盖第一侧栅极117与第三侧壁绝缘层115相邻的侧面。
例如，如图1A所示，晶闸管100还可以包括第一电极121和第二电极122。第一电极121设置在主表面上且直接或间接地与第三区104电接触。第二电极122设置在主表面上且直接或间接地与第四区105电接触。
在一些实施例中，半导体衬底可以为硅基衬底，例如纯的单晶硅衬底或掺杂的单晶硅衬底；栅极，诸如主栅极112和第一侧栅极117，可以为多晶硅电极；绝缘层，诸如栅绝缘层111、第一侧壁绝缘层116、第二侧壁绝缘层118和第三侧壁绝缘层115，可以为由二氧化硅等绝缘材料形成的绝缘层；第一电极121和第二电极122可以为多晶硅电极、金属或金属化(例如硅化钨)材料形成的电极，本公开的实施例对此不作限制。
图1B为本公开至少一实施例的提供的另一晶闸管1001的示意图。
与上图1A中的晶闸管100类似，图1B中所示的晶闸管1001包括半导体衬底、第一电极1211和第二电极1221，其中半导体衬底可以进一步包括基底1011以及基底1011上的结构层(或掺杂层)1501，该结构层1501包括形成在其中的第一区1021、第二区1031、第三区1041和第四区1051。这些部分对应于图1A中的晶闸管100的相应部分，即，图1B中所示的第一电极1211和第二电极1221分别对应于图1A中所示的第一电极121和第二电极122，图1B中所示的基底1011、第一区1021、第二区1031、第三区1041和第四区1051分别对应于图1A中所示的基底101、第一区102、第二区1031、第三区104和第四区105。在这里为了简单起见，省略对相同内容的详细描述。
不同于图1A的晶闸管100，如图1B中所示，晶闸管1001的栅绝缘层1111设置在半导体衬底的主表面上，且在垂直于主表面的方向上对应于沟道区整体上一体设置。第一侧栅极1171和主栅极1121彼此绝缘地且相邻地设置在栅绝缘层1111上，其中，第一侧栅极1171在垂直于主表面的方向上对应于第一间隔d111设置，主栅极1121在垂直于主表面的方向上对应于第二间隔d112设置。第一侧壁绝缘层1161垂直于(例如，基本垂直于)主表面设置在栅绝缘层1111上，且将第一侧栅极1171和主栅极1121绝缘，且不与栅绝缘层1111一体设置。第二侧壁绝缘层1181设置在主表面上且与第一侧栅极1171相邻，并且至少部分覆盖第一侧栅极1171与第二侧壁绝缘层1181相邻的侧面。第三侧壁绝缘层1151设置在主表面上且与主栅极1121相邻，并且覆盖主栅极1121与第三侧壁绝缘层1151相邻的侧面。
下面将结合图2A和图2B，详细说明本公开至少一实施例提供的晶闸管的操作方法及工作原理。
图2A和图2B为本公开至少一实施例提供的晶闸管100的操作原理的能带结构示意图。
例如，当图1A中的晶闸管100为N型晶闸管时，第一电极121接低电位，第二电极122接高电位，此时，主栅极112相对于第一电极121接正电压，相对于第二电极122接负电压。如图2A所示，当晶闸管100的第一侧栅极117和主栅极112浮空时，在掺杂类型为N型的第三区104中的电子注入到掺杂类型为P型的第一区102的过程中以及在掺杂类型为P型的第四区105中的空穴注入到掺杂类型为N型的第二区103的过程中存在势垒阻挡区，从而阻止了导带Ec中N型半导体区(例如，图1A中的第三区104)的电子进入到P型半导体区(例如，图1A中的第一区102)，以及阻止了价带Ev中P型半导体区(例如，图1A中的第四区105)的空穴进入到N型半导体区(例如，图1A中的第二区103)，因而此时，晶闸管100处于关断状态。
例如，如图2B所示，当在晶闸管100的第一侧栅极117施加正压+VG1时，掺杂类型为P型的第一区102中的少数载流子电子会在设置在主表面上的第一侧壁绝缘层116下方的主表面中积累并形成反型层，从而降低掺杂类型为N型的第三区104中的电子注入到第一区102过程中的势垒，因而导带Ec中N型半导体区(例如，图1A中的第三区104)的电子在外加电场的作用下可以越过势垒到达P型半导体区(例如，图1A中的第一区102)，从而产生电流，使得晶闸管100可以从关断状态快速开启。类似地，当在主栅极112施加负压-VG2时，掺杂类型为N型的第二区103中的少数载流子空穴会在栅绝缘层111下方的主表面中积累并形成反型层，从而降低从掺杂类型为P型的第四区105中空穴注入到第二区103过程中的势垒，因而价带Ev中P型半导体区(例如，图1A中的第四区105)的空穴在外加电场的作用下可以越过势垒到达N型半导体区(例如，图1A中的第二区103)，从而产生电流，使得晶闸管100可以从关断状态快速开启。
需要说明的是，当需要如上开启晶闸管100时，可以同时在第一侧栅极117施加正压和在主栅极112施加负压；或者，仅在第一侧栅极117施加正压或仅在主栅极112施加负压；本公开的实施例对该控制电压的施加方式不作限制。相比仅在第一侧栅极117施加正压或仅在主栅极112施加负压，同时在第一侧栅极117施加正压和在主栅极112施加负压时晶闸管100开启速度更快。
例如，当需要关断晶闸管100时，可以在第一侧栅极117施加负压-VG1作为控制电压，以提高第三区104中的电子注入到第一区102过程中的势垒；或者，可以在主栅极112施加正压+VG2作为控制电压，以提高第四区105中的空穴注入到第二区103过程中的势垒，从而使得晶闸管100快速关断。
需要说明的是，当需要如上关断晶闸管100时，可以同时在第一侧栅极117施加负压和在主栅极112施加正压；或者，仅在第一侧栅极117施加负压或仅在主栅极112施加正压；本公开的实施例对该控制电压的施加方式不作限制。相比仅在第一侧栅极117施加负压或仅在主栅极112施加正压，同时在第一侧栅极117施加负压和在主栅极112施加正压时晶闸管100关断速度更快。
如图1B所示的晶闸管1001的操作方法及工作原理与图1A中的晶闸管100基本相同，在此不再赘述。
下面将结合图1A详细描述根据本公开的至少一实施例的晶闸管的制备工艺，例如，图1A中示出的晶闸管100可以通过以下工艺步骤制备：
采用自对准技术在半导体衬底中通过掺杂工艺定义出不同掺杂类型的第一区102和第二区103，得到基底以及在基底上的结构层150，该结构层150包括对应于第一区102和第二区103阱区；
采用化学气相沉积(CVD)外延生长方法或热氧化法等在半导体衬底的主表面上形成氧化硅层，以形成栅绝缘层111的一部分(图1A中的右侧部分)，该部分栅绝缘层111的厚度Tins0≈5～30nm；
在栅绝缘层111上沉积多晶硅层并采用光刻、刻蚀在栅绝缘层111上得到多晶硅电极，由此形成主栅极112，主栅极112的长度Lgate0≈0.1～1um；
采用CVD外延生长方法在半导体衬底的主表面和主栅极112上形成氧化硅层，并采用光刻、刻蚀形成栅绝缘层111的另一部分(图1A中的左侧部分)以及第一侧壁绝缘层116，第一侧壁绝缘层116的厚度Tins1≈5～30nm；
采用CVD外延生长方法，在第一侧壁绝缘层116上沉积多晶硅层，并采用光刻、刻蚀得到多晶硅电极，由此形成第一侧栅极117，第一侧栅极117的长度Lgate1≈0.2～2um；
采用CVD外延生长方法，在半导体衬底上沉积二氧化硅层，并采用光刻、刻蚀形成第二侧壁绝缘层118和第三侧壁绝缘层115，其中第二侧壁绝缘层118形成在半导体衬底上且与第一侧栅极117相邻，第三侧壁绝缘层115形成在半导体衬底上且与主栅极112相邻；
采用自对准技术在半导体衬底的第一区102中通过掺杂工艺定义出第三区104，并进行受主离子注入掺杂至浓度约1019～1020cm-3；
采用自对准技术在半导体衬底的第二区103中通过掺杂工艺定义出第四区105，并进行受主离子注入掺杂至浓度约1019～1020cm-3；
在半导体衬底上沉积金属导电层并采用光刻、刻蚀以制作第一电极121，使得第一电极121与第三区104电接触；在半导体衬底上沉积金属导电层并采用光刻、刻蚀以制作第二电极122，使得第二电极122与第四区105电接触。
需要说明的是，如图1B所示的晶闸管的制备工艺与图1A中的晶闸管的主要差异是：图1B的晶闸管1001的栅绝缘层1111是一体形成且第一侧壁绝缘层1161是采用CVD外延生长方法在栅绝缘层1111上沉积并刻蚀形成。如图1B所示的晶闸管1001的其他制备工艺与图1A中的晶闸管100基本相同，在此不再赘述。
图3为本公开至少一实施例提供的又一晶闸管型200的示意图。
例如，如图3所示，晶闸管200包括半导体衬底。该半导体衬底可以包括基底201和形成在基底201上的结构层(或掺杂层)250，该结构层250具有主表面。主表面包括相邻设置的具有不同掺杂类型的第一区202和第二区203。第一区202和第二区203为形成在基底201上的结构层250中的阱区，换言之，结构层250包括对应于第一区202和第二区203的阱区。第一区202包括与第二区203具有第一间隔的第三区204，且第三区204为形成在第一区202中的阱区。第二区203包括与第一区202具有第二间隔的第四区205，且第四区205为形成在第二区203中的阱区。此外，第一间隔d21与第二间隔d22一起可以形成晶闸管的沟道区。
根据本公开至少一实施例，第四区205与第一区202具有相同的掺杂类型；对应地，第三区204与第二区203具有相同的另一掺杂类型。例如，在一些实施例中，第一区202和第四区205的掺杂类型可以为P型，而第二区203和第三区204的掺杂类型为N型，此时晶闸管100为N型晶闸管。可替换地，第一区202和第四区205的掺杂类型可以为N型，而第二区203和第三区204的掺杂类型为P型，此时晶闸管100为P型晶闸管。本公开对上述掺杂类型的设置不作限制。
在另一些实施例中，第四区205的掺杂浓度可以大于第一区202的掺杂浓度，例如，第四区205为掺杂浓度大于第一区202的掺杂浓度的重掺杂。在还有一些实施例中，第三区204的掺杂浓度可以大于第二区203的掺杂浓度，例如，第三区204为掺杂浓度大于第二区203的掺杂浓度的重掺杂。
此外，在一些实施例中，基底201可以具有与第一区202或第二区203中的任一相同的掺杂类型。例如，基底201可以具有与第一区202相同的掺杂类型。
例如，如图3所示，晶闸管200还可以包括设置在半导体衬底的主表面上的栅绝缘层211、设置在栅绝缘层211上的主栅极212、与主栅极212彼此绝缘地且相邻地设置在栅绝缘层211上的第一侧栅极217、以及与主栅极212彼此绝缘地且相邻地设置在栅绝缘层211上的第二侧栅极214。其中，主栅极212在垂直于主表面的方向上至少部分地对应于沟道区设置，第一侧栅极217在垂直于主表面的方向上至少部分对应于第一间隔d21设置，第二侧栅极214在垂直于主表面的方向上至少部分对应于第二间隔d22设置。并且，栅绝缘层211包括三部分，该三部分在垂直于主表面的方向上分别对应于主栅极212、第一侧栅极217、第二侧栅极214。并且，主栅极212、第一侧栅极217、第二侧栅极214，并且可以通过在主栅极212、第一侧栅极217或第二侧栅极214上施加电压信号，由此控制沟道区的导电状态。
例如，如图3所示，晶闸管200还可以包括第一侧壁绝缘层216。第一侧壁绝缘层216将第一侧栅极217和主栅极212绝缘。第一侧壁绝缘层216与栅绝缘层211的一部分(图中的左侧部分)一体形成以设置在主表面上，以使第一侧栅极217和主表面绝缘。
例如，如图3所示，晶闸管200还可以包括第四侧壁绝缘层213。第四侧壁绝缘层213将第二侧栅极214和主栅极212绝缘。第四侧壁绝缘层213与栅绝缘层211的另一部分(图中的右侧部分)一体形成以设置在主表面上，以使第二侧栅极214和主表面绝缘。
例如，如图3所示，晶闸管200还可以包括第二侧壁绝缘层218，其设置在主表面上且与第一侧栅极217相邻，并且第二侧壁绝缘层218至少部分覆盖第一侧栅极217与第二侧壁绝缘层218相邻的侧面。晶闸管200还可以包括第三侧壁绝缘层215，其设置在所述主表面上且与第二侧栅极214相邻，并且第三侧壁绝缘层215至少部分覆盖第二侧栅极214与第三侧壁绝缘层215相邻的侧面。
例如，如图3所示，晶闸管200还可以包括第一电极221和第二电极222。第一电极221设置在主表面上且直接或间接地与第三区204电接触。第二电极222设置在主表面上且直接或间接地与第四区205电接触。
在一些实施例中，半导体衬底可以为硅基衬底，例如纯的单晶硅衬底或掺杂的单晶硅衬底；栅极，诸如主栅极212、第一侧栅极217和第二侧栅极214可以为多晶硅电极；绝缘层，诸如栅绝缘层211、第一侧壁绝缘层216、第二侧壁绝缘层218、第三侧壁绝缘层215和第四侧壁绝缘层213可以为由二氧化硅等绝缘材料形成的绝缘层；第一电极221和第二电极222可以为金属或金属化材料形成的电极，本公开的实施例对此不作限制。
下面将详细说明本公开至少一实施例提供的晶闸管200的操作方法及工作原理。
例如，当图3中的晶闸管200为N型晶闸管时，第一电极221接低电位，第二电极222接高电位。主栅极212相对于第一电极221接正电压，相对于第二电极222接负电压。当第一侧栅极217和第二侧栅极214浮空时，掺杂类型为N型的第三区204中的电子注入到掺杂类型为P型的第一区202的过程中以及掺杂类型为P型的第四区205中的空穴注入到掺杂类型为N型的第二区203的过程中存在势垒阻挡区，因而此时，晶闸管200处于关断状态。
当在第一侧栅极217施加正压作为控制电压时，掺杂类型为P型的第一区202中的少数载流子电子会在第一侧壁绝缘层216设置于主表面的部分的下方积累形成反型层，从而降低从掺杂类型为N型的第三区204中电子注入到掺杂类型为P型的第一区202过程中的势垒，使得晶闸管200可以从关断状态快速开启；当在第二侧栅极214施加负压作为控制电压时，掺杂类型为N型的第二区203中的少数载流子空穴会在第四侧壁绝缘层213下方积累形成反型层，从而降低从掺杂类型为P型的P型第四区205中空穴注入到掺杂类型为N型的第二区203过程中的势垒，使得晶闸管200可以从关断状态快速开启。
需要说明的是，当需要如上开启晶闸管200时，可以同时在第一侧栅极217施加正压和在第二侧栅极214施加负压；或者，仅在第一侧栅极217施加正压或仅在第二侧栅极214施加负压。本公开的实施例对此不作限制。相比仅在第一侧栅极217施加正压或仅在第二侧栅极214施加负压，同时在第一侧栅极217施加正压和在第二侧栅极214施加负压时晶闸管200开启速度更快。
例如，当需要关断晶闸管200时，可以在第一侧栅极217施加负压以提高第三区204中的电子注入到第一区202过程中的势垒；或者，可以在第二侧栅极214施加正压以提高第四区205中的空穴注入到第二区203过程中的势垒，从而使得晶闸管200快速关断。
需要说明的是，当需要如上关断晶闸管200时，可以同时在第一侧栅极217施加负压和在第二侧栅极214施加正压；或者，仅在第一侧栅极217施加负压或仅在第二侧栅极214施加正压。本公开的实施例对此不作限制。相比仅在第一侧栅极217施加负压或仅在第二侧栅极214施加正压，同时在第一侧栅极217施加负压和在第二侧栅极214施加正压时晶闸管200关断速度更快。
例如，根据本公开的至少一实施例，图3中示出的晶闸管200可以通过以下工艺步骤制备：
采用自对准技术在半导体衬底中通过掺杂工艺定义出不同掺杂类型的第一区202和第二区203；
采用CVD外延生长方法或热氧化法等在半导体衬底的主表面上形成氧化硅层，以形成栅绝缘层211的一部分(图3中的中间部分)，该部分栅绝缘层211的厚度Tins0≈5～30nm；
在栅绝缘层111上沉积多晶硅层并采用光刻、刻蚀在栅绝缘层211上得到多晶硅电极，由此形成主栅极212，主栅极212的长度Lgate0≈0.1～1um；
采用CVD外延生长方法在半导体衬底的主表面上形成第一侧壁绝缘层216、栅绝缘层211的一部分(图3中的左侧部分)、栅绝缘层211的另一部分(图3中的右侧部分)和第四侧壁绝缘层213，且主栅极212的一侧与第一侧壁绝缘层216相邻，主栅极212的另一侧与第四侧壁绝缘层213相邻，其中第一侧壁绝缘层216的厚度Tins1≈5～30nm，第四侧壁绝缘层213的厚度Tins4≈5～30nm；
采用CVD外延生长方法，分别在第一侧壁绝缘层216和第四侧壁绝缘层213上沉积多晶硅层，并采用光刻、刻蚀得到多晶硅电极，由此形成第一侧栅极217和第二侧栅极214；
采用CVD外延生长方法，在半导体衬底上沉积二氧化硅层，并采用光刻、刻蚀形成第二侧壁绝缘层218和第三侧壁绝缘层215，其中第二侧壁绝缘层218形成在半导体衬底上且与第一侧栅极217相邻，第三侧壁绝缘层215形成在半导体衬底上且与第二侧栅极214相邻；
采用自对准技术在半导体衬底的第一区202中通过掺杂工艺定义出第三区204，并进行受主离子注入掺杂至浓度约1019～1020cm-3；
采用自对准技术在半导体衬底的第二区203中通过掺杂工艺定义出第四区205，并进行受主离子注入掺杂至浓度约1019～1020cm-3；
在半导体衬底上沉积金属导电层并采用光刻、刻蚀以制作第一电极221和第二电极222，使得第一电极221与第三区204电接触，第二电极222与第四区205电接触。
图4A和图4B示出了根据本公开至少一实施例的晶闸管的示意图。
例如，如图4A所示，晶闸管300包括半导体衬底。该半导体衬底可以包括基底301和形成在基底301上的结构层(或掺杂层)，该结构层具有主表面。主表面包括相邻设置的具有不同掺杂类型的第一区302和第二区303。第一区302和第二区303为形成在基底301上的结构层350中的阱区，换言之，结构层350包括对应于第一区302和第二区303的阱区。第一区302包括与第二区303具有第一间隔的第三区304，且第三区304为形成在第一区302中的阱区。第二区303包括与第一区302具有第二间隔的第四区305，且第四区305为形成在第二区303中的阱区。此外，第一间隔d31与第二间隔d32一起可以形成晶闸管的沟道区。
例如，第一区302还包括第五区306。第五区306在第三区304的背离第二区303的一侧，并且第三区304和第五区306可以通过第一槽隔离区331间隔开。
例如，第二区303还包括第六区307。第六区307在第四区305的背离第一区302的一侧，并且第四区305和第六区307可以通过第二槽隔离区332间隔开。
根据本公开至少一实施例，第四区305、第五区306与第一区302具有相同的掺杂类型；相应地，第三区304、第六区307与第二区303具有相同的另一掺杂类型。例如，在一些实施例中，第一区302、第四区305和第五区306的掺杂类型可以为P型，而第二区303、第三区304和第六区307的掺杂类型为N型，此时晶闸管300为N型晶闸管。可替换地，第一区302、第四区305和第五区306的掺杂类型可以为N型，而第二区303、第三区304和第六区307的掺杂类型为P型，此时晶闸管300为P型晶闸管。
在另一些实施例中，第四区305的掺杂浓度可以大于第一区302的掺杂浓度，例如，第四区305为掺杂浓度大于第一区302的掺杂浓度的重掺杂；第五区306的掺杂浓度可以大于第一区302的掺杂浓度，例如，第五区306为掺杂浓度大于第一区302的掺杂浓度的重掺杂。在还有一些实施例中，第三区304的掺杂浓度可以大于第二区303的掺杂浓度，例如，第三区304为掺杂浓度大于第二区303的掺杂浓度的重掺杂；第六区307的掺杂浓度可以大于第二区303的掺杂浓度，例如，第六区307为掺杂浓度大于第二区303的掺杂浓度的重掺杂。
此外，在一些实施例中，基底301可以具有与第一区302或第二区303中的任一相同的掺杂类型。例如，基底301可以具有与第一区302相同的掺杂类型。
例如，如图4A所示，晶闸管300还可以包括设置在半导体衬底的主表面上的栅绝缘层311、设置在栅绝缘层311上的主栅极312、与主栅极312彼此绝缘地且相邻地设置在栅绝缘层311上的第一侧栅极317、以及与主栅极312彼此绝缘地且相邻地设置在栅绝缘层311上的第二侧栅极314。其中，主栅极312在垂直于主表面的方向上至少部分地对应于沟道区设置，第一侧栅极317在垂直于主表面的方向上至少部分对应于第一间隔d31设置，第二侧栅极314在垂直于主表面的方向上至少部分对应于第二间隔d32设置。并且，栅绝缘层311包括三部分，该三部分分别对应于主栅极312、第一侧栅极317、第二侧栅极314。并且，主栅极312、第一侧栅极317、第二侧栅极314，并且可以通过在主栅极312、第一侧栅极317或第二侧栅极314上施加电压信号，由此控制沟道区的导电状态。
例如，如图4A所示，晶闸管300还可以包括第一侧壁绝缘层316。。第一侧壁绝缘层316将第一侧栅极317和主栅极312绝缘。第一侧壁绝缘层316与栅绝缘层311的一部分(图中的左侧部分)一体形成以设置在主表面上，以使第一侧栅极317和主表面绝缘。
例如，如图4A所示，晶闸管300还可以包括第四侧壁绝缘层313。第四侧壁绝缘层313将第二侧栅极314和主栅极312绝缘。第四侧壁绝缘层313与栅绝缘层311的另一部分(图中的右侧部分)一体形成以设置在主表面上，以使第二侧栅极314和主表面绝缘。
例如，如图4A所示，晶闸管300还可以包括第二侧壁绝缘层318，其设置在主表面上且与第一侧栅极317相邻，并且第二侧壁绝缘层318至少部分覆盖第一侧栅极317与第二侧壁绝缘层318相邻的侧面。晶闸管300还可以包括第三侧壁绝缘层315，其设置在所述主表面上且与第二侧栅极314相邻，并且第三侧壁绝缘层315至少部分覆盖第二侧栅极314与第三侧壁绝缘层315相邻的侧面。
例如，如图4A所示，晶闸管300还可以包括第一电极321、第二电极322、第三电极323和第四电极324。第一电极321设置在主表面上且直接或间接地与第三区304电接触。第二电极322设置在主表面上且直接或间接地与第四区305电接触。第三电极323设置在主表面上且在垂直于主表面的方向上对应于第五区306，直接或间接地与第五区306电接触。第四电极324设置在主表面上且在垂直于主表面的方向上对应于第六区307，直接或间接地与第六区307电接触。
在一些实施例中，半导体衬底可以为硅基衬底；栅极，诸如主栅极312、第一侧栅极317和第二侧栅极314可以为多晶硅电极；绝缘层，诸如栅绝缘层311、第一侧壁绝缘层316、第二侧壁绝缘层318、第三侧壁绝缘层315、第四侧壁绝缘层313、第一槽隔离区331和第二槽隔离区332可以为由二氧化硅等绝缘材料填充形成的绝缘层；第一电极221、第二电极222、第三电极323和第四电极324可以为多晶硅电极、金属或金属化材料形成的电极，本公开的实施例对此不作限制。
下面将详细说明本公开实施例提供的晶闸管型300的操作方法及工作原理。
例如，当图4A中的晶闸管300为N型晶闸管时，第一电极321接低电位，第二电极322接高电位，第三电极323和第四电极324浮空。主栅极312相对于第一电极321接正电压，相对于第二电极322接负电压。当第一侧栅极317和第二侧栅极314浮空时，在掺杂类型为N型的第三区304中的电子注入到掺杂类型为P型的第一区302的过程中以及掺杂类型为P型的第四区305中的空穴注入到掺杂类型为N型的第二区303的过程中存在势垒阻挡区，因而此时，晶闸管300处于关断状态。
当在第一侧栅极317施加正压作为控制电压时，掺杂类型为P型的第一区302中的少数载流子电子会在第一侧壁绝缘层316设置于主表面的部分的下方积累形成反型层，从而降低从掺杂类型为N型的第三区304中电子注入到掺杂类型为P型的第一区302过程中的势垒；当在第二侧栅极314施加负压作为控制电压时，掺杂类型为N型的第二区303中的少数载流子空穴会在第四侧壁绝缘层313下方积累形成反型层，从而降低从掺杂类型为P型的第四区305中空穴注入到掺杂类型为N型的第二区303过程中的势垒，使得晶闸管300可以从关断状态快速开启。
需要说明的是，当需要如上开启晶闸管300时，可以同时在第一侧栅极317施加正压和在第二侧栅极314施加负压；或者，仅在第一侧栅极317施加正压或仅在第二侧栅极314施加负压。本公开的实施例对此不作限制。相比仅在第一侧栅极317施加正压或仅在第二侧栅极314施加负压，同时在第一侧栅极317施加正压和在第二侧栅极314施加负压时晶闸管300开启速度更快。
例如，当需要关断晶闸管300时，将第三电极323与第一电极321短接，将第四电极324与第二电极322短接；可以在第一侧栅极317施加负压以提高第三区304中的电子注入到第一区202过程中的势垒；或者，可以在第二侧栅极314施加正压以提高第四区305中的空穴注入到第二区303过程中的势垒，从而使得晶闸管300快速关断。
需要说明的是，相比图3，图4A中的晶闸管300在关断时，将第三电极323与第一电极321短接，将第四电极324与第二电极322短接，使得半导体衬底中积累的多余载流子被快速导走，从而增加了晶闸管300的关断速度。此外，当需要如上关断晶闸管300时，可以同时在第一侧栅极317施加负压和在第二侧栅极314施加正压；或者，仅在第一侧栅极317施加负压或仅在第二侧栅极314施加正压。本公开的实施例对此不作限制。相比仅在第一侧栅极317施加负压或仅在第二侧栅极314施加正压，同时在第一侧栅极317施加负压和在第二侧栅极314施加正压时晶闸管300关断速度更快。
例如，根据本公开的至少一实施例，图4A中示出的晶闸管300可以通过以下工艺步骤制备：
采用自对准技术在半导体衬底中通过掺杂工艺定义出不同掺杂类型的第一区302和第二区303；
采用CVD外延生长方法或热氧化法等在半导体衬底的主表面上形成氧化硅层，以形成栅绝缘层311的一部分(图3中的中间部分)，该部分栅绝缘层311的厚度Tins0≈5～30nm；
采用光刻、刻蚀在栅绝缘层311上形成主栅极312，主栅极312的长度Lgate0≈0.1～1um；例如该主栅极312为金属电极。
采用CVD外延生长方法在半导体衬底的主表面上形成第一侧壁绝缘层316、栅绝缘层311的一部分(图4A中的左侧部分)、栅绝缘层311的另一部分(图4B中的右侧部分)和第四侧壁绝缘层313，且主栅极312的一侧与第一侧壁绝缘层316相邻，主栅极312的另一侧与第四侧壁绝缘层313相邻，其中第一侧壁绝缘层316的厚度Tins1≈5～30nm，第四侧壁绝缘层313的厚度Tins4≈5～30nm；
采用CVD外延生长方法，分别在第一侧壁绝缘层316和第四侧壁绝缘层313上沉积金属层，并采用光刻、刻蚀形成第一侧栅极317和第二侧栅极314；
采用CVD外延生长方法，在半导体衬底上沉积二氧化硅层，并采用光刻、刻蚀形成第二侧壁绝缘层318和第三侧壁绝缘层315，其中第二侧壁绝缘层318形成在半导体衬底上且与第一侧栅极317相邻，第三侧壁绝缘层315形成在半导体衬底上且与第二侧栅极314相邻；
采用自对准技术在半导体衬底的第一区302中通过掺杂工艺定义出第三区304以及在半导体衬底的第二区303中光刻定义出第六区307，并进行受主离子注入掺杂至浓度约1019～1020cm-3；
采用自对准技术在半导体衬底的第二区303中通过掺杂工艺定义出第四区305以及在半导体衬底的第一区302中光刻定义出第五区306，并进行受主离子注入掺杂至浓度约1019～1020cm-3；
在半导体衬底上沉积制作第一电极321、第二电极322、第三电极323和第四电极324，使得第一电极321与第三区304电接触，第二电极322与第四区305电接触，第三电极323与第五区306电接触，第四电极324与第六区307电接触。
图4B示出了图4A的晶闸管300的一个变形示例晶闸管300A的示意图。
例如，如图4B所示，与图4A中的晶闸管300相比，图4B中的晶闸管300A的半导体衬底的第一区302’构成基底本身，第二区303形成在该第一区302’中。在该示例中，图4B中晶闸管300A的其他结构与图4A中晶闸管300基本相同，因此图4B和图4A中晶闸管300A和300的操作方法、工作原理和制备工艺也基本相同，在此不再赘述。
对于本公开，有以下几点需要说明：
(1)本公开实施例附图中，只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开同一实施例及不同实施例中的特征可以相互组合。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (12)

1.一种晶闸管，包括：
半导体衬底，其中，所述半导体衬底包括主表面，且所述主表面包括相邻设置的具有不同掺杂类型的第一区和第二区，所述第一区包括第三区，所述第三区与所述第二区具有相同的掺杂类型且与所述第二区具有第一间隔，所述第二区包括第四区，所述第四区与所述第一区具有相同的掺杂类型且与所述第一区具有第二间隔，所述第一间隔与所述第二间隔形成所述晶闸管的沟道区；
栅绝缘层，设置在所述主表面上；
主栅极，设置在所述栅绝缘层上，并且在垂直于所述主表面的方向上至少部分地对应于所述沟道区设置；以及
第一侧栅极，与所述主栅极彼此绝缘地且相邻地设置在所述栅绝缘层上，其中，所述第一侧栅极在垂直于所述主表面的方向上至少部分对应于所述第一间隔设置。
2.根据权利要求1所述的晶闸管，还包括：
第一侧壁绝缘层，将所述主栅极与所述第一侧栅极绝缘。
3.根据权利要求1所述的晶闸管，还包括：
第二侧壁绝缘层，设置在所述主表面上且与所述第一侧栅极相邻，并且所述第二侧壁绝缘层至少部分覆盖所述第一侧栅极与所述第二侧壁绝缘层相邻的侧面。
4.根据权利要求1所述的晶闸管，还包括：
第一电极，设置在所述主表面上且与所述第三区电接触。
5.根据权利要求1所述的晶闸管，还包括：
第二电极，设置在所述主表面上且与所述第四区电接触。
6.根据权利要求1所述的晶闸管，其中，所述半导体衬底还包括基底，并且
其中，所述第一区和所述第二区为形成在所述基底上的阱区，所述第三区为形成在所述第一区中的阱区，所述第四区为形成在所述第二区中的阱区。
7.根据权利要求1所述的晶闸管，还包括：
第二侧栅极，与所述主栅极彼此绝缘地且相邻地设置在所述栅绝缘层上，其中，所述第二侧栅极在垂直于所述主表面的方向上至少部分对应于所述第二间隔设置。
8.根据权利要求7所述的晶闸管，还包括：
第三侧壁绝缘层，设置在所述主表面上且与所述第二侧栅极相邻，并且所述第三侧壁绝缘层至少部分覆盖所述第二侧栅极的与所述第三侧壁绝缘层相邻的侧面。
9.根据权利要求7所述的晶闸管，还包括：
第四侧壁绝缘层，将所述主栅极与所述第二侧栅极绝缘。
10.根据权利要求1或7所述的晶闸管，其中，所述主栅极至少部分地分别对应于所述第一间隔和所述第二间隔设置。
11.根据权利要求1所述的晶闸管，其中，所述主表面的所述第一区还包括第五区，
所述第五区在所述第三区的背离所述第二区的一侧，所述第五区具有与所述第一区相同的掺杂类型且所述第五区的掺杂浓度大于所述第一区的掺杂浓度。
12.根据权利要求1所述的晶闸管，其中，所述主表面的所述第二区还包括第六区，
所述第六区在所述第四区背离所述第一区的一侧，所述第六区具有与所述第二区相同的掺杂类型且所述第六区的掺杂浓度大于所述第二区。
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