JPS6083378A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6083378A JPS6083378A JP19186383A JP19186383A JPS6083378A JP S6083378 A JPS6083378 A JP S6083378A JP 19186383 A JP19186383 A JP 19186383A JP 19186383 A JP19186383 A JP 19186383A JP S6083378 A JPS6083378 A JP S6083378A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、メタル・セミコンダクター電界効速トランジ
スタ(MBS−FETと8う)に関し、くわ[2くは、
ゲート電極の電気的抵抗を低減し、h化5−FETの動
作物性を向上させるMBS−1;’ETの製造方法に関
するものである。
スタ(MBS−FETと8う)に関し、くわ[2くは、
ゲート電極の電気的抵抗を低減し、h化5−FETの動
作物性を向上させるMBS−1;’ETの製造方法に関
するものである。
近年、シリコン(Siと略す)の電気移動度の3〜5@
の値をもつ砒化ガリウム((iaAsと略す)を用いて
高周波MES −F’BT (D開発が進められている
。
の値をもつ砒化ガリウム((iaAsと略す)を用いて
高周波MES −F’BT (D開発が進められている
。
この高周波Mgs−pgTの特性をより向上させるだめ
に、ゲート長(ソースとドレイン間に電流が流れる方向
のゲートの長さ)は0.5μm又社それ以下の寸法でパ
ターン形成されるようになつだ。このため、ゲート金属
として、アルミニウムのような低電気抵抗のものを使用
しCも、ゲートの断面形状が小さくなシ、その電気抵抗
を無視することができなくなってきた。q、′fに、高
出力・高周波MES・FET −eは、大きな電力がゲ
ートに供給されるために特性を劣化させることなく、ず
ンよりち、ゲート長を増大させることなく、ゲート断面
積を増大させる必要が生じてきたがこの実現は困難であ
った。
に、ゲート長(ソースとドレイン間に電流が流れる方向
のゲートの長さ)は0.5μm又社それ以下の寸法でパ
ターン形成されるようになつだ。このため、ゲート金属
として、アルミニウムのような低電気抵抗のものを使用
しCも、ゲートの断面形状が小さくなシ、その電気抵抗
を無視することができなくなってきた。q、′fに、高
出力・高周波MES・FET −eは、大きな電力がゲ
ートに供給されるために特性を劣化させることなく、ず
ンよりち、ゲート長を増大させることなく、ゲート断面
積を増大させる必要が生じてきたがこの実現は困難であ
った。
本発明の目的は、前記ゲート長を増大させることなく、
ゲート断面積を増大させることを可能とする半導体装置
の製造方法を提供することにある。
ゲート断面積を増大させることを可能とする半導体装置
の製造方法を提供することにある。
本発明によれば基板上の導電型の半導体からなる能動層
上に厚い樹脂層を設け、次いでSin、又はSi、N、
等の無機材の薄い層を設け、次いで感光性又は感電子性
等のレジスト層を設けた準惟材、該準備の該レジスト層
を細い溝をもったパターンを露光現像で形成し、そのレ
ジストパターン’/ffスクに下層の薄い無機材層をエ
ツチングし、rノジストパターンと同一パターンをもっ
た無機材Ifiパターンを形成し、次いで、酸素ガスを
用いたドライエッチによシ、該レジスト層を除去すると
ともに、該厚い樹脂層を該無機材層パターンの開口寸法
よシも大きい開口寸法をもち、かつ該能動層表面を露出
するまで該ドライエ、チでもって該厚い樹脂層をエツチ
ングする手段によりバソーン形成し、次いで金属を該基
板面に対し、方向性をもって全面に蒸着して金属層を形
ルし、該舒根羽層表面とに蒸着された金属層と、該無機
材層の開口部をとおシ該能動層表面へ蒸着した該金属層
が接続する厚さ、すなわち、該龍機拐層の1vきと、瞑
Jソい樹脂層の厚さを加えた#Δ以上に該金属層を形成
し、次いで、該金属層上に航2のレジストRA勿塗布し
5次いで、該無機材層の開rコ部よりも大きい寸法で覆
う該第2のレジストパターン@露光現像で形成し、その
寸法は、その第2のレジストパターンをマスクに該金属
層をエツチングした時に、該無機側層開口部が露出しな
い寸法とし、次いで上述のように該金属層を第2のレジ
ストパターンをマスクにエツチングし、アルファベット
の文字のTの形状に近い断面形状をもつ金属層パターン
を形成し、次いで該無機層と該厚い樹脂rvIを除去す
ることによシ、該能動層上にT文字に近い断面形状をも
つ金属層パターンを形成することを特徴とする半導体装
置の製造方法が得られる。
上に厚い樹脂層を設け、次いでSin、又はSi、N、
等の無機材の薄い層を設け、次いで感光性又は感電子性
等のレジスト層を設けた準惟材、該準備の該レジスト層
を細い溝をもったパターンを露光現像で形成し、そのレ
ジストパターン’/ffスクに下層の薄い無機材層をエ
ツチングし、rノジストパターンと同一パターンをもっ
た無機材Ifiパターンを形成し、次いで、酸素ガスを
用いたドライエッチによシ、該レジスト層を除去すると
ともに、該厚い樹脂層を該無機材層パターンの開口寸法
よシも大きい開口寸法をもち、かつ該能動層表面を露出
するまで該ドライエ、チでもって該厚い樹脂層をエツチ
ングする手段によりバソーン形成し、次いで金属を該基
板面に対し、方向性をもって全面に蒸着して金属層を形
ルし、該舒根羽層表面とに蒸着された金属層と、該無機
材層の開口部をとおシ該能動層表面へ蒸着した該金属層
が接続する厚さ、すなわち、該龍機拐層の1vきと、瞑
Jソい樹脂層の厚さを加えた#Δ以上に該金属層を形成
し、次いで、該金属層上に航2のレジストRA勿塗布し
5次いで、該無機材層の開rコ部よりも大きい寸法で覆
う該第2のレジストパターン@露光現像で形成し、その
寸法は、その第2のレジストパターンをマスクに該金属
層をエツチングした時に、該無機側層開口部が露出しな
い寸法とし、次いで上述のように該金属層を第2のレジ
ストパターンをマスクにエツチングし、アルファベット
の文字のTの形状に近い断面形状をもつ金属層パターン
を形成し、次いで該無機層と該厚い樹脂rvIを除去す
ることによシ、該能動層上にT文字に近い断面形状をも
つ金属層パターンを形成することを特徴とする半導体装
置の製造方法が得られる。
以1本発明の実施例を述べるにあたり、読切を簡単化す
るために、ゲート電極をアルミニウム(AJ)、導電型
の半導体をnタイプの平坦な0aAsとして説明する。
るために、ゲート電極をアルミニウム(AJ)、導電型
の半導体をnタイプの平坦な0aAsとして説明する。
本発明の製造方法について第1図〜第8図を用いて説明
する。第1図は、nタイプaaAs能動層lの上に厚さ
10μmの厚い樹脂層(4Aえばシフ″し一社製ホトレ
ジストAZ−1350J)2を塗布し、次に100OA
程度の薄いSiす2層(例えば東京応化社製のOCD
を利用、ケイ素化合物をアルコール等の有機溶材に溶解
したもの)3を設け、さらにパターニングのためのレジ
ストN(例えはシブレー社製ytc ) vシストAZ
−1350) 4 f 3000Aの膜厚に設けた準備
基板側の断面図を示しだものである。第2図は、UV光
を用いて、レジスト1話4を風光、現像処理して、05
μm幅の細長いパターンを形反し、そのレジストバクー
ンを・マスクにして、4弗化炭素(CF、)ガス又は、
CI’、と水素(H,)ガスの混合ガスを用いた反応性
スバ、タエたところのMlf1図を示したものである。
する。第1図は、nタイプaaAs能動層lの上に厚さ
10μmの厚い樹脂層(4Aえばシフ″し一社製ホトレ
ジストAZ−1350J)2を塗布し、次に100OA
程度の薄いSiす2層(例えば東京応化社製のOCD
を利用、ケイ素化合物をアルコール等の有機溶材に溶解
したもの)3を設け、さらにパターニングのためのレジ
ストN(例えはシブレー社製ytc ) vシストAZ
−1350) 4 f 3000Aの膜厚に設けた準備
基板側の断面図を示しだものである。第2図は、UV光
を用いて、レジスト1話4を風光、現像処理して、05
μm幅の細長いパターンを形反し、そのレジストバクー
ンを・マスクにして、4弗化炭素(CF、)ガス又は、
CI’、と水素(H,)ガスの混合ガスを用いた反応性
スバ、タエたところのMlf1図を示したものである。
、第3図は、Sin、/豪3のパターンをマスクに厚い
樹脂層2をエツチングしたところを示した…r面図であ
る。
樹脂層2をエツチングしたところを示した…r面図であ
る。
厚い樹脂層のエツチングには、酸素ガスを用いたプラズ
マエツチング又は反応性エツチングの手段を用いる。こ
のエツチングでは、SIO++43と能動層1は、はと
んどエツチングされず、樹脂系のレジスト層4と厚い樹
脂層がエツチングされるウレジスH醋は厚い樹脂層よシ
も薄いので、この工、チング処理で同時に除去できる。
マエツチング又は反応性エツチングの手段を用いる。こ
のエツチングでは、SIO++43と能動層1は、はと
んどエツチングされず、樹脂系のレジスト層4と厚い樹
脂層がエツチングされるウレジスH醋は厚い樹脂層よシ
も薄いので、この工、チング処理で同時に除去できる。
このエツチングで重要なことけ第3図にボしたように、
81U。
81U。
層3の開口寸法よシも、厚い樹脂層のパターン寸法を大
きめに取ることである。第4図は、上面から方向性をも
ってアルミニウム(A7)を厚さ1.2μm蒸着したと
ころの断面図を示したものである。蒸着したアルミニウ
ム5は5iOtJ曽3の開L】1iIを通過して能動層
lの表面にまで接し、8102層3の上部全面を覆って
いる。方向性をもったAI!蒸着であるために、アルミ
ニウム5の能動Rr7と接している寸法は、SiC,l
曇3のgJL1寸法とほぼ同じ寸法になっている。第5
図は、アルミニウム層5の上に第2のレジスト層(例え
ばAZ−1350)6を塗布し、パターン形成したとこ
ろの断面図である。レジスト層6のパターン寸法は第2
−6を除去したところの断面図である。このエツチング
には、リン酸を用いたウェットエッチンク又は4塩化炭
素(CC4)を用いたドライエ、チングを利用する。い
づれの方法にせよ、アルミニウム層5のエツチングでル
喪なことは、tJl、6図に示したよつJ Sin、層
3の開[」部が露出しないようにすることである。露出
するまでエツチングが進行すると、Sin、層3の開口
部から能動層1へ上下に細長い約0.5μmのアルミニ
ウムパターンがン エツチングされてしまので、再現性の良いゲート長寸法
を得る目的には向かない。第7図は、Sin。
きめに取ることである。第4図は、上面から方向性をも
ってアルミニウム(A7)を厚さ1.2μm蒸着したと
ころの断面図を示したものである。蒸着したアルミニウ
ム5は5iOtJ曽3の開L】1iIを通過して能動層
lの表面にまで接し、8102層3の上部全面を覆って
いる。方向性をもったAI!蒸着であるために、アルミ
ニウム5の能動Rr7と接している寸法は、SiC,l
曇3のgJL1寸法とほぼ同じ寸法になっている。第5
図は、アルミニウム層5の上に第2のレジスト層(例え
ばAZ−1350)6を塗布し、パターン形成したとこ
ろの断面図である。レジスト層6のパターン寸法は第2
−6を除去したところの断面図である。このエツチング
には、リン酸を用いたウェットエッチンク又は4塩化炭
素(CC4)を用いたドライエ、チングを利用する。い
づれの方法にせよ、アルミニウム層5のエツチングでル
喪なことは、tJl、6図に示したよつJ Sin、層
3の開[」部が露出しないようにすることである。露出
するまでエツチングが進行すると、Sin、層3の開口
部から能動層1へ上下に細長い約0.5μmのアルミニ
ウムパターンがン エツチングされてしまので、再現性の良いゲート長寸法
を得る目的には向かない。第7図は、Sin。
層3を)、酸系の溶液でエツチング除去したところの断
面図である。第8図は厚い樹脂N2を酸素プラズマでも
ってエツチング除去E7、本発明の目的である1字形の
断面をもつ、フルミニ9ムパターン5を能動層lの上に
形成したところの断面図である。このアルミニウムパタ
ーンをゲートとして用い、その両(11jにソースとド
レイン電極を形成して、MES−FIT構造とすること
ができる。第8図に示したアルミニウムパターン5は、
NES・p’b’rのゲート長となるアルミニウムパタ
ーン5と能動層1が接する寸法は従来必要とされる0、
5μm又は、それ以下の寸法にしたままで、能動層lと
離れた上部の寸法を太き(し、全体の断面積を太きする
ことが可能になった構造である。MES −FITのゲ
ート長を小さくしたままで、ゲートの電気抵抗な下げる
ことを本発明は可能にした。
面図である。第8図は厚い樹脂N2を酸素プラズマでも
ってエツチング除去E7、本発明の目的である1字形の
断面をもつ、フルミニ9ムパターン5を能動層lの上に
形成したところの断面図である。このアルミニウムパタ
ーンをゲートとして用い、その両(11jにソースとド
レイン電極を形成して、MES−FIT構造とすること
ができる。第8図に示したアルミニウムパターン5は、
NES・p’b’rのゲート長となるアルミニウムパタ
ーン5と能動層1が接する寸法は従来必要とされる0、
5μm又は、それ以下の寸法にしたままで、能動層lと
離れた上部の寸法を太き(し、全体の断面積を太きする
ことが可能になった構造である。MES −FITのゲ
ート長を小さくしたままで、ゲートの電気抵抗な下げる
ことを本発明は可能にした。
本発明の詳細な説明の中で、特定の物質、1vさを述べ
た。例えば、厚さ1.0μmの11い樹脂層としてAZ
−i3505、レジスト層として厚さ3000AのAZ
−1350を用いた。これは説明の便宜のためであシ、
レジスト層が感電子ビームレジストや感X線レジストで
あってもかまわない。まだ能動層の形状を平坦な形状と
して限定して説明したが、溝形をしたリセス構造のもの
であっても、また、アルミニウムを科目方向から蒸着す
る場合でも、本発明は有効である。要は厚い樹脂ノーと
、薄い無機材質層を用いて、はぼ1字形の構造をもった
ゲートパターンを集成することが本発明の特徴である。
た。例えば、厚さ1.0μmの11い樹脂層としてAZ
−i3505、レジスト層として厚さ3000AのAZ
−1350を用いた。これは説明の便宜のためであシ、
レジスト層が感電子ビームレジストや感X線レジストで
あってもかまわない。まだ能動層の形状を平坦な形状と
して限定して説明したが、溝形をしたリセス構造のもの
であっても、また、アルミニウムを科目方向から蒸着す
る場合でも、本発明は有効である。要は厚い樹脂ノーと
、薄い無機材質層を用いて、はぼ1字形の構造をもった
ゲートパターンを集成することが本発明の特徴である。
また一実施例において金属層はフルミニクム3r
第1図〜第8rスは本発明の!I2!造方法合方法する
だめの図で主要工程における半導体装Iffの概念断面
図である。 1・・・GaAs能動層、2・・・厚い樹脂層、3・・
・薄いSi O2層、4.6・・・レジスト層、5・・
アルミニウム層(ゲート電極)。 牙1図 ;+ 2 図 牙 3 図 7+回 /!7S図 才 6 図 オ rl 図 オ δ 図
だめの図で主要工程における半導体装Iffの概念断面
図である。 1・・・GaAs能動層、2・・・厚い樹脂層、3・・
・薄いSi O2層、4.6・・・レジスト層、5・・
アルミニウム層(ゲート電極)。 牙1図 ;+ 2 図 牙 3 図 7+回 /!7S図 才 6 図 オ rl 図 オ δ 図
Claims (1)
- 【特許請求の範囲】 1、 基板上の導電型の半導体からなる能動層上に厚い
樹脂層を設け、次いで8i0.又けSi、N4等の無機
材の薄い層を設け、次いてl(3光性又は感、を子性等
のレジスト層を設けた準倫胴、該準備の該レジスト層を
細い溝をもったパターンを露光現像で形成し、そのレジ
ストパターンをマスクに下層の薄い無機材ノーをエツチ
ングし、レジストパターンと同一パターンをもったm(
良材層パターンを形成し、次いで、酸素ガスを用いたド
ライエ、チにより、該レジスト層を除去するとともに、
該厚い樹脂層を該無機材層パターンの開口寸法よりも大
きい開り寸法をもち、かつ該能動層表面を露出するまで
該ドライエ、チでもって該厚い樹脂層をエツチングする
手段によりパターン形成し、次いで全滅を該基板面に対
し、方向性をもって全面に蒸着して金属層を形成し、該
無機材層表面とに蒸着された金属J2と、該無機材層の
開口部をとおシ該能動層表面へ蒸着した該金属層が接続
する厚さ、すなわち、該無機材層の厚さと、該厚いm脂
層の厚さを加えた厚さ以上に該金属油を形成し、次いで
、該金属層−ヒに第2のレジスト層をケ布し、次いで、
該無機材層の開口部よりも大きい寸法で覆う該yX2の
レジストパターンヲ鯰光現像で形成し。 そめ寸法は、その第2のレジストパターンをマスク□に
該金属層をエツチングした時に、該能様材層開口部が甑
出しない寸法とし、次いで上述のように該金属層を第2
のレジストパターンをマスクにエツチングし、フル7ア
ベツトの文字の実の形状に近い断面形状をもつ金属層パ
ターンを形成し、次いて該無機層と該厚い樹111’を
層を除去することにより、該能動層ヒにT文字VC,近
い断面形状をもつ金属層パターンを形成することを特徴
とする半導体装置め製造方法。 2、金属層がアルミニウムで構成される特許請求の範囲
第1項記載の半導体装置の製造方法。 3. 金属層が、チタンとアルミニウムの2層構造であ
る特許請求の範囲第1項記戦の半導体装置の製造方法。 4 金属層が、チタンと白金の2層構造、又は、チタン
、白金、金の3層構造である特許請求の範囲第1項記載
の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19186383A JPS6083378A (ja) | 1983-10-14 | 1983-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19186383A JPS6083378A (ja) | 1983-10-14 | 1983-10-14 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6083378A true JPS6083378A (ja) | 1985-05-11 |
Family
ID=16281744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19186383A Pending JPS6083378A (ja) | 1983-10-14 | 1983-10-14 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6083378A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7319076B2 (en) * | 2003-09-26 | 2008-01-15 | Intel Corporation | Low resistance T-shaped ridge structure |
-
1983
- 1983-10-14 JP JP19186383A patent/JPS6083378A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7319076B2 (en) * | 2003-09-26 | 2008-01-15 | Intel Corporation | Low resistance T-shaped ridge structure |
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