JPH0758718B2

JPH0758718B2 - 化合物半導体装置の製造方法

Info

Publication number: JPH0758718B2
Application number: JP60233827A
Authority: JP
Inventors: 勉野崎
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1985-10-18
Filing date: 1985-10-18
Publication date: 1995-06-21
Anticipated expiration: 2010-06-21
Also published as: JPS6292480A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は化合物半導体装置、特にGaAs−FETの製造方法
に関するものである。

（ロ）従来の技術 GaAs−FETやGaAs−ICの性能を向上するには極めて短か
いゲート長のゲート電極形成を必要とし、サブミクロン
領域の加工技術が必要となる。

第２図はGaAs−FETの断面図を示す。GaAs基板結晶（2
1）の表面に離間してソース電極（22）およびドレイン
電極（23）を設け、この間にゲート電極（24）を設けて
いる。半絶縁性のGaAs基板（21）内にオーミックコンタ
クトをとるためのN⁺層（25）とFET動作をさせる能動層
（26）の領域がある。性能向上のためにはゲート電極
（24）の巾を短かくして静電容量を小さくする必要があ
る。斯るGaAs−FETの先行技術としては例えば特開昭59
−23565号公報（H01L29/80）がある。

GaAs−FETではゲート電極（24）を第３図に示す如くリ
フトオフ法で形成している。即ち第３図（イ）に示す如
く。

まずGaAs基板（31）表面に第３図（イ）に示す如く、絶
縁膜であるシリコン酸化膜（34）を全面にCVD法等で被
覆し、予定のソースおよびドレイン電極（32）（33）部
分を除いて絶縁膜（34）上をホトレジスト膜（35）で被
覆する。

続いて第３図（ロ）に示す如く前記ホトレジスト膜（3
5）をマスクとして絶縁膜（34）をエッチングし、予定
のソースおよびドレイン電極（32）（33）を形成する部
分の基板（31）を露出し、その後全面に金−ゲルマニウ
ム（Au−Ge）を蒸着し、基板（31）上にソースおよびド
レイン電極（32）（33）を付着する。

続いて第３図（ハ）に示す如く前記ホトレジスト膜（3
5）をエッチングする。リフトオフ法によりホトレジス
ト膜（35）上の金−ゲルマニウムを除去して、ソースお
よびドレイン電極（32）（33）を形成する。

続いて第３図（ニ）に示す如く、前記絶縁膜（34）およ
びソース・ドレイン電極（32）（33）上にホトジレスト
膜（36）を被覆する。

続いて第３図（ホ）に示す如く、前記ゲート電極（38）
と対応するように前記ホトレジスト膜（36）を開口し、
前記ホトレジスト膜（36）をマスクとして前記絶縁膜
（34）を蝕刻する。

続いて第３図（ヘ）に示す如く、前記ホトレジスト膜
（36）を除去し、再度全面にホトレジスト膜（36′）を
被覆し、前記ゲート電極（38）と対応するように前記ホ
トレジスト膜（36′）を開孔する。

続いて前記ゲート領域（38）およびホトレジスト膜（3
6′）上にゲート電極材料（37）を蒸着する。

最後に第３図（チ）に示す如く、ホトレジスト膜（3
6′）をエッチング除去するリフトオフ法により所望の
ゲート電極（38）を形成しGaAs−FETを作成していた。

（ハ）発明が解決しようとする問題点しかしながら斯上の如きGaAs−FETでは第３図（ヘ）に
示す如く再度全面にホトレジスト膜（36′）を被覆し、
前記ゲート電極と対応するよう精度良く前記ホトレジス
ト膜（36′）の開口部を位置合わせする必要があり、ま
たゲート電極（38）を形成するために前記ホトレジスト
膜（36′）に微細な開口を設ける必要があった。

（ニ）問題点を解決するための手段本発明は斯点に鑑みてなされ、前記ソースおよびドレイ
ン電極（２）（３）間の前記基板（１）表面に形成され
る絶縁膜（４）およびソース・ドレイン電極（２）
（３）上をホトレジスト膜（６）で被覆する工程と、前
記ゲート電極（８）と対応するように前記ホトレジスト
膜（６）を開口し、前記ホトレジスト膜（６）をマスク
として前記絶縁膜（４）を蝕刻する工程と、露出した前
記基板（１）上まで前記ホトレジスト膜（６）を熱処理
により延在させる工程と、前記ゲート領域（８）および
ホトレジスト膜（６）上にゲート電極（８）材料を蒸着
する工程と、前記ゲート電極（８）材料をリフトオフし
てゲート電極（８）を形成する工程とにより従来の欠点
を大幅に改善した化合物半導体装置の製造方法を実現す
るものである。

（ホ）作用本発明に依れば露出した前記半導体基板（１）上まで前
記ホトレジスト膜（６）を熱処理により延在させ、前記
ゲート領域（８）およびホトレジスト膜（６）上にゲー
ト電極（８）材料を蒸着することで、再度ホトレジスト
膜（６）を被覆する必要がなくゲート電極（８）が形成
できるため、再度開口部の位置合わせを必要としない。

また前記ホトレジスト膜（６）を熱処理して前記基板
（１）まで延在させるため微細な開口部が形成できる。

（ヘ）実施例以下に本発明の実施例を第１図（イ）乃至第１図（チ）
を参照しながら詳述する。

本発明の第１の工程は、GaAs基板（１）上に離間してソ
ースおよびドレイン電極（２）（３）を形成することに
ある。

GaAs基板（１）は半絶縁層とその上にＮ型のバッファ層
とN⁺型の動作層とをダブルエピタキシャル成長して形成
されている。基板（１）表面には第１図（イ）に示す如
く、絶縁膜であるシリコン酸化膜（４）を全面にCVD法
等で付着し、予定のソースおよびドレイン電極（２）
（３）部分を除いて絶縁膜（４）上をホトレジスト膜
（５）で被覆する。続いてこのホトレジスト膜（５）を
マスクとして絶縁膜（４）をエッチングし、予定のソー
スおよびドレイン電極（２）（３）部分を形成する部分
の基板（１）を露出する。その後全面に金−ゲルマニウ
ム（Au−Ge）（７）を蒸着して第１図（ロ）に示す如
く、基板（１）上にソースおよびドレイン電極（２）
（３）を付着する。更にホトレジスト膜（５）をエッチ
ングするリフトオフ法によりホトレジスト（５）上の金
−ゲルマニウムを除去して第１図（ハ）に示す如く、ソ
ースおよびドレイン電極（２）（３）を形成している。

本工程でソースおよびドレイン電極（２）（３）間の基
板（１）表面は絶縁膜（４）で被覆される。その後前記
絶縁膜（４）およびソースおよびドレイン電極（２）
（３）上を第１図（ニ）の如くホトレジスト膜（６）で
被覆する。

本発明の第２の工程は前記ゲート電極（８）と対応する
ように前記ホトレジスト膜（６）を開口し、前記ホトレ
ジスト膜（６）をマスクとして前記絶縁膜（４）を蝕刻
することにある（第１図（ホ）参照）。

本工程では前記基板（１）が露出するために絶縁膜
（４）がサイドエッチングされ、第１図（ホ）に図示す
る如くホトレジスト膜（６）の一部が絶縁膜（４）の端
部より突出する状態となる。

本発明の第３の工程は第１図（ヘ）に示す如く露出した
前記基板（１）上まで前記ホトレジスト膜（６）を熱処
理により延在させ、第１図（ト）に示す如く前記ゲート
領域（８）およびホトレジスト膜（６）上にゲート電極
材料例えばチタン、白金、金等を蒸着する。

本工程は本発明の特徴とするところであり前記ホトレジ
スト膜（６）に赤外線やレーザ光等を照射し、特に前記
ホトレジスト膜（６）の突出部に照射して熱を加え、ホ
トレジスト膜（６）を軟化させ露出した前記基板（１）
上まで延在させる。従来では前記ホトレジスト膜（６）
を除去した後再度ホトレジスト膜を被覆しゲート電極
（８）領域を開口しており、開口部の位置精度等に問題
を有していたが、本発明では前記ホトレジスト膜（６）
をそのまま使用するため位置精度等を改善できる。また
再度開口することも必要とせず前記ホトレジスト膜
（６）の開口部をそのまま利用できる。また前記ホトレ
ジスト膜（６）の開口部を可能な限り微細に開口した
後、これを熱処理で軟化させ露出した前記基板（１）上
まで延在させるため更に微細な開口部が形成できる。ま
たこの開口部は前記ホトレジスト膜（６）の厚さと突出
部の長さ等で制御ができる。

本発明の第４の工程は前記ゲート電極材料（７）をリフ
トオフしてゲート電極（８）を形成することにある。

本工程ではホトレジスト膜（６）をエッチング除去する
リフトオフ法により所望のゲート電極（８）を残して他
の電極材料（７）を除去する。

（ト）発明の効果本発明に依れば第１図（ヘ）に示す如く前記ホトレジス
ト膜（６）（特に突出部）に熱を加え、前記ホトレジス
ト膜（６）を軟化させ露出した前記基板（１）上まで延
在させるため開口部の位置精度を改善できる。また前記
ホトレジスト膜（６）を再度被覆する必要がないため製
造工程が簡略化できる。更には前記ホトレジスト膜
（６）の開口部を可能な限り微細に開口した後これを軟
化させ露出した前記基板（１）上まで延在させるため更
に微細な開口部が形成できる。従ってゲート電極（８）
のゲート幅を更に小さく決定できるため静電容量を小さ
くでき性能を向上できる。

【図面の簡単な説明】

第１図（イ）乃至第１図（チ）は本発明の化合物半導体
装置の製造方法を説明する断面図、第２図は従来のGaAs
−FETの構造を説明する断面図、第３図（イ）乃至第３
図（チ）は従来のGaAs−FETの製造方法を説明する断面
図である。主な図番の説明（１）はGaAs基板、（２）（３）はソースおよびドレイ
ン電極、（４）は絶縁膜、（５）（６）はホトレジスト
膜、（７）はゲート電極材料、（８）はゲート電極であ
る。

Claims

【特許請求の範囲】

【請求項１】化合物半導体基板上にソースおよびドレイ
ン電極を形成した後微少ゲート長のゲート電極を形成す
る化合物半導体装置の製造方法に於いて、前記ソースおよびドレイン電極間の前記基板表面に形成
される絶縁膜およびソース・ドレイン電極上をホトレジ
スト膜で被覆する工程と、前記ゲート電極と対応するように前記ホトレジスト膜を
開口し、前記ホトレジスト膜をマスクとして前記絶縁膜
をオーバーエッチするように食刻する工程と、前記ホトレジスト膜を熱処理して軟化させ、、前記ホト
レジスト膜の開口を残して前記絶縁膜の側壁と前記基板
の露出表面の一部を被覆するように延在させる工程と、前記ホトレジストの開口部に露出する基板表面および前
記ホトレジスト膜上にゲート電極材料を蒸着する工程
と、前記ホトレジスト膜のリフトオフにより、前記ゲート電
極材料をパターニングしてゲート電極を形成する工程と
を具備することを特徴とする化合物半導体装置の製造方
法。