JPS62211957A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS62211957A JPS62211957A JP61053605A JP5360586A JPS62211957A JP S62211957 A JPS62211957 A JP S62211957A JP 61053605 A JP61053605 A JP 61053605A JP 5360586 A JP5360586 A JP 5360586A JP S62211957 A JPS62211957 A JP S62211957A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野〕
本発明は電界効果トランジスタの製造、特に不鈍物層お
よびゲート電極の位置決め方法に関する。
よびゲート電極の位置決め方法に関する。
［技術の背景〕
電界効果トランジスタの製造において、ソースおよびド
レイン領域の不純物層とゲート電極との相対的位置決め
の精度が極めて重要である。
レイン領域の不純物層とゲート電極との相対的位置決め
の精度が極めて重要である。
基板に位置合せマークを形成する工程と、これを基準と
してＮ″層およびゲート電極を形成する２つの工程とを
それぞれ別工程で形成していた。
してＮ″層およびゲート電極を形成する２つの工程とを
それぞれ別工程で形成していた。
従って、Ｎ゛型の不純物層とゲート電極との相対的位置
の誤差は、Ｎ゛層形成工程の誤差とゲート電極形成工程
の誤差との合計となるので、電界効果トランジスタの特
性を劣化さセ、従って歩留りを低下させる欠点がある。
の誤差は、Ｎ゛層形成工程の誤差とゲート電極形成工程
の誤差との合計となるので、電界効果トランジスタの特
性を劣化さセ、従って歩留りを低下させる欠点がある。
電界効果トランジスタの製造工程を簡素化して、不純物
層とゲート電極との相対的位置の誤差を少なくすること
である。
層とゲート電極との相対的位置の誤差を少なくすること
である。
Ｃ問題点を解決するための手段〕
上記問題点は基板に形成する不純物層およびゲート電極
を位置決めする電界効果トランジスタの製造方法であっ
て、 （１）不純物層を形成するための不純物注入用窓開けと
、位置合せマークを形成するための窓開けとを、同一マ
スクで行なった後に、 （２）ゲート電極形成用窓開けのみを位置合せマークを
基準として行なうことを特徴とする、電界効果トランジ
スタの製造方法によって解決することができる。
を位置決めする電界効果トランジスタの製造方法であっ
て、 （１）不純物層を形成するための不純物注入用窓開けと
、位置合せマークを形成するための窓開けとを、同一マ
スクで行なった後に、 （２）ゲート電極形成用窓開けのみを位置合せマークを
基準として行なうことを特徴とする、電界効果トランジ
スタの製造方法によって解決することができる。
位置合せマークは基板をエツチングして形成するか、ま
たは位置マークは基板上に金属を蒸着させて形成するこ
とができる。
たは位置マークは基板上に金属を蒸着させて形成するこ
とができる。
第１図を参照して位置合せマークの形成をエツチングに
よって行なう工程をまず説明する。
よって行なう工程をまず説明する。
（ａ）半絶縁性ＧａＡｓ基板ｌに化学的気相成長法によ
ってＳｉＯ□層２を沈着させ、（ｂ）この上に第１のレ
ジスト層３としてネガ型のレジストを被覆し、単一のマ
スクを使用して、Ｎ″層および位置合せマークを設ける
位置においてレジスト層３を窓開けした。（ｃ）ＳｉＯ
２膜２をＨＦ液で選択的にエツチングして、Ｎ゛層およ
び位置合せマスクを設けるＧａＡｓ基板ｌ基板骨を露出
させた後に、（ｄ）Ｓｉイオンを注入してＮ４層を形成
した。
ってＳｉＯ□層２を沈着させ、（ｂ）この上に第１のレ
ジスト層３としてネガ型のレジストを被覆し、単一のマ
スクを使用して、Ｎ″層および位置合せマークを設ける
位置においてレジスト層３を窓開けした。（ｃ）ＳｉＯ
２膜２をＨＦ液で選択的にエツチングして、Ｎ゛層およ
び位置合せマスクを設けるＧａＡｓ基板ｌ基板骨を露出
させた後に、（ｄ）Ｓｉイオンを注入してＮ４層を形成
した。
このとき、位置合せマスクの部分にもＳｉイオンが注入
されるが、これは差支えない。
されるが、これは差支えない。
（ｅ）第２のレジスト層５としてポジ型のレジストを被
覆して、位置合せマスクの部分に窓開けした。（ｆｌ）
フッ酸系のエツチング液で選択的にエツチングして、第
２のレジストＮ５で被覆されていないＧａＡｓ基板１の
部分に位置合せマーク６を彫込んだ。
覆して、位置合せマスクの部分に窓開けした。（ｆｌ）
フッ酸系のエツチング液で選択的にエツチングして、第
２のレジストＮ５で被覆されていないＧａＡｓ基板１の
部分に位置合せマーク６を彫込んだ。
（ｇｌ）第１および第２のレジスト層３．５を剥離した
後に（ｈ １）ＳｉＯｚ膜２を）（Ｆ液で除去した。
後に（ｈ １）ＳｉＯｚ膜２を）（Ｆ液で除去した。
（ｉｆ）Ｎ”層４および位置合せマーク６を形成した基
板１に第３のレジス］・層７として例えば、ポジ型の電
子線露光用レジストを被覆し、位置合せマーク６を基準
としてゲート電極を設ける位置に窓開けした。（ｊｌ）
ゲート電極形成のために例えば、ＡＮ等の金属８を蒸′
着させ、（ｋｌ）第３のレジスト層７をリフトオフして
金属層８を除去し、ゲート電極９を形成した。
板１に第３のレジス］・層７として例えば、ポジ型の電
子線露光用レジストを被覆し、位置合せマーク６を基準
としてゲート電極を設ける位置に窓開けした。（ｊｌ）
ゲート電極形成のために例えば、ＡＮ等の金属８を蒸′
着させ、（ｋｌ）第３のレジスト層７をリフトオフして
金属層８を除去し、ゲート電極９を形成した。
位置合せマスクは金属蒸着によって形成することもでき
る。Ｇａ−Ａｓ基板ｌにＳｉイオンを注入した後に、位
置合せマスクの部分に第２のレジスト層５を窓開けする
工程（ｅ）までは上記工程と同様であるので、その後の
工程を第２図を参照して説明する。
る。Ｇａ−Ａｓ基板ｌにＳｉイオンを注入した後に、位
置合せマスクの部分に第２のレジスト層５を窓開けする
工程（ｅ）までは上記工程と同様であるので、その後の
工程を第２図を参照して説明する。
（ｆ２）窓開けした第２のレジスト層５の上にＡｕ＝Ｇ
ｅ金属１６を蒸着させた後に、（ｇ２）第１および第２
のレジスト層３．５上の金属１６をリフトオフして位置
合せマーク１７を形成した。
ｅ金属１６を蒸着させた後に、（ｇ２）第１および第２
のレジスト層３．５上の金属１６をリフトオフして位置
合せマーク１７を形成した。
（ｈ２）ＳｉＯｚ層２をＨＦ液で除去した後に、（１２
）第３のレジスト層１８として、電子線露光用レジスト
で被覆して、位置合せマーク１７を基準としく５） てゲート電極窓開けを行ない、（ｊ２）Ａ７！等の金属
１９を蒸着させた後に、（ｋ２）第３のレジスト層１８
上の金属１９をリフトオフして、ゲート電極２０を形成
した。
）第３のレジスト層１８として、電子線露光用レジスト
で被覆して、位置合せマーク１７を基準としく５） てゲート電極窓開けを行ない、（ｊ２）Ａ７！等の金属
１９を蒸着させた後に、（ｋ２）第３のレジスト層１８
上の金属１９をリフトオフして、ゲート電極２０を形成
した。
ｒ発明の効果〕
本発明によれば、電界効果トランジスタのソースまたは
ドレイン領域となる不純物層とゲート電極との位置合せ
精度が良好になるのでその特性が向上し、また製品の歩
留りが向上する。
ドレイン領域となる不純物層とゲート電極との位置合せ
精度が良好になるのでその特性が向上し、また製品の歩
留りが向上する。
第１図は本発明の１つの実施態様によってＮ４層および
ゲート電極を形成する電界効果トランジスタ製造の工程
図である。 第２図は本発明の他の実施態様による工程図である。 ■・・・基板、 ２・・・ＳｉＯ２層、３．
５．７・・・レジスト層、 ４・・・Ｎ°層、 ６，１７・・・位置合せマーク
、９．２０・・・ゲート電極。 ゝ′！！
ゲート電極を形成する電界効果トランジスタ製造の工程
図である。 第２図は本発明の他の実施態様による工程図である。 ■・・・基板、 ２・・・ＳｉＯ２層、３．
５．７・・・レジスト層、 ４・・・Ｎ°層、 ６，１７・・・位置合せマーク
、９．２０・・・ゲート電極。 ゝ′！！
Claims (1)
- 【特許請求の範囲】 １、基板に形成する不純物層およびゲート電極を位置決
めする電界効果トランジスタの製造方法であって、 （１）不純物層を形成するための不純物注入用窓開けと
、位置合せマークを形成するための窓開けとを同一マス
クで行なった後に、 （２）ゲート電極形成用窓開けのみを位置合せマークを
基準として行なうことを特徴とする、電界効果トランジ
スタの製造方法。 ２、位置合せマークは基板をエッチングして形成する、
特許請求の範囲第１項記載の方法。 ３、位置マークは基板上に金属を蒸着させて形成する、
特許請求の範囲第１項記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61053605A JPS62211957A (ja) | 1986-03-13 | 1986-03-13 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61053605A JPS62211957A (ja) | 1986-03-13 | 1986-03-13 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62211957A true JPS62211957A (ja) | 1987-09-17 |
Family
ID=12947518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61053605A Pending JPS62211957A (ja) | 1986-03-13 | 1986-03-13 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62211957A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0366116A (ja) * | 1989-07-31 | 1991-03-20 | American Teleph & Telegr Co <Att> | 集積回路形成方法 |
| JP2002368147A (ja) * | 2001-04-04 | 2002-12-20 | Internatl Business Mach Corp <Ibm> | 深いサブコレクタ領域を有する半導体デバイスの製造方法 |
| JP2007103472A (ja) * | 2005-09-30 | 2007-04-19 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
| JP2007194497A (ja) * | 2006-01-20 | 2007-08-02 | Fujifilm Corp | 半導体装置の製造方法およびこれを用いた固体撮像素子の製造方法 |
| CN108630660A (zh) * | 2017-03-22 | 2018-10-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50128471A (ja) * | 1974-03-28 | 1975-10-09 | ||
| JPS52139374A (en) * | 1976-05-17 | 1977-11-21 | Hitachi Ltd | Alignment pattern forming method for mask alignment |
| JPS58103129A (ja) * | 1981-12-16 | 1983-06-20 | Nec Corp | 半導体装置の製造方法 |
| JPS59227167A (ja) * | 1983-06-09 | 1984-12-20 | Toshiba Corp | 半導体装置の製造方法 |
-
1986
- 1986-03-13 JP JP61053605A patent/JPS62211957A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50128471A (ja) * | 1974-03-28 | 1975-10-09 | ||
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Cited By (7)
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| US7943478B2 (en) | 2005-09-30 | 2011-05-17 | Kabushiki Kaisha Toshiba | Semiconductor device manufacturing method |
| JP4718961B2 (ja) * | 2005-09-30 | 2011-07-06 | 株式会社東芝 | 半導体集積回路装置及びその製造方法 |
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| CN108630660A (zh) * | 2017-03-22 | 2018-10-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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