JPS6194374A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6194374A JPS6194374A JP21513584A JP21513584A JPS6194374A JP S6194374 A JPS6194374 A JP S6194374A JP 21513584 A JP21513584 A JP 21513584A JP 21513584 A JP21513584 A JP 21513584A JP S6194374 A JPS6194374 A JP S6194374A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロ波帯等で用いられる電界効果トランジ
スタ（ＦＥＴ）の製造方法に関するものであるＯ （従来例の構成とその問題点） ＧａＡｓＦＥＴの高周波、高速性能の向上にはソース抵
抗の低減がきわめて重要であり、このためにこれまでゲ
ートをセルファラインで形成する様々な方法が提案され
てきた。
スタ（ＦＥＴ）の製造方法に関するものであるＯ （従来例の構成とその問題点） ＧａＡｓＦＥＴの高周波、高速性能の向上にはソース抵
抗の低減がきわめて重要であり、このためにこれまでゲ
ートをセルファラインで形成する様々な方法が提案され
てきた。
以下、図面を参照しながら従来のゲートをセルファライ
ンで形成する製造方法の一例について説明する。
ンで形成する製造方法の一例について説明する。
第２図は従来のゲートをセルファラインで形成するため
の製造工程の一例を示すものである。半導体基板ｌ上の
１層２０表面のゲート電極を形成すべき場所Ｋ Ｓ ＋
０２などの無機物の膜、いわゆるＡミーゲート３を形
成した後、ダミーケ９−ト３をマスクとしてイオン注入
してｎ″一層を形成する。その上に有機物の膜としてレ
ジスト５を塗布する（第２図（ａ））。このときダミー
ゲート３の上部のレジスト５は若干薄くなる。
の製造工程の一例を示すものである。半導体基板ｌ上の
１層２０表面のゲート電極を形成すべき場所Ｋ Ｓ ＋
０２などの無機物の膜、いわゆるＡミーゲート３を形
成した後、ダミーケ９−ト３をマスクとしてイオン注入
してｎ″一層を形成する。その上に有機物の膜としてレ
ジスト５を塗布する（第２図（ａ））。このときダミー
ゲート３の上部のレジスト５は若干薄くなる。
次にダミーゲート３の上部が露出するように０２を用い
たプラズマエッチによりレジスト５をエツチングする（
第２図（ｂ））。
たプラズマエッチによりレジスト５をエツチングする（
第２図（ｂ））。
次いで、Ｓ＋０２で形成したダミーゲート３をウェット
エッチし、Ａｔなどの金属６を蒸着する（第２図（Ｃ）
）。そしてレノスト５を除去するとレノスト５の上の金
属６がリフトオフされ、ゲート電極７が得られる（第２
図（ｄ））。
エッチし、Ａｔなどの金属６を蒸着する（第２図（Ｃ）
）。そしてレノスト５を除去するとレノスト５の上の金
属６がリフトオフされ、ゲート電極７が得られる（第２
図（ｄ））。
しかしながら、上記のような方法ではダミーゲート３の
上部のレジスト５の厚さと半導体上のレジストの厚さと
の差が小さいため、ダミーゲート３の上部を露出するよ
うにエツチングするとリフトオフ用しジストスイーサー
が薄くな多金属６を厚く蒸着することができず、ゲート
抵抗が増大するという欠点を有していた。
上部のレジスト５の厚さと半導体上のレジストの厚さと
の差が小さいため、ダミーゲート３の上部を露出するよ
うにエツチングするとリフトオフ用しジストスイーサー
が薄くな多金属６を厚く蒸着することができず、ゲート
抵抗が増大するという欠点を有していた。
（発明の目的）
本発明は上記欠点をなくすためになされたものであり、
ゲート電極を厚く形成することのできるＦＥＴの製造方
法を提供するものである。
ゲート電極を厚く形成することのできるＦＥＴの製造方
法を提供するものである。
（発明の構成）
この目的を達成するために本発明のＦＥＴの製造方法は
、ゲート電極を形成すべき場所に無機物の膜が形成され
た半導体基板上に、第１の有機物を塗布したのち２００
℃以上の熱処理を行ない、次いで第１の有機物を薄くし
て前記無機物の膜の上部を露出せしめる工程と、第２の
有機物を塗布したのち第２の有機物を薄くして無機物の
膜の上部を露出せしめる工程と、前記無機物の膜をエツ
チング除去し、ゲート金属を蒸着したのち、前記第２の
有機物の上のゲート電極を第２の有機物とともに除去す
る工程とを備えて構成されている。
、ゲート電極を形成すべき場所に無機物の膜が形成され
た半導体基板上に、第１の有機物を塗布したのち２００
℃以上の熱処理を行ない、次いで第１の有機物を薄くし
て前記無機物の膜の上部を露出せしめる工程と、第２の
有機物を塗布したのち第２の有機物を薄くして無機物の
膜の上部を露出せしめる工程と、前記無機物の膜をエツ
チング除去し、ゲート金属を蒸着したのち、前記第２の
有機物の上のゲート電極を第２の有機物とともに除去す
る工程とを備えて構成されている。
（実施例の説明）
以下本発明の一実施例について図面を参照しながら説明
する。
する。
第１図は本発明の電界効果トランジスタの製造方法によ
る製造工程を示すものである。
る製造工程を示すものである。
半導体基板１１上の１層１２の表面のゲート電極を形成
すべき場所に５ｌｏ２などの無機物の膜、いわゆるダミ
ーゲート１３を形成した後、ダミーゲート１３をマスク
としてイオン注入して１層１４を形成する。その上に有
機物の膜として第１のレジスト１５を塗布する（第１図
（ａ））。次に２００℃以上で熱処理して第１のレジス
ト１５を平坦化し、ダミーゲート１３の上部が露出する
ように０２を用いたプラズマエッチによシ第１のレノス
ト１５をエツチングする（第１図（ｂ））。
すべき場所に５ｌｏ２などの無機物の膜、いわゆるダミ
ーゲート１３を形成した後、ダミーゲート１３をマスク
としてイオン注入して１層１４を形成する。その上に有
機物の膜として第１のレジスト１５を塗布する（第１図
（ａ））。次に２００℃以上で熱処理して第１のレジス
ト１５を平坦化し、ダミーゲート１３の上部が露出する
ように０２を用いたプラズマエッチによシ第１のレノス
ト１５をエツチングする（第１図（ｂ））。
このとき熱処理温度が高い程平坦化が充分に行なわれ、
例えばノボラック系の樹脂を用いたレジストでは３００
℃が最適である。
例えばノボラック系の樹脂を用いたレジストでは３００
℃が最適である。
次いでその上に第２の有機物の膜として第２のレノスト
１６を形成し、ダミーゲート１３の上部が露出するよう
に０２を用いたプラズマエッチにより第２のレノスト１
６をエツチングする（第１図（Ｃ））。
１６を形成し、ダミーゲート１３の上部が露出するよう
に０２を用いたプラズマエッチにより第２のレノスト１
６をエツチングする（第１図（Ｃ））。
その後、ＳｉＯ□で形成したダミーゲート１３をウェッ
トエッチし、Ａｔなどの金属１７を蒸着する（第１図（
ｄ））。この時、金属１７は第１の有機物の層があるた
め厚く蒸着することができるＯそしてレジス）１５．１
６を除去すると第１のレノスト１５の上の金属１７がリ
フトオフされ、ゲート電極１８が得られる（第１図（ｅ
））。
トエッチし、Ａｔなどの金属１７を蒸着する（第１図（
ｄ））。この時、金属１７は第１の有機物の層があるた
め厚く蒸着することができるＯそしてレジス）１５．１
６を除去すると第１のレノスト１５の上の金属１７がリ
フトオフされ、ゲート電極１８が得られる（第１図（ｅ
））。
（発明の効果）
以上のように本発明は半導体基板上に第１の有機物を塗
布したのち２００℃以上の熱処理を行い、次いで第１の
有機物を薄くして無機物の膜の上部を露出せしめる工程
と、第２の有機物を塗布したのち第２の有機物を薄くし
て無機物の膜の上部を露出せしめる工程と、無機物の膜
をエツチング除去することによシグート電極を厚く形成
でき、その実用的効果は犬なるものがある。
布したのち２００℃以上の熱処理を行い、次いで第１の
有機物を薄くして無機物の膜の上部を露出せしめる工程
と、第２の有機物を塗布したのち第２の有機物を薄くし
て無機物の膜の上部を露出せしめる工程と、無機物の膜
をエツチング除去することによシグート電極を厚く形成
でき、その実用的効果は犬なるものがある。
５１因面の簡単な説明
第１図（、）〜（、）は本発明の製造工程図、第２図（
、）〜（ｄ）は従来の製造工程図である。
、）〜（ｄ）は従来の製造工程図である。
１ 、１１−・・半導体基板、２．１２−ｎ層、３゜１
３・・・ダミーゲート、４．１４・・・ｎ層層、５・・
・レノスト、６，１７・・・蒸着金属、７，１８・・・
ゲート電極、１５・・・第１のレジスト、１６・・第２
のにノスト。
３・・・ダミーゲート、４．１４・・・ｎ層層、５・・
・レノスト、６，１７・・・蒸着金属、７，１８・・・
ゲート電極、１５・・・第１のレジスト、１６・・第２
のにノスト。
第１図
第２図
Claims (2)
- （１）ゲート電極を形成すべき場所に無機物の膜が形成
された半導体基板上に、第１の有機物を塗布したのち、
前記第１の有機物を薄くして前記無機物の膜の上部を露
出せしめる工程と、前記半導体基板上に第２の有機物を
塗布したのち第２の有機物を薄くして前記無機物の膜の
上部を露出せしめる工程と、前記無機物の膜をエッチン
グ除去し、ゲート金属を蒸着したのち、前記第２の有機
物の上のゲート金属を前記第２の有機物とともに除去す
る工程とをそなえることを特徴とする電界効果トランジ
スタの製造方法。 - （２）前記第１の有機物を塗布したのち、２００℃以上
の熱処理を行なうことにより前記第１の有機物を薄くす
ることを特徴とする特許請求の範囲第（１）項記載の電
界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215135A JPH0793319B2 (ja) | 1984-10-16 | 1984-10-16 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59215135A JPH0793319B2 (ja) | 1984-10-16 | 1984-10-16 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6194374A true JPS6194374A (ja) | 1986-05-13 |
| JPH0793319B2 JPH0793319B2 (ja) | 1995-10-09 |
Family
ID=16667281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59215135A Expired - Lifetime JPH0793319B2 (ja) | 1984-10-16 | 1984-10-16 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793319B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229876A (ja) * | 1983-06-13 | 1984-12-24 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
-
1984
- 1984-10-16 JP JP59215135A patent/JPH0793319B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59229876A (ja) * | 1983-06-13 | 1984-12-24 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0793319B2 (ja) | 1995-10-09 |
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