JPH065629A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH065629A JPH065629A JP15909392A JP15909392A JPH065629A JP H065629 A JPH065629 A JP H065629A JP 15909392 A JP15909392 A JP 15909392A JP 15909392 A JP15909392 A JP 15909392A JP H065629 A JPH065629 A JP H065629A
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- JP
- Japan
- Prior art keywords
- gate
- resist
- oxide film
- etching
- temporary
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 ゲート長を細くして高周波特性を向上させた
ガリウム・砒素電界効果トランジスタを提供する。 【構成】 半導体基板１上に被着・形成した酸化膜２上
に所定形状の第１レジスト３を形成した後、第１レジス
ト３をマスクとして等方性ドライエッチングにより酸化
膜２を所定の途中深さＨまでエッチングして酸化膜２に
よる凸状仮ゲート２ｇを形成する工程と、仮ゲート２ｇ
を含む酸化膜２全面に第２レジスト４を被着した後、エ
ッチバックにより全面を平坦化して仮ゲート２ｇ表面を
露出させる工程と、第２レジスト４をマスクとして仮ゲ
ート２ｇをエッチング除去して窓開けした後、ゲートメ
タル５を全面に蒸着して窓開け部６にゲート長Ｌｇのゲ
ートＧを形成する工程とを含む。
ガリウム・砒素電界効果トランジスタを提供する。 【構成】 半導体基板１上に被着・形成した酸化膜２上
に所定形状の第１レジスト３を形成した後、第１レジス
ト３をマスクとして等方性ドライエッチングにより酸化
膜２を所定の途中深さＨまでエッチングして酸化膜２に
よる凸状仮ゲート２ｇを形成する工程と、仮ゲート２ｇ
を含む酸化膜２全面に第２レジスト４を被着した後、エ
ッチバックにより全面を平坦化して仮ゲート２ｇ表面を
露出させる工程と、第２レジスト４をマスクとして仮ゲ
ート２ｇをエッチング除去して窓開けした後、ゲートメ
タル５を全面に蒸着して窓開け部６にゲート長Ｌｇのゲ
ートＧを形成する工程とを含む。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に高周波機器に用いるガリウム・砒素電界効果
トランジスタのゲートの形成方法に関するものである。
関し、特に高周波機器に用いるガリウム・砒素電界効果
トランジスタのゲートの形成方法に関するものである。
【０００２】
【従来の技術】例えば、衛星通信用超高周波機器では、
高周波特性の良いガリウム・砒素電界効果トランジスタ
（以下、ＧａＡｓＦＥＴと称す。）を高速スイッチング
素子として用いる。上記ＧａＡｓＦＥＴは、図２に示す
ように、ガリウム・砒素基板（１）上にソース（Ｓ）と
ドレイン（Ｄ）の各電極パターンを対向・配置して形成
すると共に、その間にゲート（Ｇ）を介在させて形成し
たものである。上記ゲート（Ｇ）はゲートメタルをレジ
ストをマスクとしてエッチングして形成され、ゲート長
（Ｌｇ）の動作領域（Ｇａ）をソース（Ｓ）とドレイン
（Ｄ）の電極パターン間に配すると共に、そこから電極
取出し部（Ｇｂ）を一体に導出しており、レジスト幅が
ゲート長（Ｌｇ）にそのまま反映してそ大きさを決めて
いる。そして、上記ゲート長（Ｌｇ）が短い程、ノイズ
指数を低減して高周波特性が向上することが知られてい
る。
高周波特性の良いガリウム・砒素電界効果トランジスタ
（以下、ＧａＡｓＦＥＴと称す。）を高速スイッチング
素子として用いる。上記ＧａＡｓＦＥＴは、図２に示す
ように、ガリウム・砒素基板（１）上にソース（Ｓ）と
ドレイン（Ｄ）の各電極パターンを対向・配置して形成
すると共に、その間にゲート（Ｇ）を介在させて形成し
たものである。上記ゲート（Ｇ）はゲートメタルをレジ
ストをマスクとしてエッチングして形成され、ゲート長
（Ｌｇ）の動作領域（Ｇａ）をソース（Ｓ）とドレイン
（Ｄ）の電極パターン間に配すると共に、そこから電極
取出し部（Ｇｂ）を一体に導出しており、レジスト幅が
ゲート長（Ｌｇ）にそのまま反映してそ大きさを決めて
いる。そして、上記ゲート長（Ｌｇ）が短い程、ノイズ
指数を低減して高周波特性が向上することが知られてい
る。
【０００３】
【発明が解決しようとする課題】本発明が解決しようと
する課題は、ＧａＡｓＦＥＴにおいてゲート長（Ｌｇ）
が短い程、特性が向上するが、ゲート形成時のマスクと
なるレジスト寸法を細く形成することが困難で、ゲート
長（Ｌｇ）を短くして特性を向上させるのに限界がある
点である。
する課題は、ＧａＡｓＦＥＴにおいてゲート長（Ｌｇ）
が短い程、特性が向上するが、ゲート形成時のマスクと
なるレジスト寸法を細く形成することが困難で、ゲート
長（Ｌｇ）を短くして特性を向上させるのに限界がある
点である。
【０００４】
【課題を解決するための手段】本発明は、半導体基板上
に被着・形成した酸化膜上に所定形状の第１レジストを
形成した後、上記第１レジストをマスクとして等方性ド
ライエッチングにより酸化膜を所定の途中深さまでエッ
チングして、酸化膜による凸状仮ゲートを形成する工程
と、上記仮ゲートを含む酸化膜全面に第２レジストを被
着した後、エッチバックにより全面を平坦化して上記仮
ゲート表面を露出させる工程と、上記第２レジストをマ
スクとして仮ゲートをエッチング除去して窓開けした
後、ゲートメタルを全面に蒸着して上記窓開け部に所望
のゲート長のゲートを形成する工程とを含むことを特徴
とし、又、第１レジストは、設定したゲート長よりも幅
広であること、又、半導体基板はガリウム・砒素基板で
あることを特徴とする。
に被着・形成した酸化膜上に所定形状の第１レジストを
形成した後、上記第１レジストをマスクとして等方性ド
ライエッチングにより酸化膜を所定の途中深さまでエッ
チングして、酸化膜による凸状仮ゲートを形成する工程
と、上記仮ゲートを含む酸化膜全面に第２レジストを被
着した後、エッチバックにより全面を平坦化して上記仮
ゲート表面を露出させる工程と、上記第２レジストをマ
スクとして仮ゲートをエッチング除去して窓開けした
後、ゲートメタルを全面に蒸着して上記窓開け部に所望
のゲート長のゲートを形成する工程とを含むことを特徴
とし、又、第１レジストは、設定したゲート長よりも幅
広であること、又、半導体基板はガリウム・砒素基板で
あることを特徴とする。
【０００５】
【作用】上記技術的手段によれば、半導体基板上の酸化
膜を所定の途中深さまで等方性ドライエッチングするこ
とによってレジストよりも幅狭の仮ゲートを形成した
後、仮ゲートをエッチングにて除去して窓開け部を形成
し、その窓開け部にゲートメタルを蒸着してゲート長が
レジストよりも幅狭のゲートを形成することができる。
膜を所定の途中深さまで等方性ドライエッチングするこ
とによってレジストよりも幅狭の仮ゲートを形成した
後、仮ゲートをエッチングにて除去して窓開け部を形成
し、その窓開け部にゲートメタルを蒸着してゲート長が
レジストよりも幅狭のゲートを形成することができる。
【０００６】
【実施例】本発明に係る半導体装置の製造方法の実施例
を図１（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）（ｇ）を
参照して以下に説明する。図において（１）はガリウム
・砒素基板からなる半導体基板、（２）は酸化膜、
（３）は第１レジスト、（４）は第２レジスト、（５）
はゲートメタルである。
を図１（ａ）（ｂ）（ｃ）（ｄ）（ｅ）（ｆ）（ｇ）を
参照して以下に説明する。図において（１）はガリウム
・砒素基板からなる半導体基板、（２）は酸化膜、
（３）は第１レジスト、（４）は第２レジスト、（５）
はゲートメタルである。
【０００７】本発明は、まず図１（ａ）に示すように、
ガリウム・砒素基板（１）上にＳｉＯ2の酸化膜（２）
を被着・形成した後、その上に所定形状の環化ゴム系第
１レジスト（３）を所望の設定したゲート長（Ｌｇ）よ
りも大きく形成する。次に、図１（ｂ）に示すように、
第１レジスト（３）をマスクとして酸化膜（２）をＨ 2
とＣＦ4のガスプラズマによる等方性ドライエッチング
によって所定の途中深さ（Ｈ）まで除去する。そうする
と、上記等方性ドライエッチングによって酸化膜（２）
が縦横均等にエッチングされ、第１レジスト（３）より
も幅狭の凸状仮ゲート（２ｇ）が形成される。そこで、
図１（ｃ）に示すように、仮ゲート（２ｇ）を含む酸化
膜（２）の全面に酸化膜（２）の段差よりも厚く第２レ
ジスト（４）を被着した後、図１（ｄ）に示すように、
第２レジスト（４）をエッチバックによって平坦化する
と共に、仮ゲート（２ｇ）の表面を露出させる。次に、
図１（ｅ）に示すように、第２レジスト（４）をマスク
として仮ゲート（２ｇ）をウェットエッチングによって
全て除去して窓開け部（６）を形成する。この時、酸化
膜（２）が第２レジスト（４）の下まで横にやや食い込
んで除去される。そして、図１（ｆ）に示すように、第
２レジスト（４）をマスクとして窓開け部（６）内にゲ
ートメタル（５）を蒸着形成する。その後、図１（ｇ）
に示すように、リフトオフ処理によって第２レジスト
（４）をその上のゲートメタル（５）と共に剥離し、更
に、酸化膜（２）を有機溶剤によって除去すると、所望
の設定値（０．１〜０．５μｍ）のゲート長（Ｌｇ）を
持ってゲート（Ｇ）が形成される。従って、第１レジス
ト（３）を比較的、大きめにしていても、ゲート（Ｇ）
を十分、細く出来るため、第１レジスト（３）の寸法設
定が容易になって作り易く、歩留まりが向上すると共
に、高精度に形成出来る。尚、酸化膜（２）は残してお
いても良い。
ガリウム・砒素基板（１）上にＳｉＯ2の酸化膜（２）
を被着・形成した後、その上に所定形状の環化ゴム系第
１レジスト（３）を所望の設定したゲート長（Ｌｇ）よ
りも大きく形成する。次に、図１（ｂ）に示すように、
第１レジスト（３）をマスクとして酸化膜（２）をＨ 2
とＣＦ4のガスプラズマによる等方性ドライエッチング
によって所定の途中深さ（Ｈ）まで除去する。そうする
と、上記等方性ドライエッチングによって酸化膜（２）
が縦横均等にエッチングされ、第１レジスト（３）より
も幅狭の凸状仮ゲート（２ｇ）が形成される。そこで、
図１（ｃ）に示すように、仮ゲート（２ｇ）を含む酸化
膜（２）の全面に酸化膜（２）の段差よりも厚く第２レ
ジスト（４）を被着した後、図１（ｄ）に示すように、
第２レジスト（４）をエッチバックによって平坦化する
と共に、仮ゲート（２ｇ）の表面を露出させる。次に、
図１（ｅ）に示すように、第２レジスト（４）をマスク
として仮ゲート（２ｇ）をウェットエッチングによって
全て除去して窓開け部（６）を形成する。この時、酸化
膜（２）が第２レジスト（４）の下まで横にやや食い込
んで除去される。そして、図１（ｆ）に示すように、第
２レジスト（４）をマスクとして窓開け部（６）内にゲ
ートメタル（５）を蒸着形成する。その後、図１（ｇ）
に示すように、リフトオフ処理によって第２レジスト
（４）をその上のゲートメタル（５）と共に剥離し、更
に、酸化膜（２）を有機溶剤によって除去すると、所望
の設定値（０．１〜０．５μｍ）のゲート長（Ｌｇ）を
持ってゲート（Ｇ）が形成される。従って、第１レジス
ト（３）を比較的、大きめにしていても、ゲート（Ｇ）
を十分、細く出来るため、第１レジスト（３）の寸法設
定が容易になって作り易く、歩留まりが向上すると共
に、高精度に形成出来る。尚、酸化膜（２）は残してお
いても良い。
【０００８】
【発明の効果】本発明によれば、ガリウム・砒素基板上
にレジストよりも幅狭の酸化膜の仮ゲートを形成した
後、仮ゲートをエッチングにて除去して窓開け部を形成
し、その窓開け部にゲートメタルを蒸着してレジストよ
りも幅狭のゲートを形成したから、レジストを大きくし
てもゲート長を短く出来、レジストの寸法設定が容易、
且つ、高精度になって作業性が向上し、更に、ゲート長
も十分、短くなって、ＧａＡｓＦＥＴの高周波特性が向
上する。
にレジストよりも幅狭の酸化膜の仮ゲートを形成した
後、仮ゲートをエッチングにて除去して窓開け部を形成
し、その窓開け部にゲートメタルを蒸着してレジストよ
りも幅狭のゲートを形成したから、レジストを大きくし
てもゲート長を短く出来、レジストの寸法設定が容易、
且つ、高精度になって作業性が向上し、更に、ゲート長
も十分、短くなって、ＧａＡｓＦＥＴの高周波特性が向
上する。
【図１】本発明に係る半導体装置の製造方法の実施例を
示す各工程図である。
示す各工程図である。
【図２】ＧａＡｓＦＥＴの要部平面図である。
１ 半導体基板 ２ 酸化膜 ３ 第１レジスト ４ 第２レジスト ５ ゲートメタル ６ 窓開け部 Ｇ ゲート Ｌｇ ゲート長
Claims (3)
- 【請求項１】 半導体基板上に被着・形成した酸化膜上
に所定形状の第１レジストを形成した後、上記第１レジ
ストをマスクとして等方性ドライエッチングにより酸化
膜を所定の途中深さまでエッチングして酸化膜による凸
状仮ゲートを形成する工程と、上記仮ゲートを含む酸化
膜全面に第２レジストを被着した後、エッチバックによ
り全面を平坦化して上記仮ゲート表面を露出させる工程
と、上記第２レジストをマスクとして仮ゲートをエッチ
ング除去して窓開けした後、ゲートメタルを全面に蒸着
して上記窓開け部に所望のゲート長のゲートを形成する
工程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 第１レジストは、設定したゲート長より
も大であることを特徴とする請求項１記載の半導体装置
の製造方法。 - 【請求項３】 半導体基板はガリウム・砒素基板である
ことを特徴とする請求項１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15909392A JPH065629A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15909392A JPH065629A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065629A true JPH065629A (ja) | 1994-01-14 |
Family
ID=15686087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15909392A Withdrawn JPH065629A (ja) | 1992-06-18 | 1992-06-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065629A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6814879B2 (en) * | 2000-09-27 | 2004-11-09 | Kabushiki Kaisha Toshiba | Method for forming pattern |
-
1992
- 1992-06-18 JP JP15909392A patent/JPH065629A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6814879B2 (en) * | 2000-09-27 | 2004-11-09 | Kabushiki Kaisha Toshiba | Method for forming pattern |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |