JPH08288306A - 電界効果型トランジスタのゲート電極形成方法 - Google Patents
電界効果型トランジスタのゲート電極形成方法Info
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- JPH08288306A JPH08288306A JP11363795A JP11363795A JPH08288306A JP H08288306 A JPH08288306 A JP H08288306A JP 11363795 A JP11363795 A JP 11363795A JP 11363795 A JP11363795 A JP 11363795A JP H08288306 A JPH08288306 A JP H08288306A
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Abstract
(57)【要約】
【目的】 寄生抵抗が低く、微細であり、しかも形状が
均一な電界効果型トランジスタのゲート電極を形成する
ことができる方法を提供すること。 【構成】 GaAs基板101上にソース・ドレイン電極102、
SiNX膜103を形成し(工程Ａ)、次に、開口を有するレジ
スト膜104を設け、これをマスクとしてSiNX膜103をエッ
チングして開口106を形成する(工程Ｂ)。続いて、スパ
ッタによりTi膜107を形成し(工程Ｃ)、エッチバックし
て開口106の側面のみにTi膜を残す(工程Ｄ)。その後、T
i膜107上に無電解メッキにより白金を成長させ、Ｔ型の
Pt膜109を形成し(工程Ｅ)、最後に、SiNX膜103及びTi膜
107をエッチング除去して、電界効果型トランジスタの
ゲート電極の製作を完了する(工程Ｆ)。
均一な電界効果型トランジスタのゲート電極を形成する
ことができる方法を提供すること。 【構成】 GaAs基板101上にソース・ドレイン電極102、
SiNX膜103を形成し(工程Ａ)、次に、開口を有するレジ
スト膜104を設け、これをマスクとしてSiNX膜103をエッ
チングして開口106を形成する(工程Ｂ)。続いて、スパ
ッタによりTi膜107を形成し(工程Ｃ)、エッチバックし
て開口106の側面のみにTi膜を残す(工程Ｄ)。その後、T
i膜107上に無電解メッキにより白金を成長させ、Ｔ型の
Pt膜109を形成し(工程Ｅ)、最後に、SiNX膜103及びTi膜
107をエッチング除去して、電界効果型トランジスタの
ゲート電極の製作を完了する(工程Ｆ)。
Description
【０００１】
【産業上の利用分野】本発明は、電界効果型トランジス
タのゲート電極形成方法に関し、特に微細でかつ寄生抵
抗が低く、しかも形状の均一性がよい電界効果型トラン
ジスタのゲート電極の形成方法に関する。
タのゲート電極形成方法に関し、特に微細でかつ寄生抵
抗が低く、しかも形状の均一性がよい電界効果型トラン
ジスタのゲート電極の形成方法に関する。
【０００２】
【従来の技術】GaAsなどの化合物半導体を用いた電界効
果型トランジスタ(MESFETなど)では、ゲート長の短縮
と、ゲート抵抗の低減の両立を図ることが、高周波特性
の向上に最も効果的である。この両立を実現するための
手法として、例えば1987年、アイ・イー・イー・イー・
トランザクションズ・オン・エレクトロン・デバイス、
第ED-34巻、第4号、753頁(IEEE TRANSACTIOS ON ELECTR
ON DEVICE、Vol.ED-34,No.4,1987,p.753)には、多層レジ
スト膜の感度差を利用して、電子ビーム露光でレジスト
膜の断面をＴ型に加工し、蒸着とリフトオフ工程を行っ
て、Ｔ型構造(または、マッシュルーム型構造と呼ばれ
る)のゲート電極を形成する方法が記載されている。
果型トランジスタ(MESFETなど)では、ゲート長の短縮
と、ゲート抵抗の低減の両立を図ることが、高周波特性
の向上に最も効果的である。この両立を実現するための
手法として、例えば1987年、アイ・イー・イー・イー・
トランザクションズ・オン・エレクトロン・デバイス、
第ED-34巻、第4号、753頁(IEEE TRANSACTIOS ON ELECTR
ON DEVICE、Vol.ED-34,No.4,1987,p.753)には、多層レジ
スト膜の感度差を利用して、電子ビーム露光でレジスト
膜の断面をＴ型に加工し、蒸着とリフトオフ工程を行っ
て、Ｔ型構造(または、マッシュルーム型構造と呼ばれ
る)のゲート電極を形成する方法が記載されている。
【０００３】この多層レジスト膜によるゲート電極形成
方法(以下“従来法１”という)について、図４を参照し
て説明する。なお、図４は、この従来法１を説明するた
めの図であって、工程Ａ〜Ｃからなる工程順断面図であ
る。従来法１では、まず、動作層を有する化合物半導体
基板301上に低感度な第１のレジスト膜302を形成し、そ
の上に、第１のレジスト膜302に比べて高感度な感度特
性を持つ第２のレジスト膜303を形成する。次に、この
２層のレジスト膜302，303を電子ビーム304により露光
する(図４工程Ａ参照)。
方法(以下“従来法１”という)について、図４を参照し
て説明する。なお、図４は、この従来法１を説明するた
めの図であって、工程Ａ〜Ｃからなる工程順断面図であ
る。従来法１では、まず、動作層を有する化合物半導体
基板301上に低感度な第１のレジスト膜302を形成し、そ
の上に、第１のレジスト膜302に比べて高感度な感度特
性を持つ第２のレジスト膜303を形成する。次に、この
２層のレジスト膜302，303を電子ビーム304により露光
する(図４工程Ａ参照)。
【０００４】続いて、この電子ビーム304で露光された
第１レジスト膜302及び第２レジスト膜303を同時に現像
し、これらのレジスト膜302，303に断面がＴ型形状の開
口305を形成する(図４工程Ｂ参照)。最後に、ショット
キー接合を形成する金属を蒸着し、上記の開口されたレ
ジスト膜を利用してリフトオフして、Ｔ型形状のゲート
電極306を形成する(図４工程Ｃ参照)。
第１レジスト膜302及び第２レジスト膜303を同時に現像
し、これらのレジスト膜302，303に断面がＴ型形状の開
口305を形成する(図４工程Ｂ参照)。最後に、ショット
キー接合を形成する金属を蒸着し、上記の開口されたレ
ジスト膜を利用してリフトオフして、Ｔ型形状のゲート
電極306を形成する(図４工程Ｃ参照)。
【０００５】また、上記従来法１以外に他の方法とし
て、例えば特開昭61-8976号公報に記載されているよう
に、異方性ドライエッチングにより誘電体膜の開口内に
側壁を形成し、下地金属膜を形成した後、開口部以外の
領域をレジストで覆って、電解金メッキにて金属膜を形
成し、Ｔ型構造のゲート電極を形成する方法も知られて
いる。
て、例えば特開昭61-8976号公報に記載されているよう
に、異方性ドライエッチングにより誘電体膜の開口内に
側壁を形成し、下地金属膜を形成した後、開口部以外の
領域をレジストで覆って、電解金メッキにて金属膜を形
成し、Ｔ型構造のゲート電極を形成する方法も知られて
いる。
【０００６】この電解金メッキによってゲート電極を形
成する方法(以下“従来法２”という)について、図５を
参照して説明する。なお、図５は、この従来法２を説明
するための図であって、工程Ａ〜Ｅからなる工程順断面
図である。従来法２では、まず、動作層を有する化合物
半導体基板401上に第１の誘電体膜402を形成し、その上
に第１のフォトレジスト膜403を形成する。そして、光
学露光法を用いて第１のフォトレジスト膜403をパター
ンニングした後、これをマスクとしてドライエッチング
により誘電体膜402に開口404を形成する(図５工程Ａ参
照)。
成する方法(以下“従来法２”という)について、図５を
参照して説明する。なお、図５は、この従来法２を説明
するための図であって、工程Ａ〜Ｅからなる工程順断面
図である。従来法２では、まず、動作層を有する化合物
半導体基板401上に第１の誘電体膜402を形成し、その上
に第１のフォトレジスト膜403を形成する。そして、光
学露光法を用いて第１のフォトレジスト膜403をパター
ンニングした後、これをマスクとしてドライエッチング
により誘電体膜402に開口404を形成する(図５工程Ａ参
照)。
【０００７】次に、第１のフォトレジスト膜403を除去
し、開口404を含めた全面に、第２の誘電体膜405を形成
する(図５工程Ｂ参照)。続いて、第２の誘電体膜405の
異方性ドライエッチングを行い、開口404内に第２の誘
電体膜405の側壁を形成する(図５工程Ｃ参照)。
し、開口404を含めた全面に、第２の誘電体膜405を形成
する(図５工程Ｂ参照)。続いて、第２の誘電体膜405の
異方性ドライエッチングを行い、開口404内に第２の誘
電体膜405の側壁を形成する(図５工程Ｃ参照)。
【０００８】その後、全面にチタン／金などの下地金属
膜406を形成し、さらに第２のフォトレジスト膜407を形
成し、光学露光法により開口404上に開口を持つパター
ンを形成した後、下地金属膜406を給電層とする電解金
メッキを行って、金メッキ膜408を形成する(図５工程Ｄ
参照)。最後に、第２のフォトレジスト膜407、その下の
下地金属膜406、第１の誘電体膜402及び第２の誘電体膜
405の側壁を除去して、Ｔ型形状のゲート電極を形成す
る(図５工程Ｅ参照)。
膜406を形成し、さらに第２のフォトレジスト膜407を形
成し、光学露光法により開口404上に開口を持つパター
ンを形成した後、下地金属膜406を給電層とする電解金
メッキを行って、金メッキ膜408を形成する(図５工程Ｄ
参照)。最後に、第２のフォトレジスト膜407、その下の
下地金属膜406、第１の誘電体膜402及び第２の誘電体膜
405の側壁を除去して、Ｔ型形状のゲート電極を形成す
る(図５工程Ｅ参照)。
【０００９】
【発明が解決しようとする課題】前記従来法１(従来の
多層レジスト膜を用いたゲート電極形成方法)では、前
記図４工程Ｃの項で記載したように、ゲート金属を上方
より全面に蒸着するものである。
多層レジスト膜を用いたゲート電極形成方法)では、前
記図４工程Ｃの項で記載したように、ゲート金属を上方
より全面に蒸着するものである。
【００１０】このように、従来法１では、ゲート金属を
上方より全面に蒸着しているため、図６(従来法１にお
ける問題点を説明するための断面図)に示すように、レ
ジスト膜開口部の端や側面にも蒸着金属307が付着し、
開口内に対して陰を作る。従って、ゲート電極の下の部
分に蒸着金属が十分入り込まず、ゲート電極中に鬆(す)
が入ったり、最悪の場合には電極の下の部分と広がった
上の部分とが繋がらず、図６の“ゲート電極の断線30
8”として示すように、断線が生じてしまうという問題
が発生していた。
上方より全面に蒸着しているため、図６(従来法１にお
ける問題点を説明するための断面図)に示すように、レ
ジスト膜開口部の端や側面にも蒸着金属307が付着し、
開口内に対して陰を作る。従って、ゲート電極の下の部
分に蒸着金属が十分入り込まず、ゲート電極中に鬆(す)
が入ったり、最悪の場合には電極の下の部分と広がった
上の部分とが繋がらず、図６の“ゲート電極の断線30
8”として示すように、断線が生じてしまうという問題
が発生していた。
【００１１】また、前記従来法２(電解金メッキを用い
たゲート電極形成方法)では、微細な誘電体膜の開口部
とＴ型構造の電極の上の部分を、光学露光による目合わ
せで位置決めしているため、前掲の図５工程Ｄに示す第
２のフォトレジスト膜407が開口404に対して位置ずれを
起こしやすい。これを、図７を参照して説明する。な
お、図７は、従来法２における問題点を説明するための
断面図であって、前掲の図５工程Ｄに相当する図であ
る。
たゲート電極形成方法)では、微細な誘電体膜の開口部
とＴ型構造の電極の上の部分を、光学露光による目合わ
せで位置決めしているため、前掲の図５工程Ｄに示す第
２のフォトレジスト膜407が開口404に対して位置ずれを
起こしやすい。これを、図７を参照して説明する。な
お、図７は、従来法２における問題点を説明するための
断面図であって、前掲の図５工程Ｄに相当する図であ
る。
【００１２】従来法２では、上記したように、第２のフ
ォトレジスト膜407が開口404に対して位置ずれを起こし
やすく、図７に示すように、ゲート電極の下の部分と広
がった上の部分との位置関係がばらつきやすいという問
題があった。このことは、各素子の寄生容量にばらつき
を与えたり、Ｔ型構造のゲート電極を利用して自己整合
的にオーミック電極を形成する場合、ソース抵抗にばら
つきを与えたりし、均一な特性を持つ素子を形成するこ
とを妨げていた。
ォトレジスト膜407が開口404に対して位置ずれを起こし
やすく、図７に示すように、ゲート電極の下の部分と広
がった上の部分との位置関係がばらつきやすいという問
題があった。このことは、各素子の寄生容量にばらつき
を与えたり、Ｔ型構造のゲート電極を利用して自己整合
的にオーミック電極を形成する場合、ソース抵抗にばら
つきを与えたりし、均一な特性を持つ素子を形成するこ
とを妨げていた。
【００１３】以上、従来法１及び従来法２の何れの形成
方法を用いても、微細でかつ寄生抵抗が低く、しかも形
状の均一性がよいゲート電極を形成することは困難であ
るという欠点、問題点を有するものであった。本発明
は、このような従来技術の欠点、問題点に鑑み成された
ものであって、その目的とするところは、寄生抵抗が低
く、微細であり、しかも形状が均一な電界効果型トラン
ジスタのゲート電極を形成することができる方法を提供
することにある。
方法を用いても、微細でかつ寄生抵抗が低く、しかも形
状の均一性がよいゲート電極を形成することは困難であ
るという欠点、問題点を有するものであった。本発明
は、このような従来技術の欠点、問題点に鑑み成された
ものであって、その目的とするところは、寄生抵抗が低
く、微細であり、しかも形状が均一な電界効果型トラン
ジスタのゲート電極を形成することができる方法を提供
することにある。
【００１４】
【課題を解決するための手段】本発明の電界効果型トラ
ンジスタのゲート電極形成方法は、動作層を有する半導
体基板上に、ゲート電極形成領域に開口を有する誘電体
膜を形成し、スパッタ法及びドライエッチング法等を用
いて開口内壁に第１の金属膜を形成し、この第１の金属
膜上に無電解メッキ法により、ゲート電極の主体となる
第２の金属膜を成長させることを特徴とし、これにより
従来技術の前記欠点、問題点を解決したものである。
ンジスタのゲート電極形成方法は、動作層を有する半導
体基板上に、ゲート電極形成領域に開口を有する誘電体
膜を形成し、スパッタ法及びドライエッチング法等を用
いて開口内壁に第１の金属膜を形成し、この第１の金属
膜上に無電解メッキ法により、ゲート電極の主体となる
第２の金属膜を成長させることを特徴とし、これにより
従来技術の前記欠点、問題点を解決したものである。
【００１５】即ち、本発明は、(1) 動作層を有する半導
体基板(101；201)上に、ゲート電極形成部位に該半導体
基板の表面を露出させる開口を有する所定の膜厚の誘電
体膜(103；202、206)を形成する工程(図１工程Ａ、Ｂ；
図２工程Ａ〜Ｄ)、(2) 前記開口内を含めて全面に第１
の金属膜(107；208)を堆積する工程(図１工程Ｃ；図３
工程Ｅ)、(3) 前記第１の金属膜に異方性ドライエッチ
ングを施し、前記開口の側壁にのみ第一の金属膜を残存
させる工程(図１工程Ｄ；図３工程Ｆ)、(4) 前記開口内
の側壁に残存した前記第１の金属膜および露出している
半導体基板の表面上に、無電解メッキにより、前記誘電
体膜の厚さ以上に第２の金属膜(109；210、211)を選択
的に成長させる工程(図１工程Ｅ；図３工程Ｇ)、を含む
ことを特徴とする電界効果型トランジスタのゲート電極
形成方法、を要旨とする。
体基板(101；201)上に、ゲート電極形成部位に該半導体
基板の表面を露出させる開口を有する所定の膜厚の誘電
体膜(103；202、206)を形成する工程(図１工程Ａ、Ｂ；
図２工程Ａ〜Ｄ)、(2) 前記開口内を含めて全面に第１
の金属膜(107；208)を堆積する工程(図１工程Ｃ；図３
工程Ｅ)、(3) 前記第１の金属膜に異方性ドライエッチ
ングを施し、前記開口の側壁にのみ第一の金属膜を残存
させる工程(図１工程Ｄ；図３工程Ｆ)、(4) 前記開口内
の側壁に残存した前記第１の金属膜および露出している
半導体基板の表面上に、無電解メッキにより、前記誘電
体膜の厚さ以上に第２の金属膜(109；210、211)を選択
的に成長させる工程(図１工程Ｅ；図３工程Ｇ)、を含む
ことを特徴とする電界効果型トランジスタのゲート電極
形成方法、を要旨とする。
【００１６】
【実施例】次に、本発明の実施例について、図１〜図３
を参照して詳細に説明する。なお、図１は、本発明の第
１の実施例を説明するための図であり、図２及び図３
は、本発明の第２の実施例を説明するための図である。
を参照して詳細に説明する。なお、図１は、本発明の第
１の実施例を説明するための図であり、図２及び図３
は、本発明の第２の実施例を説明するための図である。
【００１７】［第１の実施例］図１は、本発明の第１の
実施例を説明するための図であって、工程Ａ〜Ｆからな
る工程順断面図である。まず、図１工程Ａに示すよう
に、動作層を有するGaAs基板101上に、AuGe／Ni／Auか
らなるソース・ドレイン電極102を形成し、プラズマCVD
法により、膜厚約150nmのSiNX膜103を形成する。
実施例を説明するための図であって、工程Ａ〜Ｆからな
る工程順断面図である。まず、図１工程Ａに示すよう
に、動作層を有するGaAs基板101上に、AuGe／Ni／Auか
らなるソース・ドレイン電極102を形成し、プラズマCVD
法により、膜厚約150nmのSiNX膜103を形成する。
【００１８】次に、図１工程Ｂに示すように、厚さ約45
0nmのPMMA(ポリメチルメタクリレート)レジスト膜104を
形成し、電子ビーム露光法によってゲート形成部位を開
口した後、CF4とH2の混合ガス105を用いて、SiNX膜103
のドライエッチングを行い、幅約0.15μｍの開口106を
形成する。続いて、PMMAレジスト膜104を除去した後、
図１工程Ｃに示すように、Ti膜107をスパッタ蒸着にて
約50nmの膜厚に堆積する。
0nmのPMMA(ポリメチルメタクリレート)レジスト膜104を
形成し、電子ビーム露光法によってゲート形成部位を開
口した後、CF4とH2の混合ガス105を用いて、SiNX膜103
のドライエッチングを行い、幅約0.15μｍの開口106を
形成する。続いて、PMMAレジスト膜104を除去した後、
図１工程Ｃに示すように、Ti膜107をスパッタ蒸着にて
約50nmの膜厚に堆積する。
【００１９】次に、図１工程Ｄに示すように、CF4とO2
の混合ガス108を用いてTi膜107の異方性ドライエッチン
グを行い、開口106の側壁上にのみTi膜107を残存させ
る。その後、図１工程Ｅに示すように、無電解白金メッ
キにより、開口106の側壁上にあるTi膜107上に、選択的
に白金を成長させ、高さ350nmのPt膜109を形成する。こ
の時、無電解メッキによる金属成長は、全ての方向に対
して均一である。従って、先ず開口106がメッキ金属で
完全に埋め込まれ、さらに、SiNX膜103上で、メッキ金
属が開口の両側へ同じ速度で成長を続けるため、ゲート
金属は自動的にＴ型構造となる。
の混合ガス108を用いてTi膜107の異方性ドライエッチン
グを行い、開口106の側壁上にのみTi膜107を残存させ
る。その後、図１工程Ｅに示すように、無電解白金メッ
キにより、開口106の側壁上にあるTi膜107上に、選択的
に白金を成長させ、高さ350nmのPt膜109を形成する。こ
の時、無電解メッキによる金属成長は、全ての方向に対
して均一である。従って、先ず開口106がメッキ金属で
完全に埋め込まれ、さらに、SiNX膜103上で、メッキ金
属が開口の両側へ同じ速度で成長を続けるため、ゲート
金属は自動的にＴ型構造となる。
【００２０】最後に、約300℃の熱処理を行なった後、
図１工程Ｆに示すように、バッファド弗酸(BHF)にてSiN
X膜103とTi膜107を除去し、本実施例による電界効果型
トランジスタのゲート電極の製作を完了する。なお、こ
の第１の実施例の変更例として、Ti膜107を除去せず、
このTi膜107をゲート電極の一部として機能させるよう
にすることができ、この変更例も本発明に包含されるも
のである。
図１工程Ｆに示すように、バッファド弗酸(BHF)にてSiN
X膜103とTi膜107を除去し、本実施例による電界効果型
トランジスタのゲート電極の製作を完了する。なお、こ
の第１の実施例の変更例として、Ti膜107を除去せず、
このTi膜107をゲート電極の一部として機能させるよう
にすることができ、この変更例も本発明に包含されるも
のである。
【００２１】［第２の実施例］図２及び図３は、本発明
の第２の実施例を説明するための図であって、このう
ち、図２は、工程Ａ〜Ｄからなる工程順断面図であり、
図３は、図２に続く工程Ｅ〜Ｉからなる工程順断面図で
ある。
の第２の実施例を説明するための図であって、このう
ち、図２は、工程Ａ〜Ｄからなる工程順断面図であり、
図３は、図２に続く工程Ｅ〜Ｉからなる工程順断面図で
ある。
【００２２】まず、図２工程Ａに示すように、動作層を
有するGaAs基板201上に、熱CVD法にて約300nmのSiO2膜2
02を形成し、その上にフォトレジスト膜203を形成し、
光学露光法を用いてパターンニングする。続いて、図２
工程Ｂに示すように、CF4ガス204を用いてSiO2膜202に
対してドライエッチングを行い、約0.5μｍ幅の開口205
を形成する。
有するGaAs基板201上に、熱CVD法にて約300nmのSiO2膜2
02を形成し、その上にフォトレジスト膜203を形成し、
光学露光法を用いてパターンニングする。続いて、図２
工程Ｂに示すように、CF4ガス204を用いてSiO2膜202に
対してドライエッチングを行い、約0.5μｍ幅の開口205
を形成する。
【００２３】次に、フォトレジスト膜203を除去し、図
２工程Ｃに示すように、熱CVD法にて約200nmのSiO2膜20
6を形成する。続いて、図２工程Ｄに示すように、CF4ガ
ス207を用いてSiO2膜206に対して異方性ドライエッチン
グを行い、開口205内にSiO2膜206の側壁(厚さ約150nm)
を形成する。
２工程Ｃに示すように、熱CVD法にて約200nmのSiO2膜20
6を形成する。続いて、図２工程Ｄに示すように、CF4ガ
ス207を用いてSiO2膜206に対して異方性ドライエッチン
グを行い、開口205内にSiO2膜206の側壁(厚さ約150nm)
を形成する。
【００２４】その後、図３工程Ｅに示すように、Ti膜20
8をスパッタ法により約60nmの厚さに堆積する。続い
て、図３工程Ｆに示すように、CF4とO2の混合ガス209を
用いてTi膜208の異方性ドライエッチングを行い、開口
の側壁上にのみTi膜208を残存させる。
8をスパッタ法により約60nmの厚さに堆積する。続い
て、図３工程Ｆに示すように、CF4とO2の混合ガス209を
用いてTi膜208の異方性ドライエッチングを行い、開口
の側壁上にのみTi膜208を残存させる。
【００２５】次に、図３工程Ｇに示すように、無電解白
金メッキにより、開口の側壁上にあるTi膜208上にPt膜2
10を選択的に成長させ、さらに無電解金メッキにより、
Pt膜210上にAu膜211を選択的に成長させ、高さ約500nm
のゲート電極を完成する。この時、無電解メッキによる
金属成長は、全ての方向に対して均一である。従って、
まずSiO2膜206の側壁のある開口205内がメッキ金属で完
全に埋め込まれ、さらにSiO2膜202上で、メッキ金属が
開口205の両側へ同じ速度で成長を続けるため、ゲート
金属は自動的にＴ型構造となる。
金メッキにより、開口の側壁上にあるTi膜208上にPt膜2
10を選択的に成長させ、さらに無電解金メッキにより、
Pt膜210上にAu膜211を選択的に成長させ、高さ約500nm
のゲート電極を完成する。この時、無電解メッキによる
金属成長は、全ての方向に対して均一である。従って、
まずSiO2膜206の側壁のある開口205内がメッキ金属で完
全に埋め込まれ、さらにSiO2膜202上で、メッキ金属が
開口205の両側へ同じ速度で成長を続けるため、ゲート
金属は自動的にＴ型構造となる。
【００２６】次に、図３工程Ｈに示すように、SiO2膜20
2上で横に張り出したAu膜211をマスクとして、CF4ガス2
12を用いてSiO2膜202を異方性ドライエッチングにより
選択的に除去する。最後に、図３工程Ｉに示すように、
オーミック性の金属を蒸着して、ゲート電極に自己整合
されたソース・ドレイン電極213を形成すると共に、Au
膜211上に金属被膜214を形成する。その後、約350℃の
熱処理を行って本実施例による電界効果型トランジスタ
のゲート電極の製作を完了する。
2上で横に張り出したAu膜211をマスクとして、CF4ガス2
12を用いてSiO2膜202を異方性ドライエッチングにより
選択的に除去する。最後に、図３工程Ｉに示すように、
オーミック性の金属を蒸着して、ゲート電極に自己整合
されたソース・ドレイン電極213を形成すると共に、Au
膜211上に金属被膜214を形成する。その後、約350℃の
熱処理を行って本実施例による電界効果型トランジスタ
のゲート電極の製作を完了する。
【００２７】なお、上記第１、第２の実施例では、動作
層を有する半導体基板としてGaAs基板101，201を用いる
例について説明したが、これに代えて、動作層を有する
InP基板を用いることもできる。また、同実施例では、
無電解メッキの下地層にTi膜107，208を用いる例につい
て説明したが、Tiに代え、Au、Pd、Pt、Ta等他の金属を
用いることができ、これらの変更例も本発明に包含され
るものである。
層を有する半導体基板としてGaAs基板101，201を用いる
例について説明したが、これに代えて、動作層を有する
InP基板を用いることもできる。また、同実施例では、
無電解メッキの下地層にTi膜107，208を用いる例につい
て説明したが、Tiに代え、Au、Pd、Pt、Ta等他の金属を
用いることができ、これらの変更例も本発明に包含され
るものである。
【００２８】
【発明の効果】以上説明したように、本発明は、基板上
に形成した誘電体膜に開口を設け、該開口の側面に被着
された側壁金属膜上に無電解メッキによりゲート電極を
成長させるものであるので、本発明の方法によれば、開
口幅が縮小された場合にも、ゲート金属の大部分をＴ型
構造の微細な下の部分の側面から選択的に成長させるこ
とができ、電極内に鬆や断線が発生しないようにするこ
とができる。また、本発明の方法では、ゲート電極が無
電解メッキ成長により自動的にＴ型構造となるため、ゲ
ート形状のウェハ面内均一性を著しく向上させることが
できる効果が生じる。
に形成した誘電体膜に開口を設け、該開口の側面に被着
された側壁金属膜上に無電解メッキによりゲート電極を
成長させるものであるので、本発明の方法によれば、開
口幅が縮小された場合にも、ゲート金属の大部分をＴ型
構造の微細な下の部分の側面から選択的に成長させるこ
とができ、電極内に鬆や断線が発生しないようにするこ
とができる。また、本発明の方法では、ゲート電極が無
電解メッキ成長により自動的にＴ型構造となるため、ゲ
ート形状のウェハ面内均一性を著しく向上させることが
できる効果が生じる。
【図１】本発明の第１の実施例を説明するための図であ
って、工程Ａ〜Ｆからなる工程順断面図。
って、工程Ａ〜Ｆからなる工程順断面図。
【図２】本発明の第２の実施例を説明するための図であ
って、工程Ａ〜Ｄからなる工程順断面図。
って、工程Ａ〜Ｄからなる工程順断面図。
【図３】図２に続く工程Ｅ〜Ｉからなる工程順断面図。
【図４】従来法１を説明するための図であって、工程Ａ
〜Ｃからなる工程順断面図。
〜Ｃからなる工程順断面図。
【図５】従来法２を説明するための図であって、工程Ａ
〜Ｅからなる工程順断面図。
〜Ｅからなる工程順断面図。
【図６】従来法１における問題点を説明するための断面
図。
図。
【図７】従来法２における問題点を説明するための断面
図。
図。
１０１ 動作層を有するGaAs基板 １０２ ソース・ドレイン電極 １０３ SiNX膜 １０４ PMMAレジスト膜 １０５ CF4とH2の混合ガス １０６ 開口 １０７ Ti膜 １０８ CF4とO2の混合ガス １０９ Pt膜 ２０１ 動作層を有するGaAs基板 ２０２、２０６ SiO2膜 ２０３ フォトレジスト膜 ２０４、２０７、２１２ CF4ガス ２０５ 開口 ２０８ Ti膜 ２０９ CF4とO2の混合ガス ２１０ Pt膜 ２１１ Au膜 ２１３ ソース・ドレイン電極 ２１４ 金属被膜 ３０１ 動作層を有する化合物半導体基板 ３０２ 第１のレジスト膜 ３０３ 第２のレジスト膜 ３０４ 電子ビーム ３０５ 開口 ３０６ Ｔ型ゲート電極 ３０７ 蒸着金属 ３０８ ゲート電極の断線 ４０１ 動作層を有する化合物半導体基板 ４０２ 第１の誘電体膜 ４０３ 第１のフォトレジスト膜 ４０４ 開口 ４０５ 第２の誘電体膜 ４０６ 下地金属膜 ４０７ 第２のフォトレジスト膜 ４０８ 金メッキ膜
Claims (5)
- 【請求項１】 (1) 動作層を有する半導体基板上に、ゲ
ート電極形成部位に該半導体基板の表面を露出させる開
口を有する所定の膜厚の誘電体膜を形成する工程、(2)
前記開口内を含めて全面に第１の金属膜を堆積する工
程、(3) 前記第１の金属膜に異方性ドライエッチングを
施し、前記開口の側壁にのみ第一の金属膜を残存させる
工程、(4) 前記開口内の側壁に残存した前記第１の金属
膜および露出している半導体基板の表面上に、無電解メ
ッキにより、前記誘電体膜の厚さ以上に第２の金属膜を
成長させる工程、を含むことを特徴とする電界効果型ト
ランジスタのゲート電極形成方法。 - 【請求項２】 前記(1)の誘電体膜の形成工程が、所
定の膜厚の第１の誘電体膜を堆積するサブ工程、該第
１の誘電体膜に前記半導体基板の表面を露出させる予備
開口を形成するサブ工程、該予備開口内を含む全面に
第２の誘電体膜を堆積するサブ工程、該第２の誘電体
膜をエッチバックして前記予備開口の側面にのみ残すこ
とにより、前記予備開口の幅を狭めるサブ工程、を有し
ていることを特徴とする請求項１記載の電界効果型トラ
ンジスタのゲート電極形成方法。 - 【請求項３】 前記(4)の工程において、前記第２の金
属膜が、複数種の金属メッキ層により形成されることを
特徴とする請求項１記載の電界効果型トランジスタのゲ
ート電極形成方法。 - 【請求項４】 前記(4)の工程の後に、前記誘電体膜も
しくは前記誘電体膜および前記第１の金属膜を除去する
工程が付加されていることを特徴とする請求項１記載の
電界効果型トランジスタのゲート電極形成方法。 - 【請求項５】 前記(4)の工程の後に、前記第２の金属
膜をマスクとして異方性のドライエッチングにより前記
誘電体膜を選択的に除去する工程が付加されていること
を特徴とする請求項１記載の電界効果型トランジスタの
ゲート電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11363795A JP2630304B2 (ja) | 1995-04-15 | 1995-04-15 | 電界効果型トランジスタのゲート電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11363795A JP2630304B2 (ja) | 1995-04-15 | 1995-04-15 | 電界効果型トランジスタのゲート電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288306A true JPH08288306A (ja) | 1996-11-01 |
| JP2630304B2 JP2630304B2 (ja) | 1997-07-16 |
Family
ID=14617291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11363795A Expired - Lifetime JP2630304B2 (ja) | 1995-04-15 | 1995-04-15 | 電界効果型トランジスタのゲート電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2630304B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010206212A (ja) | 2010-04-22 | 2010-09-16 | Internatl Business Mach Corp <Ibm> | 集積回路チップ上の電気めっき相互接続構造 |
-
1995
- 1995-04-15 JP JP11363795A patent/JP2630304B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010206212A (ja) | 2010-04-22 | 2010-09-16 | Internatl Business Mach Corp <Ibm> | 集積回路チップ上の電気めっき相互接続構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2630304B2 (ja) | 1997-07-16 |
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