JP3047422B2 - ゲート電極形成方法 - Google Patents
ゲート電極形成方法Info
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- JP3047422B2 JP3047422B2 JP2075040A JP7504090A JP3047422B2 JP 3047422 B2 JP3047422 B2 JP 3047422B2 JP 2075040 A JP2075040 A JP 2075040A JP 7504090 A JP7504090 A JP 7504090A JP 3047422 B2 JP3047422 B2 JP 3047422B2
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- JP
- Japan
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- conductive layer
- gate electrode
- forming
- recess
- gold
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体基板上の絶縁膜に形成された凹部にゲ
−ト電極を形成するゲ−ト電極形成方法に関する。
−ト電極を形成するゲ−ト電極形成方法に関する。
第３図，第４図，第５図はそれぞれこの種のゲ−ト電
極形成方法の従来例を示す工程図である。
極形成方法の従来例を示す工程図である。
第３図で示される第１の方法はリフトオフ法と呼ばれ
るものであり、半導体基板１上のフォトレジスト７に凹
部を設け（第３図（ａ））、シリサイド層３を形成し
（第３図（ｂ））、凹部底部のシリサイド層３以外のも
のを除いていた（第３図（ｃ））。
るものであり、半導体基板１上のフォトレジスト７に凹
部を設け（第３図（ａ））、シリサイド層３を形成し
（第３図（ｂ））、凹部底部のシリサイド層３以外のも
のを除いていた（第３図（ｃ））。
第４図で示される第２の方法はサイドエッチング法と
呼ばれるものであり、半導体基板１上のシリサイド層３
の上にフォトレジスト７を施し（第４図（ａ））、フオ
トレジスト７に覆われた所以外のリシサイド層３を除い
ていた（第４図（ｃ））。
呼ばれるものであり、半導体基板１上のシリサイド層３
の上にフォトレジスト７を施し（第４図（ａ））、フオ
トレジスト７に覆われた所以外のリシサイド層３を除い
ていた（第４図（ｃ））。
第３の方法としては、第５図に示すように、半導体基
板１上の絶縁層２に凹部を設け（第５図（ａ））、金属
あるいはシリサイド層３で覆う（第５図（ｂ））。凹部
の上にフォトレジスト７を施し（第５図（ｃ））、フォ
トレジスト７に覆われていないシリサイド層３をエッチ
ングで除去し（第５図（ｄ））、さらにフォトレジスト
７を除いて電極用のＴ型構造を形成していた（第５図
（ｅ））。
板１上の絶縁層２に凹部を設け（第５図（ａ））、金属
あるいはシリサイド層３で覆う（第５図（ｂ））。凹部
の上にフォトレジスト７を施し（第５図（ｃ））、フォ
トレジスト７に覆われていないシリサイド層３をエッチ
ングで除去し（第５図（ｄ））、さらにフォトレジスト
７を除いて電極用のＴ型構造を形成していた（第５図
（ｅ））。
上述した従来のゲ−ト電極形成方法は、第1,第２の方
法の場合、断面形状が矩型であるために、ゲ−ト電極長
を短くすると断面積も小さくなり、ゲ−ト電極の抵抗が
増大するという欠点があり、これを解決する第３の方法
は、Ｔ型構造のせり出し部分により面積を増大できる
が、これは、第５図（ｅ）に示すせり出し部により断面
積が増大するからである。しかし、せり出し部分が長い
と、絶縁膜２を介したフリンジ容量が増大し、高周波特
性を劣化させ、せり出し部分を長くしないと低抵抗化を
阻害し、また、Ｔ型構造のためステップカバレッジが悪
く、ゲ−ト電極の信頼度を低下させるという欠点もあ
る。
法の場合、断面形状が矩型であるために、ゲ−ト電極長
を短くすると断面積も小さくなり、ゲ−ト電極の抵抗が
増大するという欠点があり、これを解決する第３の方法
は、Ｔ型構造のせり出し部分により面積を増大できる
が、これは、第５図（ｅ）に示すせり出し部により断面
積が増大するからである。しかし、せり出し部分が長い
と、絶縁膜２を介したフリンジ容量が増大し、高周波特
性を劣化させ、せり出し部分を長くしないと低抵抗化を
阻害し、また、Ｔ型構造のためステップカバレッジが悪
く、ゲ−ト電極の信頼度を低下させるという欠点もあ
る。
本発明は上記の欠点に鑑み、ステップカバレッジが良
く、低抵抗で、高周波特性の良いゲ−ト電極形成方法を
提供することを目的とする。
く、低抵抗で、高周波特性の良いゲ−ト電極形成方法を
提供することを目的とする。
本発明のゲート電極形成方法は、半導体基板上の絶縁
膜に凹部を形成する工程と、全面に第１の導電層を形成
する工程と、前記第１の導電層で覆われた前記凹部の側
壁に前記第１の導電層とは異なる物質の第２の導電層を
形成する工程と、前記第２の導電層上に第３の導電層を
メッキさせて電極を形成する工程を有し、前記第１の導
電層上には前記第３の導電層はメッキしないことを特徴
とする。好ましくは、前記第２の導電層と前記第３の導
電層は同じ物質である。好ましくは、前記第１の導電層
はチタンであり、前記第２の導電層と前記第３の導電層
は金である。
膜に凹部を形成する工程と、全面に第１の導電層を形成
する工程と、前記第１の導電層で覆われた前記凹部の側
壁に前記第１の導電層とは異なる物質の第２の導電層を
形成する工程と、前記第２の導電層上に第３の導電層を
メッキさせて電極を形成する工程を有し、前記第１の導
電層上には前記第３の導電層はメッキしないことを特徴
とする。好ましくは、前記第２の導電層と前記第３の導
電層は同じ物質である。好ましくは、前記第１の導電層
はチタンであり、前記第２の導電層と前記第３の導電層
は金である。
凹部の内壁の低抵抗金属層から低抵抗金属の電極が凹
部内および凹部上方に形成される。
部内および凹部上方に形成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図（ａ），（ｂ），〜，（ｅ）は本発明のゲ−ト
電極の製造方法の第１の実施例を示す工程図である。
電極の製造方法の第１の実施例を示す工程図である。
半導体基板１の上にシリコン酸化膜２を5000Å程度堆
積させ、ゲ−ト電極となる領域のシリコン酸化膜２をゲ
−ト電極の長さ分だけ、例えば１μｍ開口させ、凹部を
形成する（第１図（ａ））。次に、接合を形成するゲ−
ト電極、例えばタングステン膜３を2000Å程度、また、
その上に500Å程度のチタン膜４、1000Å程度の均−５
を堆積させる（第１図（ｂ））。次に、イオンミリング
により、凹部側壁を除いて金５を除去する（第１図
（ｃ））。金−５が凹型内部の側壁には残るのはイオン
ミリングの異方性のためである。この結果、凹型内部の
側壁以外は、チタン膜４が露出することになる。次に金
メッキ６を行う（第１図（ｄ））。金メッキ６は凹型内
部の側壁上の金５の上には成長するが、チタン膜４の上
には成長しない。この結果、凹型内部の側壁より成長し
た金メッキ６は凹型内部を埋め尽くし、かつせり出し部
の長さも最小に抑えられる。最後に金メッキ−６をマス
クにして、チタン膜４とタングステン膜３をフロロカ−
ボンなどのガスによりドライエッチングで除去し、ゲ−
ト電極が完成する（第１図（ｅ））。
積させ、ゲ−ト電極となる領域のシリコン酸化膜２をゲ
−ト電極の長さ分だけ、例えば１μｍ開口させ、凹部を
形成する（第１図（ａ））。次に、接合を形成するゲ−
ト電極、例えばタングステン膜３を2000Å程度、また、
その上に500Å程度のチタン膜４、1000Å程度の均−５
を堆積させる（第１図（ｂ））。次に、イオンミリング
により、凹部側壁を除いて金５を除去する（第１図
（ｃ））。金−５が凹型内部の側壁には残るのはイオン
ミリングの異方性のためである。この結果、凹型内部の
側壁以外は、チタン膜４が露出することになる。次に金
メッキ６を行う（第１図（ｄ））。金メッキ６は凹型内
部の側壁上の金５の上には成長するが、チタン膜４の上
には成長しない。この結果、凹型内部の側壁より成長し
た金メッキ６は凹型内部を埋め尽くし、かつせり出し部
の長さも最小に抑えられる。最後に金メッキ−６をマス
クにして、チタン膜４とタングステン膜３をフロロカ−
ボンなどのガスによりドライエッチングで除去し、ゲ−
ト電極が完成する（第１図（ｅ））。
第２図（ａ），（ｂ），〜，（ｇ）は本発明の第２の
実施例を示す工程図である。
実施例を示す工程図である。
第２図（ａ），（ｂ）に示される工程は第１図
（ａ），（ｂ）に示される工程と同様であるので、説明
を省略する。第２図（ｂ）で示される工程の後、フォト
レジスト７を全面に塗布しする（第２図（ｃ））。その
後、酸素プラズマによりフォトレジスト７を除去する
が、凹部内部のフォトレジスト７は初期の厚さが厚いた
めに残る（第２図（ｄ））。次にイオンミリングにより
凹部内部を除いて、金５を除去した後、凹生内部のフォ
トレジスト７を除去する（第２図（ｅ））。つまり、凹
部内部の側壁と底部の金５が残り他の領域はチタン膜４
が露出する。次に金メッキ６を成長させ（第２図
（ｆ））、最後に金メッキ６をマスクとしてチタン膜４
とタングステン膜３を除去し、ゲ−ト電極が完成する
（第２図（ｇ））。
（ａ），（ｂ）に示される工程と同様であるので、説明
を省略する。第２図（ｂ）で示される工程の後、フォト
レジスト７を全面に塗布しする（第２図（ｃ））。その
後、酸素プラズマによりフォトレジスト７を除去する
が、凹部内部のフォトレジスト７は初期の厚さが厚いた
めに残る（第２図（ｄ））。次にイオンミリングにより
凹部内部を除いて、金５を除去した後、凹生内部のフォ
トレジスト７を除去する（第２図（ｅ））。つまり、凹
部内部の側壁と底部の金５が残り他の領域はチタン膜４
が露出する。次に金メッキ６を成長させ（第２図
（ｆ））、最後に金メッキ６をマスクとしてチタン膜４
とタングステン膜３を除去し、ゲ−ト電極が完成する
（第２図（ｇ））。
以上説明したように本発明は、凹部のＴ型構造ゲ−ト
電極の凹型内部にＴ型構造のせり出し部分の長さを最短
として、低抵抗金属で埋め尽くすことにより、ステップ
カバレッジの不十分さを補い低抵抗で高周波特性のよい
高信頼性のゲ−ト電極を形成できる効果がある。
電極の凹型内部にＴ型構造のせり出し部分の長さを最短
として、低抵抗金属で埋め尽くすことにより、ステップ
カバレッジの不十分さを補い低抵抗で高周波特性のよい
高信頼性のゲ−ト電極を形成できる効果がある。
第１図（ａ），（ｂ），〜，（ｅ）は本発明のゲ−ト電
極の製造方法の第１の実施例を示す工程図、第２図
（ａ），（ｂ），〜，（ｇ）は本発明の第２の実施例を
示す工程図、第３図（ａ），（ｂ），（ｃ），第４図
（ａ），（ｂ），（ｃ），第５図（ａ），（ｂ），〜，
（ｅ）は従来方法を示す工程図である。 １……半導体基板、 ２……シリコン酸化膜、 ３……タングステン膜、 ４……チタン膜、 ５……金、 ６……金メッキ、 ７……フォトレジスト。
極の製造方法の第１の実施例を示す工程図、第２図
（ａ），（ｂ），〜，（ｇ）は本発明の第２の実施例を
示す工程図、第３図（ａ），（ｂ），（ｃ），第４図
（ａ），（ｂ），（ｃ），第５図（ａ），（ｂ），〜，
（ｅ）は従来方法を示す工程図である。 １……半導体基板、 ２……シリコン酸化膜、 ３……タングステン膜、 ４……チタン膜、 ５……金、 ６……金メッキ、 ７……フォトレジスト。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/338 H01L 21/28 301 H01L 29/78 H01L 29/812
Claims (3)
- 【請求項１】半導体基板上の絶縁膜に凹部を形成する工
程と、全面に第１の導電層を形成する工程と、前記第１
の導電層で覆われた前記凹部の側壁に前記第１の導電層
とは異なる物質の第２の導電層を形成する工程と、前記
第２の導電層上に第３の導電層をメッキさせて電極を形
成する工程を有し、前記第１の導電層上には前記第３の
導電層はメッキしないことを特徴とするゲート電極形成
方法。 - 【請求項２】前記第２の導電層と前記第３の導電層は同
じ物質であることを特徴とする請求項１記載のゲート電
極形成方法。 - 【請求項３】前記第１の導電層はチタンであり、前記第
２の導電層と前記第３の導電層は金であることを特徴と
する請求項１記載のゲート電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075040A JP3047422B2 (ja) | 1990-03-22 | 1990-03-22 | ゲート電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2075040A JP3047422B2 (ja) | 1990-03-22 | 1990-03-22 | ゲート電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03273622A JPH03273622A (ja) | 1991-12-04 |
| JP3047422B2 true JP3047422B2 (ja) | 2000-05-29 |
Family
ID=13564700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2075040A Expired - Lifetime JP3047422B2 (ja) | 1990-03-22 | 1990-03-22 | ゲート電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047422B2 (ja) |
-
1990
- 1990-03-22 JP JP2075040A patent/JP3047422B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03273622A (ja) | 1991-12-04 |
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