JP2809189B2 - 半導体トランジスタの製造方法 - Google Patents
半導体トランジスタの製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体トランジス
タの製造方法に関し、特にデバイス性能を向上させるた
めに必要なサブミクロンゲ−ト長のゲ−ト形成技術に係
る半導体トランジスタの製造方法に関する。
タの製造方法に関し、特にデバイス性能を向上させるた
めに必要なサブミクロンゲ−ト長のゲ−ト形成技術に係
る半導体トランジスタの製造方法に関する。
【０００２】
【従来の技術】従来のこの種の半導体トランジスタの製
造方法(ただし、ゲ−ト電極形成技術に関する部分のみ)
について、図３を参照して説明する。なお、図３は、従
来の半導体トランジスタの製造方法を示すプロセス・フ
ロ−図であって、ゲ−ト電極形成技術に関する部分の工
程Ａ〜Ｅからなる工程順断面図である。
造方法(ただし、ゲ−ト電極形成技術に関する部分のみ)
について、図３を参照して説明する。なお、図３は、従
来の半導体トランジスタの製造方法を示すプロセス・フ
ロ−図であって、ゲ−ト電極形成技術に関する部分の工
程Ａ〜Ｅからなる工程順断面図である。
【０００３】従来の半導体トランジスタの製造方法にお
いて、そのゲ−ト電極の形成方法としては、まず最初
に、図３工程Ａに示すように、半導体基板１上に減圧気
相成長法により酸化膜５を5000Å成長させる。そして、
この酸化膜５上にレジスト３を塗布し、ゲ−ト開口する
ためのマスク(図示せず)を用いて露光，現像し、続い
て、図３工程Ｂに示すように、反応性イオンエッチング
法等を用い、酸化膜５をエッチングして開口させ、その
後レジスト３を除去する。
いて、そのゲ−ト電極の形成方法としては、まず最初
に、図３工程Ａに示すように、半導体基板１上に減圧気
相成長法により酸化膜５を5000Å成長させる。そして、
この酸化膜５上にレジスト３を塗布し、ゲ−ト開口する
ためのマスク(図示せず)を用いて露光，現像し、続い
て、図３工程Ｂに示すように、反応性イオンエッチング
法等を用い、酸化膜５をエッチングして開口させ、その
後レジスト３を除去する。
【０００４】次に、図３工程Ｃに示すように、全面にＷ
Ｓｉ−Ａｕ(ゲ−トメタル用)４をスパッタ法で堆積さ
せ、更にレジスト３ａを塗布し、ゲ−ト電極を形成する
ためのマスク(図示せず)を用いて露光，現像する。その
後、図３工程Ｄに示すように、イオンミリング法でＷＳ
ｉ−Ａｕ(ゲ−トメタル用)４中のＡｕをエッチングし、
更にＷＳｉを反応性イオンエッチングでエッチングし、
最後に、図３工程Ｅに示すように、Ｏ2プラズマ処理を
した後、希弗酸溶液で酸化膜５をエッチングする。
Ｓｉ−Ａｕ(ゲ−トメタル用)４をスパッタ法で堆積さ
せ、更にレジスト３ａを塗布し、ゲ−ト電極を形成する
ためのマスク(図示せず)を用いて露光，現像する。その
後、図３工程Ｄに示すように、イオンミリング法でＷＳ
ｉ−Ａｕ(ゲ−トメタル用)４中のＡｕをエッチングし、
更にＷＳｉを反応性イオンエッチングでエッチングし、
最後に、図３工程Ｅに示すように、Ｏ2プラズマ処理を
した後、希弗酸溶液で酸化膜５をエッチングする。
【０００５】
【発明が解決しようとする課題】ところで、従来の上記
半導体トランジスタの製造方法では、ゲ−ト開口を一括
エッチングで形成する方法であり、このため、ゲ−ト開
口部にエッチングダメ−ジ(損傷)が形成され、しかもサ
ブミクロンの開口部にゲ−トメタルをスパッタ法で堆積
させると、該メタルの埋め込み性が悪く、開口エッジ部
では、その膜厚が平坦部と比較して30％以下とかなり薄
くなるという問題が生じる。
半導体トランジスタの製造方法では、ゲ−ト開口を一括
エッチングで形成する方法であり、このため、ゲ−ト開
口部にエッチングダメ−ジ(損傷)が形成され、しかもサ
ブミクロンの開口部にゲ−トメタルをスパッタ法で堆積
させると、該メタルの埋め込み性が悪く、開口エッジ部
では、その膜厚が平坦部と比較して30％以下とかなり薄
くなるという問題が生じる。
【０００６】特に、ゲ−トメタルの抵抗値を小さくする
ためにＡｕ等をさらに堆積させる場合には、より一層メ
タルの埋め込み性が悪く、メタルの段切れが起こるとい
う欠点を有している。その結果として、ゲ−トメタルの
開口部におけるカバレッジが悪く、ゲ−ト電極庇下の絶
縁膜を除去する際に行う超音波洗浄などにより、ゲ−ト
メタルが千切れるというような問題も発生する。
ためにＡｕ等をさらに堆積させる場合には、より一層メ
タルの埋め込み性が悪く、メタルの段切れが起こるとい
う欠点を有している。その結果として、ゲ−トメタルの
開口部におけるカバレッジが悪く、ゲ−ト電極庇下の絶
縁膜を除去する際に行う超音波洗浄などにより、ゲ−ト
メタルが千切れるというような問題も発生する。
【０００７】本発明は、上記問題点及び欠点に鑑み成さ
れたものであって、その目的とするところは、サブミク
ロンのゲ−ト長でもメタルのカバレッジを良くすること
ができ、トランジスタの高周波特性を向上させることが
できる半導体トランジスタの製造方法を提供することに
ある。
れたものであって、その目的とするところは、サブミク
ロンのゲ−ト長でもメタルのカバレッジを良くすること
ができ、トランジスタの高周波特性を向上させることが
できる半導体トランジスタの製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】そして、本発明は、サブ
ミクロンのゲ−ト長でゲ−ト抵抗を小さくする方法とし
て、Ｔ型ゲ−ト構造とし、かつ抵抗値の小さなＡｕ等の
金属を堆積しやすくするために、ゲ−ト開口形状をテ−
パ−状にすることを特徴とし、これにより上記目的とす
る半導体トランジスタの製造方法を提供するものであ
る。
ミクロンのゲ−ト長でゲ−ト抵抗を小さくする方法とし
て、Ｔ型ゲ−ト構造とし、かつ抵抗値の小さなＡｕ等の
金属を堆積しやすくするために、ゲ−ト開口形状をテ−
パ−状にすることを特徴とし、これにより上記目的とす
る半導体トランジスタの製造方法を提供するものであ
る。
【０００９】即ち、本発明は、特にデバイス性能を向上
させるために必要なサブミクロンゲ−ト長のゲ−ト形成
技術に係る半導体トランジスタの製造方法であって、
「半導体基板上にダミ−ゲ−トを形成し、該ダミ−ゲ−
トの周囲にレジストを塗布してベ−クすることにより、
前記レジストをテ−パ−形状にし、次に、前記ダミ−ゲ
−トを除去した後、ゲ−ト金属を被覆してゲ−ト電極を
形成する各工程を含むことを特徴とする半導体トランジ
スタの製造方法。」(請求項１)を要旨とする。
させるために必要なサブミクロンゲ−ト長のゲ−ト形成
技術に係る半導体トランジスタの製造方法であって、
「半導体基板上にダミ−ゲ−トを形成し、該ダミ−ゲ−
トの周囲にレジストを塗布してベ−クすることにより、
前記レジストをテ−パ−形状にし、次に、前記ダミ−ゲ
−トを除去した後、ゲ−ト金属を被覆してゲ−ト電極を
形成する各工程を含むことを特徴とする半導体トランジ
スタの製造方法。」(請求項１)を要旨とする。
【００１０】また、本発明に係る方法は、「前記ゲ−ト
電極を形成する工程に続いて、前記レジストを除去し、
これによりゲ−ト電極庇下を空乏化し、浮遊容量を低減
化させることを特徴とする半導体トランジスタの製造方
法。」(請求項２)を要旨とする。
電極を形成する工程に続いて、前記レジストを除去し、
これによりゲ−ト電極庇下を空乏化し、浮遊容量を低減
化させることを特徴とする半導体トランジスタの製造方
法。」(請求項２)を要旨とする。
【００１１】
【発明の実施の形態】以下、本発明について詳細に説明
すると、本発明に係る半導体トランジスタの製造方法
は、サブミクロンのゲ−ト長のゲ−ト形成方法であっ
て、(1) 半導体基板上にダミ−ゲ−トを形成する工程、
(2) 前記ダミ−ゲ−トの周囲にレジストを塗布し、ベ−
クする工程（テ−パ形状にレジストを形成する工程）、
(3) 前記ダミ−ゲ−トを除去する工程、(4) 全面にゲ−
ト金属を被覆する工程、(5) ゲ−ト電極を形成する工程
（Ｔ型ゲ−ト電極を形成する工程）、(6) 前記レジスト
を除去する工程（ゲ−ト電極庇下を空乏化し、浮遊容量
を低減化させる工程）、を含む半導体トランジスタの製
造方法である。
すると、本発明に係る半導体トランジスタの製造方法
は、サブミクロンのゲ−ト長のゲ−ト形成方法であっ
て、(1) 半導体基板上にダミ−ゲ−トを形成する工程、
(2) 前記ダミ−ゲ−トの周囲にレジストを塗布し、ベ−
クする工程（テ−パ形状にレジストを形成する工程）、
(3) 前記ダミ−ゲ−トを除去する工程、(4) 全面にゲ−
ト金属を被覆する工程、(5) ゲ−ト電極を形成する工程
（Ｔ型ゲ−ト電極を形成する工程）、(6) 前記レジスト
を除去する工程（ゲ−ト電極庇下を空乏化し、浮遊容量
を低減化させる工程）、を含む半導体トランジスタの製
造方法である。
【００１２】本発明において、前記(1)の“ダミ−ゲ−
トを形成する工程”で使用するダミ−ゲ−ト用材料とし
ては、特に限定するものではないが、Ａｌが好ましく、
このダミ−ゲ−トの形成は、後の(3)の“ダミ−ゲ−ト
の除去”を含めてウェットエッチングで行うことができ
る。このように、ダミ−ゲ−トの形成ないし除去方法と
して、ウェットエッチングで行うことにより、半導体基
板上にダメ−ジを殆ど与えることがない作用が生じる。
トを形成する工程”で使用するダミ−ゲ−ト用材料とし
ては、特に限定するものではないが、Ａｌが好ましく、
このダミ−ゲ−トの形成は、後の(3)の“ダミ−ゲ−ト
の除去”を含めてウェットエッチングで行うことができ
る。このように、ダミ−ゲ−トの形成ないし除去方法と
して、ウェットエッチングで行うことにより、半導体基
板上にダメ−ジを殆ど与えることがない作用が生じる。
【００１３】また、本発明では、前記(2)の“ダミ−ゲ
−トの周囲にレジストを塗布し、ベ−クする工程”のよ
うに、レジストを用いてゲ−ト開口パタ−ンをテ−パ−
形状に形成することを特徴とし、このようにレジストを
用いることにより前記(6)の“レジストの除去”が容易
にでき、Ｔ型ゲ−ト電極(テ−パ状のゲ−ト電極)を容易
に形成することができる。そして、これによりゲ−ト電
極庇下を空乏化し、浮遊容量を低減化させることができ
る。
−トの周囲にレジストを塗布し、ベ−クする工程”のよ
うに、レジストを用いてゲ−ト開口パタ−ンをテ−パ−
形状に形成することを特徴とし、このようにレジストを
用いることにより前記(6)の“レジストの除去”が容易
にでき、Ｔ型ゲ−ト電極(テ−パ状のゲ−ト電極)を容易
に形成することができる。そして、これによりゲ−ト電
極庇下を空乏化し、浮遊容量を低減化させることができ
る。
【００１４】
【実施例】次に、本発明の実施例について図１及び図２
を参照して詳細に説明する。なお、図１は、本発明に係
る半導体トランジスタの製造方法の一実施例を示すプロ
セス・フロ−図であって、ゲ−ト電極形成技術に関する
部分の工程Ａ〜Ｅからなる工程順断面図であり、図２
は、図１工程Ｅに続く工程Ｆ〜Ｈからなる工程順断面図
である。
を参照して詳細に説明する。なお、図１は、本発明に係
る半導体トランジスタの製造方法の一実施例を示すプロ
セス・フロ−図であって、ゲ−ト電極形成技術に関する
部分の工程Ａ〜Ｅからなる工程順断面図であり、図２
は、図１工程Ｅに続く工程Ｆ〜Ｈからなる工程順断面図
である。
【００１５】本発明の実施例では、まず図１工程Ａに示
すように、半導体基板１の全面にＡｌ(ダミ−ゲ−ト用)
２を5000Å程度蒸着し、そして、このＡｌ(ダミ−ゲ−
ト用)２上にレジスト３を塗布し、ダミ−ゲ−トを形成
するためのマスク(図示せず)を用いて露光，現像する。
続いて、図１工程Ｂに示すように、リン酸系溶液を用い
てＡｌ(ダミ−ゲ−ト用)２をエッチングしながら、マス
クよりもサイドエッチングさせてサブミクロン(0.2μｍ
以下)のダミ−ゲ−ト２ａを形成する。
すように、半導体基板１の全面にＡｌ(ダミ−ゲ−ト用)
２を5000Å程度蒸着し、そして、このＡｌ(ダミ−ゲ−
ト用)２上にレジスト３を塗布し、ダミ−ゲ−トを形成
するためのマスク(図示せず)を用いて露光，現像する。
続いて、図１工程Ｂに示すように、リン酸系溶液を用い
てＡｌ(ダミ−ゲ−ト用)２をエッチングしながら、マス
クよりもサイドエッチングさせてサブミクロン(0.2μｍ
以下)のダミ−ゲ−ト２ａを形成する。
【００１６】次に、図１工程Ｃに示すように、レジスト
３ａを全面に塗布し、ダミ−ゲ−ト２ａ付近のレジスト
３ａを除去するためのマスク(図示せず)を用いで露光，
現像する。そして、ベ−ク(110〜190℃)を行い、レジス
ト３ａを垂らして、図１工程Ｄに示すように、該レジス
ト３ａをテ−パ−形状にする。
３ａを全面に塗布し、ダミ−ゲ−ト２ａ付近のレジスト
３ａを除去するためのマスク(図示せず)を用いで露光，
現像する。そして、ベ−ク(110〜190℃)を行い、レジス
ト３ａを垂らして、図１工程Ｄに示すように、該レジス
ト３ａをテ−パ−形状にする。
【００１７】その後、前記ダミ−ゲ−ト２ａをリン酸系
の溶液でエッチングして除去し、続いて、図１工程Ｅに
示すように、ＷＳｉ−Ａｕ(ゲ−トメタル用)４をスパッ
タ法で堆積させる。次に、図２工程Ｆに示すように、前
記ＷＳｉ−Ａｕ(ゲ−トメタル用)４上にレジスト３ｂを
塗布し、ゲ−ト電極を形成するためのマスク(図示せず)
を用いて露光，現像する。
の溶液でエッチングして除去し、続いて、図１工程Ｅに
示すように、ＷＳｉ−Ａｕ(ゲ−トメタル用)４をスパッ
タ法で堆積させる。次に、図２工程Ｆに示すように、前
記ＷＳｉ−Ａｕ(ゲ−トメタル用)４上にレジスト３ｂを
塗布し、ゲ−ト電極を形成するためのマスク(図示せず)
を用いて露光，現像する。
【００１８】続いて、図２工程Ｇに示すように、イオン
ミリング等のドライエッチング方法でＷＳｉ−Ａｕ(ゲ
−トメタル用)４をエッチングする。そして、Ｏ2プラズ
マ処理をした後、レジスト３ａを有機溶液で除去し、図
２工程Ｈに示す構造(テ−パ状のゲ−ト電極構造)とす
る。
ミリング等のドライエッチング方法でＷＳｉ−Ａｕ(ゲ
−トメタル用)４をエッチングする。そして、Ｏ2プラズ
マ処理をした後、レジスト３ａを有機溶液で除去し、図
２工程Ｈに示す構造(テ−パ状のゲ−ト電極構造)とす
る。
【００１９】
【発明の効果】本発明は、以上詳記したように、ゲ−ト
電極をテ−パ−形状にすることにより、サブミクロンの
ゲ−ト長でもメタルのカバレッジを良くすることができ
る効果が生じる。その理由は、ダミ−ゲ−トを形成した
後、その周囲にレジストを塗布してベ−クすることによ
り、該レジストをテ−パ−形状にし、ゲ−ト電極を形成
するからである。
電極をテ−パ−形状にすることにより、サブミクロンの
ゲ−ト長でもメタルのカバレッジを良くすることができ
る効果が生じる。その理由は、ダミ−ゲ−トを形成した
後、その周囲にレジストを塗布してベ−クすることによ
り、該レジストをテ−パ−形状にし、ゲ−ト電極を形成
するからである。
【００２０】また、本発明は、ゲ−ト電極庇下を空乏化
できるので、浮遊容量を低減化させ、トランジスタの高
周波特性が向上する効果が生じる。さらに、レジストを
用いてゲ−ト電極を形成するので、該電極(テ−パ−形
状のゲ−ト電極)を容易に形成することができ、しかも
レジストを用いるので、該レジストの除去を容易に行う
ことができる効果が生じる。
できるので、浮遊容量を低減化させ、トランジスタの高
周波特性が向上する効果が生じる。さらに、レジストを
用いてゲ−ト電極を形成するので、該電極(テ−パ−形
状のゲ−ト電極)を容易に形成することができ、しかも
レジストを用いるので、該レジストの除去を容易に行う
ことができる効果が生じる。
【図１】本発明に係る半導体トランジスタの製造方法の
一実施例を示すプロセス・フロ−図であって、ゲ−ト電
極形成技術に関する部分の工程Ａ〜Ｅからなる工程順断
面図。
一実施例を示すプロセス・フロ−図であって、ゲ−ト電
極形成技術に関する部分の工程Ａ〜Ｅからなる工程順断
面図。
【図２】図１工程Ｅに続く工程Ｆ〜Ｈからなる工程順断
面図。
面図。
【図３】従来の半導体トランジスタの製造方法を示すプ
ロセス・フロ−図であって、ゲ−ト電極形成技術に関す
る部分の工程Ａ〜Ｅからなる工程順断面図。
ロセス・フロ−図であって、ゲ−ト電極形成技術に関す
る部分の工程Ａ〜Ｅからなる工程順断面図。
１ 半導体基板 ２ Ａｌ(ダミ−ゲ−ト用) ２ａ ダミ−ゲ−ト ３，３ａ，３ｂ レジスト ４ ＷＳｉ−Ａｕ(ゲ−トメタル用) ４ａ ゲ−トメタル ５ 酸化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/338 H01L 21/28 301 H01L 29/812
Claims (2)
- 【請求項１】 半導体基板上にダミ−ゲ−トを形成し、
該ダミ−ゲ−トの周囲にレジストを塗布してベ−クする
ことにより、前記レジストをテ−パ−形状にし、次に、
前記ダミ−ゲ−トを除去した後、ゲ−ト金属を被覆して
ゲ−ト電極を形成する各工程を含むことを特徴とする半
導体トランジスタの製造方法。 - 【請求項２】 前記ゲ−ト電極を形成する工程に続い
て、前記レジストを除去し、これによりゲ−ト電極庇下
を空乏化し、浮遊容量を低減化させることを特徴とする
請求項１に記載の半導体トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105100A JP2809189B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105100A JP2809189B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09293736A JPH09293736A (ja) | 1997-11-11 |
| JP2809189B2 true JP2809189B2 (ja) | 1998-10-08 |
Family
ID=14398479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8105100A Expired - Fee Related JP2809189B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809189B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6051454A (en) * | 1997-09-11 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP6112940B2 (ja) | 2012-07-05 | 2017-04-12 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP6972830B2 (ja) | 2017-09-21 | 2021-11-24 | 住友電気工業株式会社 | 電界効果トランジスタの製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0491439A (ja) * | 1990-08-02 | 1992-03-24 | Nikko Kyodo Co Ltd | 電界効果型トランジスタおよびその製造方法 |
| JPH06177159A (ja) * | 1992-10-09 | 1994-06-24 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| JPH06342810A (ja) * | 1993-02-22 | 1994-12-13 | Sumitomo Electric Ind Ltd | ショットキ接合型電界効果トランジスタおよびその製造方法 |
| JPH0815161B2 (ja) * | 1993-03-03 | 1996-02-14 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-04-25 JP JP8105100A patent/JP2809189B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09293736A (ja) | 1997-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |