JPH03131041A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03131041A JPH03131041A JP27005889A JP27005889A JPH03131041A JP H03131041 A JPH03131041 A JP H03131041A JP 27005889 A JP27005889 A JP 27005889A JP 27005889 A JP27005889 A JP 27005889A JP H03131041 A JPH03131041 A JP H03131041A
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は砒化ガリウムを用いた電界効果型トランジスタ
等の化合物半導体装置の製造方法に関する。
等の化合物半導体装置の製造方法に関する。
一般に砒化ガリウムを用いた電界効果型トランジスタ（
ＰＥＴ）においては、その性能向上を図る上での障害と
なっているゲート寄生容量を小さくするためにゲート電
極長を短縮するのが効果的であることが知られており、
ゲート電極長の短縮化のための種々の試みがなされてい
る。
ＰＥＴ）においては、その性能向上を図る上での障害と
なっているゲート寄生容量を小さくするためにゲート電
極長を短縮するのが効果的であることが知られており、
ゲート電極長の短縮化のための種々の試みがなされてい
る。
第５図は従来におけるＧａＡｓを用いた電界効果型トラ
ンジスタの主要製造工程を示す工程図である。
ンジスタの主要製造工程を示す工程図である。
先ず第５図（イ）に示す如（ＧａＡｓ等の半絶縁性基板
５１の表面にイオン注入法により、その表面から、例え
ばシリコンイオン等を注入し、所要深さにわたって導電
層５２を形成し、熱処理を施して注入不純物の活性化を
行った後、この導電層５２の表面に所要の間隔を隔てて
、オーミック電極５３．５３を形成する。次に第５図（
ロ）に示す如く両オーミフク電極５３間の略中央部のゲ
ート領域を除いて導電層５２及びオーミック電極５３．
５３上にレジストパターン５４を形成した後、第５図（
ハ）に示す如くフォトレジストパターン５４の表面及び
両レジストパターン５４間に露出する導電層５２の表面
にゲート電極用材料５５′を堆積させる。
５１の表面にイオン注入法により、その表面から、例え
ばシリコンイオン等を注入し、所要深さにわたって導電
層５２を形成し、熱処理を施して注入不純物の活性化を
行った後、この導電層５２の表面に所要の間隔を隔てて
、オーミック電極５３．５３を形成する。次に第５図（
ロ）に示す如く両オーミフク電極５３間の略中央部のゲ
ート領域を除いて導電層５２及びオーミック電極５３．
５３上にレジストパターン５４を形成した後、第５図（
ハ）に示す如くフォトレジストパターン５４の表面及び
両レジストパターン５４間に露出する導電層５２の表面
にゲート電極用材料５５′を堆積させる。
レジストパターン５４及びその表面に堆積しているゲー
ト電極用材料５５′をリフトオフ法によって除去し、第
５図（ニ）に示す如くゲート電極５５を形成し、ＧａＡ
ｓを用いたＭＥＳＦＥＴを製造する。
ト電極用材料５５′をリフトオフ法によって除去し、第
５図（ニ）に示す如くゲート電極５５を形成し、ＧａＡ
ｓを用いたＭＥＳＦＥＴを製造する。
ところでこのような製造方法ではゲート電極の形成域は
レジストパターン５４．５４にて設定するが、両レジス
トパターン５４．５４間を紫外光、或いは遠紫外光を用
いる露光方式で０．５μｍ以下に設定するのは解像度の
面から難しく、レジストパターン５４、５４間の短縮化
、換言すればゲート電極長の短縮化、微細化には限界が
あった。
レジストパターン５４．５４にて設定するが、両レジス
トパターン５４．５４間を紫外光、或いは遠紫外光を用
いる露光方式で０．５μｍ以下に設定するのは解像度の
面から難しく、レジストパターン５４、５４間の短縮化
、換言すればゲート電極長の短縮化、微細化には限界が
あった。
本発明はかかる事情に鑑みなされたものであって、その
目的とするところはレジストパターン上に誘電体層を堆
積させる過程で、レジストパターンの端縁に外方に向け
て張り出した状態で形成されるひさし状部を利用するこ
とによって、電極長の大幅な短縮化を図れるようにした
半導体装置の製造方法を提供するにある。
目的とするところはレジストパターン上に誘電体層を堆
積させる過程で、レジストパターンの端縁に外方に向け
て張り出した状態で形成されるひさし状部を利用するこ
とによって、電極長の大幅な短縮化を図れるようにした
半導体装置の製造方法を提供するにある。
本発明に係る半導体装置の製造方法は、半導体基板上に
レジストパターンを形成し、このレジストパターン上を
含む前記半導体基板上に異なる材質の第１．第２の誘電
体膜を順次堆積させ、第２の誘電体膜をマスクとして前
記レジストパターンの端縁から外方に張り出したひさし
状部と対向して半導体基板上に位置する部分の第１の誘
電体膜をエツチングして開口を形成し、該開口を通して
前記半導体基板に接触する電極を形成することを特徴と
する。
レジストパターンを形成し、このレジストパターン上を
含む前記半導体基板上に異なる材質の第１．第２の誘電
体膜を順次堆積させ、第２の誘電体膜をマスクとして前
記レジストパターンの端縁から外方に張り出したひさし
状部と対向して半導体基板上に位置する部分の第１の誘
電体膜をエツチングして開口を形成し、該開口を通して
前記半導体基板に接触する電極を形成することを特徴と
する。
本発明はこれによって、レジストパターン上に堆積され
る誘電体層の厚さ、堆積条件の制御により、電極形成部
分である開口の幅寸法制御が可能となる。
る誘電体層の厚さ、堆積条件の制御により、電極形成部
分である開口の幅寸法制御が可能となる。
第１図は本発明に係る半導体装置の製造方法の原理説明
図であり、第１図（イ）に示す如く半導体基板１上にレ
ジストパターン２を形成し、このレジストパターン２の
表面を含む半導体基板１の表面に、先ず第１の誘電体層
３を所望の厚さに形成し、次いでこの表面に第２の誘電
体層４を堆積せしめる。これによってレジストパターン
２の表面に形成された第１の誘電体層３はレジストパタ
ーン２の端縁において外方に張り出したひさし状部３ａ
を形成する。従って次に第２の誘電体層４を堆積させる
と、第２の誘電体Ｎ４はひさし状部３ａによって覆われ
ている部分を除く部分には堆積されるが、ひさし状部３
ａによって覆われている部分、即ちひさし状部３ａと対
向する部分には堆積されず、第２の誘電体Ｎ４が堆積さ
れないため第１の誘電体層３がそのまま露出した領域３
ｂが形成される。
図であり、第１図（イ）に示す如く半導体基板１上にレ
ジストパターン２を形成し、このレジストパターン２の
表面を含む半導体基板１の表面に、先ず第１の誘電体層
３を所望の厚さに形成し、次いでこの表面に第２の誘電
体層４を堆積せしめる。これによってレジストパターン
２の表面に形成された第１の誘電体層３はレジストパタ
ーン２の端縁において外方に張り出したひさし状部３ａ
を形成する。従って次に第２の誘電体層４を堆積させる
と、第２の誘電体Ｎ４はひさし状部３ａによって覆われ
ている部分を除く部分には堆積されるが、ひさし状部３
ａによって覆われている部分、即ちひさし状部３ａと対
向する部分には堆積されず、第２の誘電体Ｎ４が堆積さ
れないため第１の誘電体層３がそのまま露出した領域３
ｂが形成される。
そこで第２の誘電体層４をマスクとして第１の誘電体層
３をエツチングすれば、第１図（ロ）に示す如くひさし
状部３ａ下に半導体基板ｌの表面が露出する開口５を形
成し得ることとなる。
３をエツチングすれば、第１図（ロ）に示す如くひさし
状部３ａ下に半導体基板ｌの表面が露出する開口５を形
成し得ることとなる。
この間口５の幅寸法Δｌは、第１の誘電体層３のひさし
状部３ａの幅寸法ΔＬに依存し、またこのひさし状部３
ａの幅寸法ΔＬは、第１の誘電体層３の層厚、堆積条件
に依存することから、第１の誘電体層の厚さ及びその堆
積条件を制御することにより、開口５の幅寸法、換言す
ればこの間口５を通じて半導体基板１に接する電極の長
さを適宜に設定し得ることとなり、０．５μｍ以下の長
さの微細加工も容易に行い得ることとなる。
状部３ａの幅寸法ΔＬに依存し、またこのひさし状部３
ａの幅寸法ΔＬは、第１の誘電体層３の層厚、堆積条件
に依存することから、第１の誘電体層の厚さ及びその堆
積条件を制御することにより、開口５の幅寸法、換言す
ればこの間口５を通じて半導体基板１に接する電極の長
さを適宜に設定し得ることとなり、０．５μｍ以下の長
さの微細加工も容易に行い得ることとなる。
以下本発明を電界効果型トランジスタの製造に適用した
場合について図面に基づき具体的に説明する。
場合について図面に基づき具体的に説明する。
〔実施例１〕
第２図は本発明の実施例における主要工程を示す工程図
である。先ず第２図（イ）に示す如（ＧａＡｓ等で構成
された半絶縁性基板１１の表面に、例えばシリコンイオ
ンを加速電圧：３０ｋｅＶ、 ドーズ量：３×１０１１
０ｌ２”で注入した後、８００℃で２０分間熱処理して
活性化処理を施し、導電性がｎ型の動作層１２を形成し
た後、その表面に例えばＥＣＲ−ＰＣＶＤ（Ｅｌｅｃｔ
ｒｏｎＣｙｃｌｏｔｏｒｏｎ Ｒｅｓｏｎａｎｃｅ−ｐ
ｒａｓｕｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｒＤｅｐｏ
ｓｉｔｉｏｎ）法を利用して厚さ２５００人のＳｉ、Ｎ
、膜１３、厚さ２００人のＳｉｎ、膜１４をこの順序で
順次堆積させ、更にその上にレジストパターン１５を形
成する。
である。先ず第２図（イ）に示す如（ＧａＡｓ等で構成
された半絶縁性基板１１の表面に、例えばシリコンイオ
ンを加速電圧：３０ｋｅＶ、 ドーズ量：３×１０１１
０ｌ２”で注入した後、８００℃で２０分間熱処理して
活性化処理を施し、導電性がｎ型の動作層１２を形成し
た後、その表面に例えばＥＣＲ−ＰＣＶＤ（Ｅｌｅｃｔ
ｒｏｎＣｙｃｌｏｔｏｒｏｎ Ｒｅｓｏｎａｎｃｅ−ｐ
ｒａｓｕｍａ ｃｈｅｍｉｃａｌ ｖａｐｏｒＤｅｐｏ
ｓｉｔｉｏｎ）法を利用して厚さ２５００人のＳｉ、Ｎ
、膜１３、厚さ２００人のＳｉｎ、膜１４をこの順序で
順次堆積させ、更にその上にレジストパターン１５を形
成する。
次に第２図（ロ）に示す如く、レジストパターン１５を
マスクとしてＳｉＯ□膜１４．５ｉＪ４膜１３をプラズ
マエツチングして一部の動作層１２を露出させ、この露
出させた動作層１２、並びにレジストパターン１５上に
同じ＜ ＥＣＲ−ＰＣＶＤ法を用いて第１の誘電体層で
ある厚さ２５００人の５ｉＪｓ膜１６、第２の誘電体層
である厚さ２００人の５ｉＯｚ膜１７を順次堆積する。
マスクとしてＳｉＯ□膜１４．５ｉＪ４膜１３をプラズ
マエツチングして一部の動作層１２を露出させ、この露
出させた動作層１２、並びにレジストパターン１５上に
同じ＜ ＥＣＲ−ＰＣＶＤ法を用いて第１の誘電体層で
ある厚さ２５００人の５ｉＪｓ膜１６、第２の誘電体層
である厚さ２００人の５ｉＯｚ膜１７を順次堆積する。
これによってレジストパターン１５の端縁から外方に向
けて張り出されたＳｉ、Ｎ、膜１６によるひさし状部１
６ａが形成され、このひさし状部１６ａ下には半絶縁性
基板１１上に５ｉｉＮ４膜１６が露出した部分１６ｂが
形成される。
けて張り出されたＳｉ、Ｎ、膜１６によるひさし状部１
６ａが形成され、このひさし状部１６ａ下には半絶縁性
基板１１上に５ｉｉＮ４膜１６が露出した部分１６ｂが
形成される。
レジストパターン１５及びこの表面に堆積しているＳｉ
３Ｎ４膜１６、ＳｉＯ□膜１７をリフトオフ法により除
去した後、第２図（ハ）に示す如（５ｉｎ２膜１４．１
７上に所要の間隔を隔てて新たにフォトレジストパター
ン１８．１８を形成し、このフォトレジストパターン１
８及びＳｉＯ□膜１４．１７をマスクとしてＳｉＪ＊膜
１６の露出部分１６ｂをエツチングし、ｎ型の動作層１
２が露出する開口１６ｃを形成する。次に第２図（ニ）
に示す如くフォトレジストパターンエ８、ＳｉＯ□膜１
４゜１７をマスクとして動作層１２．５ｉＯｔ膜１４．
１？上にゲート電極材料１９′を堆積させる。
３Ｎ４膜１６、ＳｉＯ□膜１７をリフトオフ法により除
去した後、第２図（ハ）に示す如（５ｉｎ２膜１４．１
７上に所要の間隔を隔てて新たにフォトレジストパター
ン１８．１８を形成し、このフォトレジストパターン１
８及びＳｉＯ□膜１４．１７をマスクとしてＳｉＪ＊膜
１６の露出部分１６ｂをエツチングし、ｎ型の動作層１
２が露出する開口１６ｃを形成する。次に第２図（ニ）
に示す如くフォトレジストパターンエ８、ＳｉＯ□膜１
４゜１７をマスクとして動作層１２．５ｉＯｔ膜１４．
１？上にゲート電極材料１９′を堆積させる。
その後第２図（ホ）に示す如くフォトレジストパターン
１８及びその表面のゲート電極材料１９′をリフトオフ
法により除去してゲート電極１９を形成し、またＳｉＯ
□膜１４、Ｓ ｉ ３ Ｎ ａ Ｄｉ １３をエツチン
グしてｎ型の動作層１２を露出させ、ここにオーミック
電極２０を設けてＭＥＳＦＥＴを製造する。
１８及びその表面のゲート電極材料１９′をリフトオフ
法により除去してゲート電極１９を形成し、またＳｉＯ
□膜１４、Ｓ ｉ ３ Ｎ ａ Ｄｉ １３をエツチン
グしてｎ型の動作層１２を露出させ、ここにオーミック
電極２０を設けてＭＥＳＦＥＴを製造する。
このような実施例にあっては開口１６ｃの幅寸法、即ち
ゲート電極１９が動作層１２と接触する部分の長さはレ
ジストパターン１５上に堆積させたＳｉ３Ｎ、膜１６の
ひさし状部１６ａの幅寸法に依存して決まることとなる
。
ゲート電極１９が動作層１２と接触する部分の長さはレ
ジストパターン１５上に堆積させたＳｉ３Ｎ、膜１６の
ひさし状部１６ａの幅寸法に依存して決まることとなる
。
〔実施例２〕
第２図は本発明の他の実施例の主要工程を示す工程図で
あり、実施例１と同様に、ＧａＡｓ等からなる半絶縁性
基板２■の表面にシリコンイオンを注入し、８００℃で
２０分間熱処理を施して導電性がｎ型の動作層２２を形
成した後、その表面にＥＣＲ−ＰＣＶＤ法を用いて厚さ
２５００人のＳｉ３Ｎ、膜２３、厚さ２００人のＳｉＯ
２膜２４をこの順序に堆積し、更にその表面にフォトレ
ジストパターン２５を形成する。
あり、実施例１と同様に、ＧａＡｓ等からなる半絶縁性
基板２■の表面にシリコンイオンを注入し、８００℃で
２０分間熱処理を施して導電性がｎ型の動作層２２を形
成した後、その表面にＥＣＲ−ＰＣＶＤ法を用いて厚さ
２５００人のＳｉ３Ｎ、膜２３、厚さ２００人のＳｉＯ
２膜２４をこの順序に堆積し、更にその表面にフォトレ
ジストパターン２５を形成する。
次にフォトレジストパターン２５をマスクとしてＳｉＯ
□膜２４．５ｉＪａ膜２３をプラズマエツチングして動
作層１２を露出させ、この露出した動作層１２表面及び
フォトレジストパターン２５表面に第２図（ロ）に示す
如＜ ＥＣＲ−ＰＣＶＤ法を用いて厚さ２５００人のＳ
ｉ３Ｎ。
□膜２４．５ｉＪａ膜２３をプラズマエツチングして動
作層１２を露出させ、この露出した動作層１２表面及び
フォトレジストパターン２５表面に第２図（ロ）に示す
如＜ ＥＣＲ−ＰＣＶＤ法を用いて厚さ２５００人のＳ
ｉ３Ｎ。
膜２６、厚さ２００人のＳｉＯ□膜２７をこの順序に堆
積する。これによってフォトレジストパターン２５の端
縁部にはＳｉＪ、膜２６が外方に張り出してひさし状部
２６ａが形成され、またこの下の半絶縁性基板２１上に
は５ｉＯｚ膜２７が存在しない、即ちＳｉ、、Ｎ、膜２
６が露出した部分２６ｂが形成される。フォトレジスト
パターン２５及びその表面の５ｉ３Ｎａ膜２６．５ｉｆ
ｔ膜２７をリフトオフ法により除去した後、第２図（ハ
）に示す如（ＳｉＯ□膜２４．２７をマスクとして５ｉ
３Ｎａ、膜２６の露出した部分２６ｂをエツチングし、
動作層２２の表面が露出する開口２６ｃを形成する。
積する。これによってフォトレジストパターン２５の端
縁部にはＳｉＪ、膜２６が外方に張り出してひさし状部
２６ａが形成され、またこの下の半絶縁性基板２１上に
は５ｉＯｚ膜２７が存在しない、即ちＳｉ、、Ｎ、膜２
６が露出した部分２６ｂが形成される。フォトレジスト
パターン２５及びその表面の５ｉ３Ｎａ膜２６．５ｉｆ
ｔ膜２７をリフトオフ法により除去した後、第２図（ハ
）に示す如（ＳｉＯ□膜２４．２７をマスクとして５ｉ
３Ｎａ、膜２６の露出した部分２６ｂをエツチングし、
動作層２２の表面が露出する開口２６ｃを形成する。
Ｓｉｎｇ膜２４．２７表面及び露出させた動作層２２の
表面にねったって、第２図（ニ）に示す如（ＷＳｉｘ（
但し×〉０）膜２８を所要厚さ堆積し、祁１ＸＩＩ！！
２８上にゲート領域と対応する部分を除いてフォトレジ
ストパターン２９を形成し、レジストパターン２９．２
９の表面及びゲー）？ｉＪｆ域のＷＳｉｘ膜２８表面に
へＮ膜２８ａを蒸着する。レジストパターン２９及びそ
の表面に堆積されたＡｌ膜２８ａをリフトオフ法によっ
て除去し、次に第２図（へ）に示す如＜ ｐ、ｂ膜２８
ａをマスクとして、祁ｉｘ膜２８、Ｓｉｎｇ膜２４，２
７．５ｉＪ４膜２３．２６をエツチングしてゲート領域
以外の部分にｎ型の動作層２２を露出させ、続いてＡ１
膜２８ａをマスクとして半絶縁性基板１の表面からシリ
コンイオンをイオン注入し、Ａｌ膜２８ａの両側に自己
整合的にｎ゛型の導電層２２ａ、 ２２ａを形成した後
、第２図（ト）に示す如く導電層２２ａ、 ２２Ｑ表面
にオーミック電極３０を自己整合的に形成して肝５ＦＥ
Ｔを製造する。
表面にねったって、第２図（ニ）に示す如（ＷＳｉｘ（
但し×〉０）膜２８を所要厚さ堆積し、祁１ＸＩＩ！！
２８上にゲート領域と対応する部分を除いてフォトレジ
ストパターン２９を形成し、レジストパターン２９．２
９の表面及びゲー）？ｉＪｆ域のＷＳｉｘ膜２８表面に
へＮ膜２８ａを蒸着する。レジストパターン２９及びそ
の表面に堆積されたＡｌ膜２８ａをリフトオフ法によっ
て除去し、次に第２図（へ）に示す如＜ ｐ、ｂ膜２８
ａをマスクとして、祁ｉｘ膜２８、Ｓｉｎｇ膜２４，２
７．５ｉＪ４膜２３．２６をエツチングしてゲート領域
以外の部分にｎ型の動作層２２を露出させ、続いてＡ１
膜２８ａをマスクとして半絶縁性基板１の表面からシリ
コンイオンをイオン注入し、Ａｌ膜２８ａの両側に自己
整合的にｎ゛型の導電層２２ａ、 ２２ａを形成した後
、第２図（ト）に示す如く導電層２２ａ、 ２２Ｑ表面
にオーミック電極３０を自己整合的に形成して肝５ＦＥ
Ｔを製造する。
〔実施例３〕
第４図は本発明の更に他の実施例における主要工程を示
す工程図である。実施例１．２と同様にＧａＡｓ等から
なる半絶縁性基板３１０表面にシリコンイオンを注入し
、８００℃で２０分間熱処理を施して導電性がｎ型の動
作１３２を形成した後、その表面のフォトレジストパタ
ーン３３を形成する。
す工程図である。実施例１．２と同様にＧａＡｓ等から
なる半絶縁性基板３１０表面にシリコンイオンを注入し
、８００℃で２０分間熱処理を施して導電性がｎ型の動
作１３２を形成した後、その表面のフォトレジストパタ
ーン３３を形成する。
次に第３図（ロ）に示す如くｎ型動作Ｎ３２及びフォト
レジストパターン３３の表面にＥＣＲ−ＰＣＶＤ法を用
いて厚さ２５００人のＳｉ、Ｎ４膜３４、厚さ２００人
のＳｉｎｇ膜３５をこの順序に堆積する。この状態では
フォトレジストパターン３３の端縁部に外方に向けて張
り出した５ｉｓＮ４膜３４のひさし状部３４ａが形成さ
れ、このひさし状部３４ａ下には半絶縁性基板３１上に
Ｓｉ３Ｎ４膜３４が露出した部分３４ｂが形成される。
レジストパターン３３の表面にＥＣＲ−ＰＣＶＤ法を用
いて厚さ２５００人のＳｉ、Ｎ４膜３４、厚さ２００人
のＳｉｎｇ膜３５をこの順序に堆積する。この状態では
フォトレジストパターン３３の端縁部に外方に向けて張
り出した５ｉｓＮ４膜３４のひさし状部３４ａが形成さ
れ、このひさし状部３４ａ下には半絶縁性基板３１上に
Ｓｉ３Ｎ４膜３４が露出した部分３４ｂが形成される。
そこでＳｉＯ□膜３５及びフォトレジストパターン３３
をマスクとしてＳｉ、Ｎ、膜３４の露出している部分３
４ｂをプラズマエツチングし、第３図（ハ）に示す如く
ｎ型動作層３２が露出する開口３４ｃを形成する。
をマスクとしてＳｉ、Ｎ、膜３４の露出している部分３
４ｂをプラズマエツチングし、第３図（ハ）に示す如く
ｎ型動作層３２が露出する開口３４ｃを形成する。
次に第４図（ニ）に示す如くスパッタ法を利用してＷＳ
ｉｘ膜３６を開口３４ｃ内に露出するｎ型の動作層３２
表面及びＳｉＯ□膜３５上に堆積せしめる。この状態で
は−Ｓｉχ膜３６は５ｉｓＮｎ膜３４のひさし状部３４
ａから更に外方に張り出したひさし状部３６ａが形成さ
れる。このときフォトレジストパターン３３の側端面に
も薄いＷｓｉに膜３６が形成されるため、これをプラズ
マエツチングによって除去し、レジストパターン３３上
のＨｓｉｘ膜３６膜間６３４ｃを通じて半絶縁性基板３
１に接するーｓｉｘ膜３６との接続状態を切断した後、
第４図（ホ）に示す如（ＷＳｉｘ膜３６の全表面及びフ
ォトレジスト３３の側面、５ｉＪａ膜３４、すＳｉｘ膜
３６の各ひさし状部３４ａ、 ３６ａの下面にわたって
ポジ型のフォトレジスト３７を所定厚さに塗布した後、
全面を露光し、現像する。これによって、第４図（へ）
に示す如く祁ｉｘ膜３６、Ｓｉ、Ｎ、膜の各ひさし状部
３４ａ、３６ａの影となっている部分を除くフォトレジ
スト３７が除去されるが−Ｓｉｘ膜３６．５ｉＪｎ膜３
４の各ひさし状部３６ｂ、 ３４ｂの影となっている部
分にはポジ型のフォトレジスト３７ａが残存することと
なる。
ｉｘ膜３６を開口３４ｃ内に露出するｎ型の動作層３２
表面及びＳｉＯ□膜３５上に堆積せしめる。この状態で
は−Ｓｉχ膜３６は５ｉｓＮｎ膜３４のひさし状部３４
ａから更に外方に張り出したひさし状部３６ａが形成さ
れる。このときフォトレジストパターン３３の側端面に
も薄いＷｓｉに膜３６が形成されるため、これをプラズ
マエツチングによって除去し、レジストパターン３３上
のＨｓｉｘ膜３６膜間６３４ｃを通じて半絶縁性基板３
１に接するーｓｉｘ膜３６との接続状態を切断した後、
第４図（ホ）に示す如（ＷＳｉｘ膜３６の全表面及びフ
ォトレジスト３３の側面、５ｉＪａ膜３４、すＳｉｘ膜
３６の各ひさし状部３４ａ、 ３６ａの下面にわたって
ポジ型のフォトレジスト３７を所定厚さに塗布した後、
全面を露光し、現像する。これによって、第４図（へ）
に示す如く祁ｉｘ膜３６、Ｓｉ、Ｎ、膜の各ひさし状部
３４ａ、３６ａの影となっている部分を除くフォトレジ
スト３７が除去されるが−Ｓｉｘ膜３６．５ｉＪｎ膜３
４の各ひさし状部３６ｂ、 ３４ｂの影となっている部
分にはポジ型のフォトレジスト３７ａが残存することと
なる。
そこで第４図（ト）に示す如くこのフォトレジスト３７
ａをマスクとして、祁ｉ×膜３６、ＳｉＯ□膜３５、Ｓ
ｉＪ、膜３４をプラズマエツチングした後にフォトレジ
ストパターン３３．フォトレジストと３７ａを除去する
。次に第４図（チ）に示す如くゲート領域に位置するＷ
Ｓｉｘ膜３６をマスクとして、動作１３２の表面にシリ
コンイオンを注入し、ｎ゛型のイオン注入層３２ａを形
成し、ゲート電極領域の両側に所要の間隔を隔ててオー
ミック電極４０を形成し、非対称ゲート電極を有するＭ
ＥＳＦＥＴを製造する。
ａをマスクとして、祁ｉ×膜３６、ＳｉＯ□膜３５、Ｓ
ｉＪ、膜３４をプラズマエツチングした後にフォトレジ
ストパターン３３．フォトレジストと３７ａを除去する
。次に第４図（チ）に示す如くゲート領域に位置するＷ
Ｓｉｘ膜３６をマスクとして、動作１３２の表面にシリ
コンイオンを注入し、ｎ゛型のイオン注入層３２ａを形
成し、ゲート電極領域の両側に所要の間隔を隔ててオー
ミック電極４０を形成し、非対称ゲート電極を有するＭ
ＥＳＦＥＴを製造する。
以上の如く本発明方法にあってはレジストパターン上に
順次的に第１．第２の誘電体層を堆積し、レジストパタ
ーンの端縁から外方に張り出したひさし状部を形成し、
これによってひさし状部と対向して半導体基板上に位置
する部分に第１の誘電体層が露出する部分を生じさせ、
第２の誘電体層をマスクとして、露出している第１の誘
電体層をエツチングして、開口を形成し、この開口を通
じて半導体基板面に接する電極を形成することとしたか
ら、高度のりソグラフィ技術を用いるまでもなく半導体
基板と接する電極長をひさし状部の調節によって容易に
設定することが出来て半導体装置の特性向上に優れた効
果を奏すものである。
順次的に第１．第２の誘電体層を堆積し、レジストパタ
ーンの端縁から外方に張り出したひさし状部を形成し、
これによってひさし状部と対向して半導体基板上に位置
する部分に第１の誘電体層が露出する部分を生じさせ、
第２の誘電体層をマスクとして、露出している第１の誘
電体層をエツチングして、開口を形成し、この開口を通
じて半導体基板面に接する電極を形成することとしたか
ら、高度のりソグラフィ技術を用いるまでもなく半導体
基板と接する電極長をひさし状部の調節によって容易に
設定することが出来て半導体装置の特性向上に優れた効
果を奏すものである。
第１図は本発明方法の原理説明図、第２図は本発明の実
施例１の主要工程を示す工程図、第３図は本発明の実施
例２の主要工程を示す工程図、第４図は本発明の実施例
３の主要工程を示す工程図、第５図は従来方法の主要工
程を示す工程図である。 １・・・半導体基板 ２・・・フォトレジスト ３・・
・第１の誘電体層 ３ａ・・・ひさし状部 ３ｂ・・・
露出する部分 ３ｃ・・・開口 ４・・・第２の誘電体
層特許 出願人 三洋電機株式会社
施例１の主要工程を示す工程図、第３図は本発明の実施
例２の主要工程を示す工程図、第４図は本発明の実施例
３の主要工程を示す工程図、第５図は従来方法の主要工
程を示す工程図である。 １・・・半導体基板 ２・・・フォトレジスト ３・・
・第１の誘電体層 ３ａ・・・ひさし状部 ３ｂ・・・
露出する部分 ３ｃ・・・開口 ４・・・第２の誘電体
層特許 出願人 三洋電機株式会社
Claims (1)
- １、半導体基板上にレジストパターンを形成し、このレ
ジストパターン上を含む前記半導体基板上に異なる材質
の第１、第２の誘電体膜を順次堆積させ、第２の誘電体
膜をマスクとして前記レジストパターンの端縁から外方
に張り出したひさし状部と対向して半導体基板上に位置
する部分の第１の誘電体膜をエッチングして開口を形成
し、該開口を通して前記半導体基板に接触する電極を形
成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27005889A JPH03131041A (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27005889A JPH03131041A (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03131041A true JPH03131041A (ja) | 1991-06-04 |
Family
ID=17480935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27005889A Pending JPH03131041A (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03131041A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128438A (ja) * | 2004-10-29 | 2006-05-18 | National Institute Of Advanced Industrial & Technology | ナノギャップ電極の形成方法及びこれによって得られたナノギャップ電極並びに該電極を備えた素子 |
-
1989
- 1989-10-16 JP JP27005889A patent/JPH03131041A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006128438A (ja) * | 2004-10-29 | 2006-05-18 | National Institute Of Advanced Industrial & Technology | ナノギャップ電極の形成方法及びこれによって得られたナノギャップ電極並びに該電極を備えた素子 |
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