JPS58197883A - 半導体装置の製造法 - Google Patents
半導体装置の製造法Info
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- JPS58197883A JPS58197883A JP7998182A JP7998182A JPS58197883A JP S58197883 A JPS58197883 A JP S58197883A JP 7998182 A JP7998182 A JP 7998182A JP 7998182 A JP7998182 A JP 7998182A JP S58197883 A JPS58197883 A JP S58197883A
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造法に関し、主としてＧａＡｓ
（ガリワムーひ嵩）化合物半導体を用いた電界効果トラ
ンジスタ（以下）” ｇ ｉ” ）の製造法を対象とす
る。
（ガリワムーひ嵩）化合物半導体を用いた電界効果トラ
ンジスタ（以下）” ｇ ｉ” ）の製造法を対象とす
る。
ＧａＡａＦＥＴは高周波通信機、テレビジ曹ンのチー−
す勢に用いられるが、特にＳＨＦ用の場合ゲート１ミク
ロン以下の高精度に加工することが要求される。ところ
で埃在の技術ではＧａＡｓ基板はＳｉ等と異なって拡散
接合の形成が１離であるため、基板表面上にＳｉ、Ｓｅ
、Ｓ等の不純物を含むｎ型ＧａＡｓをエピタキシャル成
長またはＧａＡｓ基板［Ｓｉ、Ｓ、Ｚｎ等をイオン打込
みさせ、この上［５ｉＵ１膜を生成した後、一つの方法
とじ℃ホトエッチによりソース・ドレイン部を窓開し。
す勢に用いられるが、特にＳＨＦ用の場合ゲート１ミク
ロン以下の高精度に加工することが要求される。ところ
で埃在の技術ではＧａＡｓ基板はＳｉ等と異なって拡散
接合の形成が１離であるため、基板表面上にＳｉ、Ｓｅ
、Ｓ等の不純物を含むｎ型ＧａＡｓをエピタキシャル成
長またはＧａＡｓ基板［Ｓｉ、Ｓ、Ｚｎ等をイオン打込
みさせ、この上［５ｉＵ１膜を生成した後、一つの方法
とじ℃ホトエッチによりソース・ドレイン部を窓開し。
Ａｕ −Ｎｉ −Ｇｅ尋の金属を積層蒸着してソース
・ドレイン電極を形成し、その儀に別のホトエッチ工程
でゲート部な窓開１．てＡｌｊ等の金属を蒸着すること
によりゲート電極を形成するホトエッチ法があり、他の
方法として、ソース・ドレインなホトエッチにより形成
した後、 ＃ １１＄（ａ）Ｋ示すようにゲート電極以
外の部分なホトレジストマスク６を覆った状態でＡ１等
の金属を蒸着し、ホトレジストマスクを取り除くことＫ
より同図（ｂｅに示すようにゲート電極を形成するリフ
トオフ法がある。
・ドレイン電極を形成し、その儀に別のホトエッチ工程
でゲート部な窓開１．てＡｌｊ等の金属を蒸着すること
によりゲート電極を形成するホトエッチ法があり、他の
方法として、ソース・ドレインなホトエッチにより形成
した後、 ＃ １１＄（ａ）Ｋ示すようにゲート電極以
外の部分なホトレジストマスク６を覆った状態でＡ１等
の金属を蒸着し、ホトレジストマスクを取り除くことＫ
より同図（ｂｅに示すようにゲート電極を形成するリフ
トオフ法がある。
しかし上記したホトエッチ法によれば２回のマスク処理
のマスク合せずれ余裕をとるため加工精度や目合せ精ｍ
Ｋ問題があり、又、リフトオフ法では第１図（ｂ）で示
すようにリフトオフ処理されたゲート電極８と絶縁膜２
との間に目開き部９を生じることにより信頼度の５えで
問題があった。
のマスク合せずれ余裕をとるため加工精度や目合せ精ｍ
Ｋ問題があり、又、リフトオフ法では第１図（ｂ）で示
すようにリフトオフ処理されたゲート電極８と絶縁膜２
との間に目開き部９を生じることにより信頼度の５えで
問題があった。
本発明は上記した問題を解決しマスクずれや目開きのお
それが全くない高い精度のＧａＡｓＦＥＴの製造法を提
供することにある。
それが全くない高い精度のＧａＡｓＦＥＴの製造法を提
供することにある。
第２図ｆａ）〜（ｉ）は本発明を（ｊａＡｓ Ｆ Ｅ
Ｔ製造プロセスに適用した場合の一実施例を各工程に従
って断面図で示したものである。以下各工程（幻〜（１
）にそって具体的に説明する。
Ｔ製造プロセスに適用した場合の一実施例を各工程に従
って断面図で示したものである。以下各工程（幻〜（１
）にそって具体的に説明する。
（ａｌ Ｇ ｍ Ａ ｍ基板１上に第１パシペイシツ
ンとして例えば５ｔ（Ｊ、膜２を形成する。この５ｉ（
Ｊ、膜２はＣＶＤ（気相化学堆積）法により５ｉ０１を
形成するか、又はＳｉ をエピタキシャル成長させた恢
、これを酸化することにより形成される。Ｓｉｎ、以外
にはポリイミド系１１！ｙｊｊＩな塗布、ベークするこ
とＫよりパシペイシｌンとしてもよい。
ンとして例えば５ｔ（Ｊ、膜２を形成する。この５ｉ（
Ｊ、膜２はＣＶＤ（気相化学堆積）法により５ｉ０１を
形成するか、又はＳｉ をエピタキシャル成長させた恢
、これを酸化することにより形成される。Ｓｉｎ、以外
にはポリイミド系１１！ｙｊｊＩな塗布、ベークするこ
とＫよりパシペイシｌンとしてもよい。
（ｂ） ホトレジスト（感光耐食樹脂）を塗布し、マ
スク感光・現儂処理することにより、ソース・ドレイン
・ゲート窓開用のｍｌのマスク３を形成するう （Ｃ） 第１のマスク３を用い、ＨＦ系エッチ液を用
いてＳ息ｏｔｌ［ｚＩＪｔエッチし、ノース（Ｓｌ・ド
レイン（時・ゲートｎの各部分を窓開する。
スク感光・現儂処理することにより、ソース・ドレイン
・ゲート窓開用のｍｌのマスク３を形成するう （Ｃ） 第１のマスク３を用い、ＨＦ系エッチ液を用
いてＳ息ｏｔｌ［ｚＩＪｔエッチし、ノース（Ｓｌ・ド
レイン（時・ゲートｎの各部分を窓開する。
（ｄ）ＩＩＩのマスク３を残したままゲート部を櫃うよ
うにＩＩ２のマスク４をホトレジスト処理により形成す
る。
うにＩＩ２のマスク４をホトレジスト処理により形成す
る。
フタ）により積層する。このとき、第１のマスクとＳｉ
ｎ、膜による段麿ノ）ために金属は股部で断れた状態と
なる。
ｎ、膜による段麿ノ）ために金属は股部で断れた状態と
なる。
（ｆ）ＩＩＥＩ及び第２のマスクとなるホトレジス）を
有機溶剤により婚解することにより、マスク上の金属な
リフトオフし、ソース・ドレイン電極５を選択的に形成
する。
有機溶剤により婚解することにより、マスク上の金属な
リフトオフし、ソース・ドレイン電極５を選択的に形成
する。
（ｇ） ソース・ドレイン電極５を債い、ゲート部回
のみを露出する第３のマスク６をホトレジ処理により形
成する。このマスク６を用いてゲート部のＧａＡｓ表ｉ
ｉｆナエッチし凹部７を形成する。
のみを露出する第３のマスク６をホトレジ処理により形
成する。このマスク６を用いてゲート部のＧａＡｓ表ｉ
ｉｆナエッチし凹部７を形成する。
（ｈ）ｌＥ３のマスク６をのこしたままゲート電極とな
る金属８１例えばＡ感を蒸着、スパッタ等により形成す
る。
る金属８１例えばＡ感を蒸着、スパッタ等により形成す
る。
（ｉ） 第３のマスク６となるホトレジストを浴解除
することによりその上の金属をリフトオフし、ゲート電
４ｊ８を形成する。なおこのあと図示されないがこの上
にポリイミド樹脂等よりなるｔｉｉｉ、ｚハンベイシｌ
ンな行ない、所要部にスルーホールをあけて電極取り出
しを行ないＧａＡｓＦＥＴを完成する。
することによりその上の金属をリフトオフし、ゲート電
４ｊ８を形成する。なおこのあと図示されないがこの上
にポリイミド樹脂等よりなるｔｉｉｉ、ｚハンベイシｌ
ンな行ない、所要部にスルーホールをあけて電極取り出
しを行ないＧａＡｓＦＥＴを完成する。
以上実施例で述べた本発明によれば下記の端出でその目
的が達成できる。
的が達成できる。
１１） ソース−ドレイン・ゲートを一つのパターン
によるマスクを用いて窓開するために、電極形成時には
自己整合され、マスクずれ等（目合せ不良）等による耐
圧不良はなく高いＩ＃度でミクロン以下の加工がり能と
なる。
によるマスクを用いて窓開するために、電極形成時には
自己整合され、マスクずれ等（目合せ不良）等による耐
圧不良はなく高いＩ＃度でミクロン以下の加工がり能と
なる。
（２） ソース・ドレイン・ゲートをホトレジストを
残してリフトオフするのでエツチングすることなく電極
ができ１％にゲート部においてはオーバーメタルが可能
であり、目開き構造がなくなり信頼度を向上できる。
残してリフトオフするのでエツチングすることなく電極
ができ１％にゲート部においてはオーバーメタルが可能
であり、目開き構造がなくなり信頼度を向上できる。
本発明はＧａＡｓＦＥＴ、ＧａＡｓ１Ｃ（７）製造にも
っとも適合するものであるが、これ以外にも合せ精度が
きびしくてミクロン以下の加工を必要とする製品や電極
のエツチング加工に問題がある製品の製造に応用できる
ものである。
っとも適合するものであるが、これ以外にも合せ精度が
きびしくてミクロン以下の加工を必要とする製品や電極
のエツチング加工に問題がある製品の製造に応用できる
ものである。
第１図（ａ）〜（ｂ）はこれまでのリフトオフ法による
プロセスの一部を示す工４！ｉ＆断面図、第２図（ａ）
〜（ｉｌは本発明によるプロセスの例を示す工程断面図
である。 １・ＧａＡｓ基板、２−８ ｉＯ，Ｉｌｌ、３ ＝ ｍ
１のマスク、４・・・第’２ ノマスク、５・・・ソ
ース・ドレイン電極金属、６・・・第３のマスク、７・
・・凹部、８・・・ゲート電極金属、９・・・目開き部
。 第 １ 図 〃 第 ２ 図 ？ 第 ２ 図
プロセスの一部を示す工４！ｉ＆断面図、第２図（ａ）
〜（ｉｌは本発明によるプロセスの例を示す工程断面図
である。 １・ＧａＡｓ基板、２−８ ｉＯ，Ｉｌｌ、３ ＝ ｍ
１のマスク、４・・・第’２ ノマスク、５・・・ソ
ース・ドレイン電極金属、６・・・第３のマスク、７・
・・凹部、８・・・ゲート電極金属、９・・・目開き部
。 第 １ 図 〃 第 ２ 図 ？ 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、半導体基板の一主表面上に絶縁着膜を形成し。 この上に設けた第１のマスクを用いてソース・ドレイン
及びゲートとなるべき部分の絶縁膜を窓開し、＠１のマ
、スクな残したままゲートとなるべき部分な覆５１１２
のマスクを形成した後第１の金属膜を全面に形成し、第
１のマスク、第２のマスクな取り除くことＫより第１の
金属膜よりなるソース−ドレイン電極を形成し、ソース
・ドレイン電極を覆う縞３のマスクを形成し、この第３
のマスクによりゲート部の半導体基板をエッチした後。 第２の金属膜を全面に形成し、第３のマスクを取り除く
ことにより第２の金属膜よりなるゲート電極を形成する
ことを特徴とする半導体装置の製造法。 ２、上記半導体基板がＧａＡ＠化合物半導体である特許
請求の範囲１に記載の半導体装置の製造法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7998182A JPS58197883A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7998182A JPS58197883A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置の製造法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197883A true JPS58197883A (ja) | 1983-11-17 |
Family
ID=13705495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7998182A Pending JPS58197883A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197883A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171168A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH01239843A (ja) * | 1988-03-18 | 1989-09-25 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1982
- 1982-05-14 JP JP7998182A patent/JPS58197883A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59171168A (ja) * | 1983-03-17 | 1984-09-27 | Nec Corp | 電界効果トランジスタの製造方法 |
| JPH01239843A (ja) * | 1988-03-18 | 1989-09-25 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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