JPS60260158A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭ Ｅ Ｓ （Ｍｅｔａｌ−５ｅｍｒｃｏｎｄ
ｕｃｔｏｒ）構造のＦ Ｅ Ｔ （Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関する。
ｕｃｔｏｒ）構造のＦ Ｅ Ｔ （Ｆｉｅｌｄ Ｅｆｆ
ｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の製造方法に関する。
ＭＥＳ−’ＦＥＴは接合型ＦＥＴの１種でゲート電極の
ｐｎ接合に、金属−半導体の接触により形成されるシＥ
ｉ７トキー障壁（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ）
を用いており、５Ｂ−ＦＥＴとも呼ばれている。
ｐｎ接合に、金属−半導体の接触により形成されるシＥ
ｉ７トキー障壁（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ）
を用いており、５Ｂ−ＦＥＴとも呼ばれている。
半導体として珪素（Ｓｉ）、ガリウム・砒素（ＧａＡｓ
） 。
） 。
インジウム・Ｆｉ（ＩｎＰ）等が用いられるが、現状で
はＧａＡｓが主流を占めているため、単にＧａＡｓ −
Ｆ ＥＴとも呼ばれている。
はＧａＡｓが主流を占めているため、単にＧａＡｓ −
Ｆ ＥＴとも呼ばれている。
ＧａＡｓ−ＦＥＴは、ｍ−ｖ族化合物半導体の１種であ
るＧａＡｓを用い、これはＳｉに比し電子移動度が８倍
程度大きいため、マイクロ波帯の低雑音増幅や、高電力
増幅に使用されるようになり、バイポーラトランジスタ
以上の性能のものが出現するようになった。
るＧａＡｓを用い、これはＳｉに比し電子移動度が８倍
程度大きいため、マイクロ波帯の低雑音増幅や、高電力
増幅に使用されるようになり、バイポーラトランジスタ
以上の性能のものが出現するようになった。
またＭＥＳ−ＦＥＴは半絶縁性基板を用い、集積化が容
易であるため最近光集積回路への応用が試みられている
。
易であるため最近光集積回路への応用が試みられている
。
第２図は従来例によるＭＥＳ−ＦＥＴの製造方法を工程
順に示す断面図である。
順に示す断面図である。
第２図ｔａ＋において、半絶縁性基板１としてＧａＡｓ
基板を用い、その上にバッファ層２としてアンドープＧ
ａＡｓ層と、トランジスタ作用に与かる活性層３として
ｎ型ＧａＡｓ層と、ゲート金属層４としてアルミニウム
（＾１）層を順次被着する。
基板を用い、その上にバッファ層２としてアンドープＧ
ａＡｓ層と、トランジスタ作用に与かる活性層３として
ｎ型ＧａＡｓ層と、ゲート金属層４としてアルミニウム
（＾１）層を順次被着する。
ここでバッファ層２は、半絶縁性基板１のＧａＡｓに抵
抗率を上げるためにドープされたクロム（Ｃｒ）、酸素
（０□）、鉄（Ｆｅ）等の不純物、あるいは基板結晶の
不完全性による影響を緩和するために、基板と活性層の
間に挟む層である。
抗率を上げるためにドープされたクロム（Ｃｒ）、酸素
（０□）、鉄（Ｆｅ）等の不純物、あるいは基板結晶の
不完全性による影響を緩和するために、基板と活性層の
間に挟む層である。
つぎに、レジスト５を全面被着し、通常のりソゲラフイ
エ程によりパターニングして、ソースとドレイン間領域
を残す。
エ程によりパターニングして、ソースとドレイン間領域
を残す。
第２図（ｂ）において、パターニングされたレジスト５
をマスクにしてゲート金属層４をエツチングして除去す
ると、マスクの下のケート金属層４はマスクの周りより
内側までサイド・エツチングされて、レジスト５は庇を
形成する。
をマスクにしてゲート金属層４をエツチングして除去す
ると、マスクの下のケート金属層４はマスクの周りより
内側までサイド・エツチングされて、レジスト５は庇を
形成する。
第２図（Ｃ１において、ソースとドレインを形成するコ
ンタクト金属層６として金・ゲルマニウム／金（ＡｕＧ
ｅ／Ａｕ）層を基板全面に被着する。
ンタクト金属層６として金・ゲルマニウム／金（ＡｕＧ
ｅ／Ａｕ）層を基板全面に被着する。
第２図（ｄｌにおいて、ゲート金属層４上のレジスト５
とコンタクト金属層６をリフトオフする。
とコンタクト金属層６をリフトオフする。
第３図は他の従来例によるＭＥＳ−ＦＥＴの製造方法を
工程順に示す断面図である。
工程順に示す断面図である。
第３図［ａｌにおいて、半絶縁性基板１としてＧａＡｓ
基板を用い、その上にバッファ層２としてアンドープＧ
ａＡｓ層と、活性層３としてｎ型ＧａＡｓ層と、ソース
とドレインを形成するコンタクト金属層６としてＡｕＧ
ｅ／Ａｕ層を順次被着する。
基板を用い、その上にバッファ層２としてアンドープＧ
ａＡｓ層と、活性層３としてｎ型ＧａＡｓ層と、ソース
とドレインを形成するコンタクト金属層６としてＡｕＧ
ｅ／Ａｕ層を順次被着する。
つぎに、レジスト５を全面被着し、通常のりソゲラフイ
エ程によりパターニングして、ゲート形成領域を除去す
る。
エ程によりパターニングして、ゲート形成領域を除去す
る。
第３図ｆｂ）において、パターニングされたレジスト５
をマスクにしてコンタクト金属層６をエツチングして除
去すると、マスクの下のコンタクト金属層６はマスクの
周りより内側までサイド・エツチングされて、レジスト
５は庇を形成する。
をマスクにしてコンタクト金属層６をエツチングして除
去すると、マスクの下のコンタクト金属層６はマスクの
周りより内側までサイド・エツチングされて、レジスト
５は庇を形成する。
第３図（Ｃ１において、ゲート金属層４としてＡ１層を
基板全面に被着する。
基板全面に被着する。
第３図（ｄｌにおいて、コンタクト金属層６上のレジス
ト５とゲート金属層４をリフトオフする。
ト５とゲート金属層４をリフトオフする。
この例では、第３図（ｂｌの工程のつぎに点線で示され
るようにエツチングしてリセス（ｒｅｃｅｓｓ）を形成
することができる。
るようにエツチングしてリセス（ｒｅｃｅｓｓ）を形成
することができる。
つぎにＭＥＳ−ＦＥＴ製造上の留意点について簡単に述
べる。
べる。
１、コンタクト金属層６とゲート金属層４の微細なパタ
ーニングが必要である。
ーニングが必要である。
高集積化、高性能化に伴いパターンは微細化され、ソー
スとドレイン間の間隔がますます狭くなり、この微少間
隔内にソースとドレイン両方に間隔をおいてゲートを配
設するために、高度の位置合わせ精度を必要とするか、
上記の２例に示されるように１回のパターニングで、ゲ
ートとソース・ドレインと、さらにリセスのパターニン
グが可能な、所謂自己整合技術を用い、位置合わせ精度
を低減する。
スとドレイン間の間隔がますます狭くなり、この微少間
隔内にソースとドレイン両方に間隔をおいてゲートを配
設するために、高度の位置合わせ精度を必要とするか、
上記の２例に示されるように１回のパターニングで、ゲ
ートとソース・ドレインと、さらにリセスのパターニン
グが可能な、所謂自己整合技術を用い、位置合わせ精度
を低減する。
ｉｉ 、ソース抵抗Ｒ３を小さくする。
Ｒ５が大き（なると、ドレイン電流Ｉｎ３対ゲート電圧
Ｖ９Ｓの微分で表されるＦＥＴの相互コンダクタンスｇ
１が下がり、また雑音が増える。さらにＦＥＴの出力を
決める飽和電流（ドレイン電圧ＶＤＳに対する１０５の
飽和値）も小さくなる。
Ｖ９Ｓの微分で表されるＦＥＴの相互コンダクタンスｇ
１が下がり、また雑音が増える。さらにＦＥＴの出力を
決める飽和電流（ドレイン電圧ＶＤＳに対する１０５の
飽和値）も小さくなる。
Ｒｓを下げるためにはゲートとソースの間隔を小さくし
、活性層３のキャリア濃度ｎと厚さｔを大きくすればよ
いが、そうすると Ｉｎｓの立ち上がり部に対応するＶ
９Ｓ、すなわぢピンチオフ電圧ＩＶｐｌが大きくなり過
ぎて、動作上都合が悪くなる。
、活性層３のキャリア濃度ｎと厚さｔを大きくすればよ
いが、そうすると Ｉｎｓの立ち上がり部に対応するＶ
９Ｓ、すなわぢピンチオフ電圧ＩＶｐｌが大きくなり過
ぎて、動作上都合が悪くなる。
ｎ ”’ Ｉ Ｘ１０１７ｃｍ−”で、ｔ ＝２０００
人程度が限度でこれ以上厚くできないため、比較的厚い
活性層３のゲート形成部のみ薄くするように第３図ｆｂ
ｌに示ずリセスを設け、リセスの中にゲート金属層４を
形成する構造が一般に用いられている。
人程度が限度でこれ以上厚くできないため、比較的厚い
活性層３のゲート形成部のみ薄くするように第３図ｆｂ
ｌに示ずリセスを設け、リセスの中にゲート金属層４を
形成する構造が一般に用いられている。
以上のようなＭＥＳ−ＦＥＴの製造方法は、つぎのよう
な欠点を有する。
な欠点を有する。
第２図の方法では、ゲート金属層４を最初に活性層３の
上に被着させるため、リセスの形成は不可能である。
上に被着させるため、リセスの形成は不可能である。
第３図の方法ではリセスの形成は可能であるが、リセス
・エツチングのときにコンタクト金属層６がエツチング
液にさらされされるため、エツジ効果（エツチング液に
さらされコンタクト金属層６の直下に異常エツチングが
発生ずる）や、コンタ゛ クト金属層６の剥離（金属と
半導体間はなじみが悪くエツチング液が浸入し易いため
発生する）を生ずる等の欠点がある。
・エツチングのときにコンタクト金属層６がエツチング
液にさらされされるため、エツジ効果（エツチング液に
さらされコンタクト金属層６の直下に異常エツチングが
発生ずる）や、コンタ゛ クト金属層６の剥離（金属と
半導体間はなじみが悪くエツチング液が浸入し易いため
発生する）を生ずる等の欠点がある。
リセス形成が可能な第３図の製造方法で、リセス・エツ
チングに際し、コンタクト金属層６がエツチング液にさ
らされ、エツジ効果や剥離を生ずる。
チングに際し、コンタクト金属層６がエツチング液にさ
らされ、エツジ効果や剥離を生ずる。
活性層３はリセス・エツチングにより、コンタクト金属
層６の縁端まで削られるためＲ５が大きくなる。
層６の縁端まで削られるためＲ５が大きくなる。
上記問題点の解決は、基板上に被着された半導体活性層
上にコンタクト金属層、第１のポジ型レジスト、遮光金
属層を順次被着し、リセス形成部の該遮光金属層を開口
し、該遮光金属層をマスクにして全面光照射後現像して
リセス形成部の該第１のポジ型レジストを除去して該コ
ンタクト金属層を表出させ、該コンタクト金属層をエツ
チングして前記開口部に該遮光金属層と該第１のポジ型
レジストの庇を形成し、第２のポジ型レジストを前記庇
の下まで浸透して埋め込むように基板全面に被着し、該
遮光金属層をマスクにして全面光照射後現像して前記庇
の下取外の該第２のポジ型レジストを除去し、前記庇の
下に残った第２のポジ型レジストをマスクにしたエツチ
ングによりリセス形成後、ゲート金属層を基板全面に被
着し、該第１のポジ型レジスト上の該遮光金属層と該ゲ
ート金属層をリフトオフする本発明による電界効果トラ
ンジスタの製造方法により達成される。
上にコンタクト金属層、第１のポジ型レジスト、遮光金
属層を順次被着し、リセス形成部の該遮光金属層を開口
し、該遮光金属層をマスクにして全面光照射後現像して
リセス形成部の該第１のポジ型レジストを除去して該コ
ンタクト金属層を表出させ、該コンタクト金属層をエツ
チングして前記開口部に該遮光金属層と該第１のポジ型
レジストの庇を形成し、第２のポジ型レジストを前記庇
の下まで浸透して埋め込むように基板全面に被着し、該
遮光金属層をマスクにして全面光照射後現像して前記庇
の下取外の該第２のポジ型レジストを除去し、前記庇の
下に残った第２のポジ型レジストをマスクにしたエツチ
ングによりリセス形成後、ゲート金属層を基板全面に被
着し、該第１のポジ型レジスト上の該遮光金属層と該ゲ
ート金属層をリフトオフする本発明による電界効果トラ
ンジスタの製造方法により達成される。
〔作用〕
コンタクト金属層の側壁にレジストがあるため、リセス
・エツチング時にコンタクト金属層はエツチング液にさ
らされることなく、再現性よく自己整合で製造できる。
・エツチング時にコンタクト金属層はエツチング液にさ
らされることなく、再現性よく自己整合で製造できる。
さらにコンタクト金属層の側壁にレジストがある分だけ
リセスは小さく形成できＲ８を小さくできる。
リセスは小さく形成できＲ８を小さくできる。
第１図は本発明によるＭＥＳ−ＦＥＴの製造方法を工程
順に示す断面図である。
順に示す断面図である。
第１図ｆａｌにおいて、半絶縁性基板１としてＧａＡｓ
基板を用い、その上にバッファ層２として厚さ７０００
人のアンドープＧａＡｓ層と、活性層３としてキャリア
濃度Ｉ ＸＩＯ”ｃｍ−３、厚さ４０００人のｎ型Ｇａ
Ａｓ層と、ソースとドレインを形成するコンタクト金属
層６として厚さ３００人／３７００人の八ｕＧｅ ／へ
Ｕ層と、第１のポジ型レジスト５と、遮光金属層７とし
て厚さ５００人のクロム（Ｃｒ）層を順次被着する。
基板を用い、その上にバッファ層２として厚さ７０００
人のアンドープＧａＡｓ層と、活性層３としてキャリア
濃度Ｉ ＸＩＯ”ｃｍ−３、厚さ４０００人のｎ型Ｇａ
Ａｓ層と、ソースとドレインを形成するコンタクト金属
層６として厚さ３００人／３７００人の八ｕＧｅ ／へ
Ｕ層と、第１のポジ型レジスト５と、遮光金属層７とし
て厚さ５００人のクロム（Ｃｒ）層を順次被着する。
その上にレジスト８を全面被着し、通常のりソゲラフイ
エ程によりパターニングして、リセス形成領域を除去す
る。
エ程によりパターニングして、リセス形成領域を除去す
る。
第１図（ｂ）において、パターニングされたレジスト８
をマスクにしてエツチングしリセス形成領域の姑光金属
層７を除去し、つぎに遮光金属層７をマスクにして全面
光照射後現像してリセス形成領域の第１のポジ型レジス
ト５を除去し、コンタクト金属層６を表出させる。
をマスクにしてエツチングしリセス形成領域の姑光金属
層７を除去し、つぎに遮光金属層７をマスクにして全面
光照射後現像してリセス形成領域の第１のポジ型レジス
ト５を除去し、コンタクト金属層６を表出させる。
第１図（Ｃ）において、コンタクト金属層６をチクニス
トリップ金（米国、Ｔｅｃｈｎｉｃ Ｉｎｃ、）を用い
、レジスト５と遮光金属層７をマスクにしてエツチング
すると、コンタクト金属層６はマスクの周りより内側ま
でサイド・エツチングされて、レジスト５と遮光金属層
７は庇を形成する。
トリップ金（米国、Ｔｅｃｈｎｉｃ Ｉｎｃ、）を用い
、レジスト５と遮光金属層７をマスクにしてエツチング
すると、コンタクト金属層６はマスクの周りより内側ま
でサイド・エツチングされて、レジスト５と遮光金属層
７は庇を形成する。
つぎに第２のポジ型レジスト９を前記庇の下まで埋め込
むように基板全面に被着する。
むように基板全面に被着する。
ここに第１、第２のポジ型レジストは＾Ｚ−１３５０Ｊ
（米国、Ｈｏｅｃｈｓ を社）を用いる。
（米国、Ｈｏｅｃｈｓ を社）を用いる。
第１図（ｄ＋において、遮光金属層７をマスクにして全
面光照射後現像して前記庇の下取外の該第２のポジ型レ
ジスト９を除去し、前記庇の下に残った第２のポジ型レ
ジスト９をマスクにして、弗酸と過酸化水素酸の混合液
を用いたエツチングにより深さ２０００人のリセス１０
を形成する。
面光照射後現像して前記庇の下取外の該第２のポジ型レ
ジスト９を除去し、前記庇の下に残った第２のポジ型レ
ジスト９をマスクにして、弗酸と過酸化水素酸の混合液
を用いたエツチングにより深さ２０００人のリセス１０
を形成する。
つぎにゲート金属層４として＾１層を基板全面に被着す
る。
る。
第１図（ｅ）において、第１のポジ型レジスト５上の該
遮光金属層７と該ゲート金属層４をリフトオフする。
遮光金属層７と該ゲート金属層４をリフトオフする。
以上により、ＦＥＴの主要部が形成される。この後通常
の工程によりＦＥＴ単体として、あるいは集積回路とし
て完成させる。
の工程によりＦＥＴ単体として、あるいは集積回路とし
て完成させる。
〔発明の効果）
以上詳細に説明したように本発明によれば、自己整合技
術を用いて短チャネル、低ソース抵抗のＦＥＴを再現性
よく製造できる。
術を用いて短チャネル、低ソース抵抗のＦＥＴを再現性
よく製造できる。
第１図は本発明によるＭＥ Ｓ −Ｆ ＥＴの製造方法
を工程順に示す断面図、 第２図は従来例によるＭＥ Ｓ −Ｆ ＥＴの製造方法
を工程順に示す断面図、 第３図は他の従来例によるＭＥＳ−ＦＥＴの製造方法を
工程順に示す断面図である。 図において、 ■は半絶縁性基板、 ２はバッファ層、３は活性層、
４はゲート金属層、 ５は第１のポジ型レジスト、 ６はコンタクト金属層、 ７は遮光金属層、 ８はレジスト、 ９は第２のポジ型レジスト、 １０はリセス を示ず。
を工程順に示す断面図、 第２図は従来例によるＭＥ Ｓ −Ｆ ＥＴの製造方法
を工程順に示す断面図、 第３図は他の従来例によるＭＥＳ−ＦＥＴの製造方法を
工程順に示す断面図である。 図において、 ■は半絶縁性基板、 ２はバッファ層、３は活性層、
４はゲート金属層、 ５は第１のポジ型レジスト、 ６はコンタクト金属層、 ７は遮光金属層、 ８はレジスト、 ９は第２のポジ型レジスト、 １０はリセス を示ず。
Claims (1)
- 基板上に被着された半導体活性層上にコンタクト金属層
、第１のポジ型レジスト、遮光金属層を順次被着し、リ
セス形成部の該遮光金属層を開口し、該遮光金属層をマ
スクにして全面光照射後現像してリセス形成部の該第１
のポジ型レジストを除去して該コンタクト金属層を表出
させ、該コンタクト金属層をエツチングして前記開口部
に該遮光金属層と該第１のポジ型レジストの庇を形成し
、第２のポジ型レジストを前記庇の下まで浸透して埋め
込むように基板全面に被着し、該遮光金属層をマスクに
して全面光照射後現像して前記庇の下辺外の該第２のポ
ジ型レジストを除去し、前記庇の下に残った第２のポジ
型レジストをマスクにしたエツチングによりリセス形成
後、ケート金属層を基板全面に被着し、該第１のポジ型
レジスト上の該遮光金属層と該ゲート金属層をリフトオ
フすることを特徴とする電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11602184A JPS60260158A (ja) | 1984-06-06 | 1984-06-06 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11602184A JPS60260158A (ja) | 1984-06-06 | 1984-06-06 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60260158A true JPS60260158A (ja) | 1985-12-23 |
Family
ID=14676819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11602184A Pending JPS60260158A (ja) | 1984-06-06 | 1984-06-06 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60260158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9443957B1 (en) | 2015-03-12 | 2016-09-13 | International Business Machines Corporation | Self-aligned source and drain regions for semiconductor devices |
-
1984
- 1984-06-06 JP JP11602184A patent/JPS60260158A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9443957B1 (en) | 2015-03-12 | 2016-09-13 | International Business Machines Corporation | Self-aligned source and drain regions for semiconductor devices |
| US9673290B2 (en) | 2015-03-12 | 2017-06-06 | International Business Machines Corporation | Self-aligned source and drain regions for semiconductor devices |
| US9786756B2 (en) | 2015-03-12 | 2017-10-10 | International Business Machines Corporation | Self-aligned source and drain regions for semiconductor devices |
| US9916984B2 (en) | 2015-03-12 | 2018-03-13 | International Business Machines Corporation | Self-aligned source and drain regions for semiconductor devices |
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