JPH08162477A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08162477A JPH08162477A JP29916094A JP29916094A JPH08162477A JP H08162477 A JPH08162477 A JP H08162477A JP 29916094 A JP29916094 A JP 29916094A JP 29916094 A JP29916094 A JP 29916094A JP H08162477 A JPH08162477 A JP H08162477A
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- photoresist pattern
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Abstract
(57)【要約】
【目的】 半導体装置の製造方法に関し、集積回路装置
に関し、イオン注入法を用いることなくショットキーゲ
ート電極を用いた化合物半導体装置のソース−ゲート電
極間の距離をさらに短縮する。 【構成】 ゲート電極形成用の導電層上にポジ型フォト
レジストを塗布し、ゲート電極用パターン部のみを露光
したのちアンモニア雰囲気中でベーク処理し、次いで、
現像して形成した逆メサ状のフォトレジストパターン３
を利用してリフトオフすることによってゲート電極５に
近接したソース・ドレイン電極９をゲート電極５に対し
て自己整合的に形成する。
に関し、イオン注入法を用いることなくショットキーゲ
ート電極を用いた化合物半導体装置のソース−ゲート電
極間の距離をさらに短縮する。 【構成】 ゲート電極形成用の導電層上にポジ型フォト
レジストを塗布し、ゲート電極用パターン部のみを露光
したのちアンモニア雰囲気中でベーク処理し、次いで、
現像して形成した逆メサ状のフォトレジストパターン３
を利用してリフトオフすることによってゲート電極５に
近接したソース・ドレイン電極９をゲート電極５に対し
て自己整合的に形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであり、特に、ショットキーバリアゲート型
電界効果素子を用いた高速半導体集積回路装置の製造方
法に関するものである。
関するものであり、特に、ショットキーバリアゲート型
電界効果素子を用いた高速半導体集積回路装置の製造方
法に関するものである。
【０００２】
【従来の技術】従来、低消費電力の要求を満たすために
各種の回路を相補型半導体装置で構成しているが、さら
に、高速化の要求を満たすために化合物半導体を用いた
相補型半導体回路装置が開発されており、この場合、特
に、二次元ホールガスを利用したｐ型素子の開発が重要
になってきている。
各種の回路を相補型半導体装置で構成しているが、さら
に、高速化の要求を満たすために化合物半導体を用いた
相補型半導体回路装置が開発されており、この場合、特
に、二次元ホールガスを利用したｐ型素子の開発が重要
になってきている。
【０００３】この様な二次元キャリアガスを利用した従
来のIII-Ｖ族化合物半導体装置を、図５及び図６を参照
して説明する。 図５参照 図５は、イオン注入法を用いて形成したｐ型素子を説明
するための断面図であり、チャネル層及び正孔供給層を
設けたIII-Ｖ族化合物半導体基板２８上のゲート電極２
９及びサイドウォール３０を利用して、Ｂｅ、或いは、
Ｍｇ等の不純物をイオン注入したのち、アニール処理す
ることによってｐ+ 型のソース・ドレイン領域３１を形
成し、このソース・ドレイン領域３１に対してオーミッ
クなソース・ドレイン電極３２を設けたものである。
来のIII-Ｖ族化合物半導体装置を、図５及び図６を参照
して説明する。 図５参照 図５は、イオン注入法を用いて形成したｐ型素子を説明
するための断面図であり、チャネル層及び正孔供給層を
設けたIII-Ｖ族化合物半導体基板２８上のゲート電極２
９及びサイドウォール３０を利用して、Ｂｅ、或いは、
Ｍｇ等の不純物をイオン注入したのち、アニール処理す
ることによってｐ+ 型のソース・ドレイン領域３１を形
成し、このソース・ドレイン領域３１に対してオーミッ
クなソース・ドレイン電極３２を設けたものである。
【０００４】次に、イオン注入法を用いないで形成した
従来のｎ型素子を、図６（ａ）を用いて説明する。 図６（ａ）参照 このｎ型素子は、チャネル層及び電子供給層を設けたII
I-Ｖ族化合物半導体基板２８に酸素のイオン注入等によ
って素子分離領域３３を形成したのち、まず、ソース・
ドレイン電極３２となる金属層を堆積させて合金化処理
してオーミックなソース・ドレイン電極３２を形成す
る。
従来のｎ型素子を、図６（ａ）を用いて説明する。 図６（ａ）参照 このｎ型素子は、チャネル層及び電子供給層を設けたII
I-Ｖ族化合物半導体基板２８に酸素のイオン注入等によ
って素子分離領域３３を形成したのち、まず、ソース・
ドレイン電極３２となる金属層を堆積させて合金化処理
してオーミックなソース・ドレイン電極３２を形成す
る。
【０００５】次いで、絶縁膜３４を堆積させたのち、フ
ォトレジスト（図示せず）を用いてゲート電極用開口部
を設けて、ゲート電極材料を堆積させ、次いで、フォト
レジストを除去するリフトオフ法によってゲート電極２
９を形成したものである。
ォトレジスト（図示せず）を用いてゲート電極用開口部
を設けて、ゲート電極材料を堆積させ、次いで、フォト
レジストを除去するリフトオフ法によってゲート電極２
９を形成したものである。
【０００６】さらに、Ｔ型ゲート電極を用いた別のタイ
プのｎ型素子を、図６（ｂ）を用いて説明する。 図６（ｂ）参照 このｎ型素子は、チャネル層及び電子供給層を設けたII
I-Ｖ族化合物半導体基板２８に酸素のイオン注入等によ
って素子分離領域３３を形成したのち、まず、フォトレ
ジスト（図示せず）等を用いたリフトオフ法によってＴ
型ゲート電極３５を形成し、フォトレジストを除去後、
金属層を堆積して熱処理することによってソース・ドレ
イン電極３２を自己整合的に形成する。この場合、Ｔ型
ゲート電極３５上にも金属層３６が堆積されるが、ゲー
ト電極の低抵抗化に寄与するので、除去する必要はな
い。
プのｎ型素子を、図６（ｂ）を用いて説明する。 図６（ｂ）参照 このｎ型素子は、チャネル層及び電子供給層を設けたII
I-Ｖ族化合物半導体基板２８に酸素のイオン注入等によ
って素子分離領域３３を形成したのち、まず、フォトレ
ジスト（図示せず）等を用いたリフトオフ法によってＴ
型ゲート電極３５を形成し、フォトレジストを除去後、
金属層を堆積して熱処理することによってソース・ドレ
イン電極３２を自己整合的に形成する。この場合、Ｔ型
ゲート電極３５上にも金属層３６が堆積されるが、ゲー
ト電極の低抵抗化に寄与するので、除去する必要はな
い。
【０００７】
【発明が解決しようとする課題】しかしながら、図５に
示す従来のｐ型素子においては、ゲート長の短縮に伴
い、注入イオンの活性化の際のアニール処理において、
注入した不純物のドライブ・イン拡散が生じ、ソース・
ドレイン領域間のリーク電流が増大するため、ゲート長
の微細化は約０．７μｍが限度であった。
示す従来のｐ型素子においては、ゲート長の短縮に伴
い、注入イオンの活性化の際のアニール処理において、
注入した不純物のドライブ・イン拡散が生じ、ソース・
ドレイン領域間のリーク電流が増大するため、ゲート長
の微細化は約０．７μｍが限度であった。
【０００８】また、図６（ａ）及び（ｂ）に示す、従来
のｎ型素子においては、自己整合技術を用いてゲート電
極、或いは、ソース・ドレイン電極を形成しているが、
その際のフォトレジストのパターニングに必要とするマ
ージン等によってソース・ドレイン電極とゲート電極と
の間の間隔を短くすることが困難であり、特に、ゲート
電極を低抵抗化のためにＴ字型にする図６（ｂ）に示す
素子の場合には、Ｔ字パターン形成の際のマージンを考
慮すると、ソース・ドレイン電極とゲート電極との間の
間隔は約０．２μｍが限度であった。
のｎ型素子においては、自己整合技術を用いてゲート電
極、或いは、ソース・ドレイン電極を形成しているが、
その際のフォトレジストのパターニングに必要とするマ
ージン等によってソース・ドレイン電極とゲート電極と
の間の間隔を短くすることが困難であり、特に、ゲート
電極を低抵抗化のためにＴ字型にする図６（ｂ）に示す
素子の場合には、Ｔ字パターン形成の際のマージンを考
慮すると、ソース・ドレイン電極とゲート電極との間の
間隔は約０．２μｍが限度であった。
【０００９】そして、このｎ型素子の構成をｐ型素子に
転用した場合には、移動度の高い二次元電子ガスを用い
るｎ型素子とは異なって移動度の低い二次元正孔ガスを
利用することになるが、素子の特性を示す相補コンダク
タンスｇm はソース−ゲート間抵抗、即ち、ソース−ゲ
ート間の距離に依存するため、移動度の低い二次元正孔
ガスを用いるｐ型素子においてはその間隔が特に厳しく
影響し、０．２μｍ程度のソース−ゲート間隔では、相
補コンダクタンスｇm を充分大きくすることができなか
った。
転用した場合には、移動度の高い二次元電子ガスを用い
るｎ型素子とは異なって移動度の低い二次元正孔ガスを
利用することになるが、素子の特性を示す相補コンダク
タンスｇm はソース−ゲート間抵抗、即ち、ソース−ゲ
ート間の距離に依存するため、移動度の低い二次元正孔
ガスを用いるｐ型素子においてはその間隔が特に厳しく
影響し、０．２μｍ程度のソース−ゲート間隔では、相
補コンダクタンスｇm を充分大きくすることができなか
った。
【００１０】したがって、本発明は、イオン注入法を用
いることなくソース−ゲート間の距離をさらに短縮する
ことを目的とするものである。
いることなくソース−ゲート間の距離をさらに短縮する
ことを目的とするものである。
【００１１】
【課題を解決するための手段】図１は、本発明の原理的
構成を説明するための製造工程途中の素子の断面図であ
り、この図１を参照して課題を解決するための手段を説
明する。 図１参照 本発明は、半導体装置の製造方法において、半導体基板
１に素子活性領域を形成したのち、ゲート電極用の金属
層を全面に堆積し、次いで、ポジ型フォトレジストを塗
布して、ゲート電極用パターン部のみを露光したのちア
ンモニア雰囲気中でベーク処理し、次いで、ソース・ド
レイン電極９の形成領域を露光し、次いで、前記フォト
レジストを現像して形成したフォトレジストパターン
３，４をマスクとして前記ゲート電極用の金属層をエッ
チングしてゲート電極５を形成し、次いで、オーミック
電極用の金属層を堆積したのち、現像液を用いて周辺部
に残存するフォトレジストパターン４を除去することに
よって前記周辺部のフォトレジストパターン４上の前記
オーミック電極用の金属層７をリフトオフし、次いで、
ゲート電極４上に残存するフォトレジストパターン３を
除去してその上の前記オーミック電極用の金属層８をリ
フトオフすることを特徴とする。なお、図における２は
素子分離領域であり、６は周辺に残存するゲート電極形
成用の残存金属層である。
構成を説明するための製造工程途中の素子の断面図であ
り、この図１を参照して課題を解決するための手段を説
明する。 図１参照 本発明は、半導体装置の製造方法において、半導体基板
１に素子活性領域を形成したのち、ゲート電極用の金属
層を全面に堆積し、次いで、ポジ型フォトレジストを塗
布して、ゲート電極用パターン部のみを露光したのちア
ンモニア雰囲気中でベーク処理し、次いで、ソース・ド
レイン電極９の形成領域を露光し、次いで、前記フォト
レジストを現像して形成したフォトレジストパターン
３，４をマスクとして前記ゲート電極用の金属層をエッ
チングしてゲート電極５を形成し、次いで、オーミック
電極用の金属層を堆積したのち、現像液を用いて周辺部
に残存するフォトレジストパターン４を除去することに
よって前記周辺部のフォトレジストパターン４上の前記
オーミック電極用の金属層７をリフトオフし、次いで、
ゲート電極４上に残存するフォトレジストパターン３を
除去してその上の前記オーミック電極用の金属層８をリ
フトオフすることを特徴とする。なお、図における２は
素子分離領域であり、６は周辺に残存するゲート電極形
成用の残存金属層である。
【００１２】また、本発明は、ゲート電極５の形成後
で、且つ、周辺部のフォトレジストパターン４の除去前
に、再度全面露光を行なうことを特徴とする。また、本
発明は、オーミック電極用の金属層を堆積する前に、半
導体基板１上に設けた素子活性領域の一部をエッチング
除去して、ゲートメサ部１０を形成することを特徴とす
る。
で、且つ、周辺部のフォトレジストパターン４の除去前
に、再度全面露光を行なうことを特徴とする。また、本
発明は、オーミック電極用の金属層を堆積する前に、半
導体基板１上に設けた素子活性領域の一部をエッチング
除去して、ゲートメサ部１０を形成することを特徴とす
る。
【００１３】
【作用】本発明においては、ゲート電極用パターン部の
みを露光したのちアンモニア雰囲気中でベーク処理す
る、所謂イメージリバーサル処理を施すことによって、
ゲート電極上のフォトレジストパターンを逆メサ状に
し、この逆メサ状のフォトレジストパターンを用いたリ
フトオフ法によってソース・ドレイン電極をゲート電極
に対して自己整合的に形成でき、ソース−ゲート電極間
の距離はフォトレジストの厚さと逆メサの角度によって
決定されるので、ソース−ゲート電極間の距離を大幅に
短縮することができる。
みを露光したのちアンモニア雰囲気中でベーク処理す
る、所謂イメージリバーサル処理を施すことによって、
ゲート電極上のフォトレジストパターンを逆メサ状に
し、この逆メサ状のフォトレジストパターンを用いたリ
フトオフ法によってソース・ドレイン電極をゲート電極
に対して自己整合的に形成でき、ソース−ゲート電極間
の距離はフォトレジストの厚さと逆メサの角度によって
決定されるので、ソース−ゲート電極間の距離を大幅に
短縮することができる。
【００１４】また、ゲート電極の形成後で、且つ、周辺
部のフォトレジストパターンの除去前に、再度全面露光
を行なうことにより、周辺部に残存するフォトレジスト
パターンの除去を完全に行なうことができるので、製造
歩留りが向上する。
部のフォトレジストパターンの除去前に、再度全面露光
を行なうことにより、周辺部に残存するフォトレジスト
パターンの除去を完全に行なうことができるので、製造
歩留りが向上する。
【００１５】また、オーミック電極用の金属層を堆積す
る前に、基板上に設けた素子活性領域の一部をエッチン
グ除去してゲートメサ部を形成し、ＨＥＭＴ（高電子移
動度トランジスタ）等におけるソース・ドレイン電極を
チャネル領域に直接設けることにより、ゲート領域とソ
ース・ドレイン電極の分離を確実に行なうことができ
る。
る前に、基板上に設けた素子活性領域の一部をエッチン
グ除去してゲートメサ部を形成し、ＨＥＭＴ（高電子移
動度トランジスタ）等におけるソース・ドレイン電極を
チャネル領域に直接設けることにより、ゲート領域とソ
ース・ドレイン電極の分離を確実に行なうことができ
る。
【００１６】
【実施例】図２乃至図４は本発明の実施例の製造工程を
説明する図である。 図２（ａ）参照 先ず、アンドープのＧａＡｓ基板１１上に厚さ１０００
ÅのアンドープＧａＡｓバッファ層１２、厚さ１４０Å
のアンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層１３、キ
ャリア濃度が２×１０18ｃｍ-3で厚さ３００ÅのＡｌ
0.75Ｇａ0.25Ａｓ正孔供給層１４、及び、厚さ１００Å
のアンドープＧａＡｓキャップ層１５を順次ＭＯＶＰＥ
法によってエピタキシャル成長させる。
説明する図である。 図２（ａ）参照 先ず、アンドープのＧａＡｓ基板１１上に厚さ１０００
ÅのアンドープＧａＡｓバッファ層１２、厚さ１４０Å
のアンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層１３、キ
ャリア濃度が２×１０18ｃｍ-3で厚さ３００ÅのＡｌ
0.75Ｇａ0.25Ａｓ正孔供給層１４、及び、厚さ１００Å
のアンドープＧａＡｓキャップ層１５を順次ＭＯＶＰＥ
法によってエピタキシャル成長させる。
【００１７】なお、上記各層の厚さ及び混晶比は、上記
各数値に限られるものではなく、特に、チャネル層のＩ
ｎの比率は０〜０．３の範囲であれば良く、且つ、その
厚さは７０〜１４０Åの範囲であれば良い。
各数値に限られるものではなく、特に、チャネル層のＩ
ｎの比率は０〜０．３の範囲であれば良く、且つ、その
厚さは７０〜１４０Åの範囲であれば良い。
【００１８】次いで、酸素を選択的にイオン注入するこ
とによって素子分離領域１６を形成したのち、全面にシ
ョットキーゲート電極を形成するためのＷＳｉ層１７を
スッパッタ法によって３０００Åの厚さに堆積させ、次
いで、全面に厚さ２．０μｍのポジ型フォトレジスト１
８を塗布したのち、フォトマスク１９を介してゲート電
極に相当する領域のみに紫外線を照射して選択的に露光
する。なお、この場合のＷＳｉ層１７の組成は、ターゲ
ットに用いるＷＳｉの組成に依存するが、ここでは、
Ｗ：Ｓｉ＝５：３程度のＷＳｉ層を用いる。
とによって素子分離領域１６を形成したのち、全面にシ
ョットキーゲート電極を形成するためのＷＳｉ層１７を
スッパッタ法によって３０００Åの厚さに堆積させ、次
いで、全面に厚さ２．０μｍのポジ型フォトレジスト１
８を塗布したのち、フォトマスク１９を介してゲート電
極に相当する領域のみに紫外線を照射して選択的に露光
する。なお、この場合のＷＳｉ層１７の組成は、ターゲ
ットに用いるＷＳｉの組成に依存するが、ここでは、
Ｗ：Ｓｉ＝５：３程度のＷＳｉ層を用いる。
【００１９】図２（ｂ）参照 次いで、１００℃のアンモニア雰囲気中でベークする、
所謂イメージリバーサル処理を行なうことによって、ポ
ジ型フォトレジスト１８の既露光部を現像液に対して不
溶性にしたのち、第２のフォトマスク２０を介してソー
ス・ドレイン電極に相当する領域を露光し、引き続いて
フォトレジストの感度の２０〜３０％の露光量で全面微
露光することによって素子分離領域１６上のフォトレジ
ストがのちの工程において除去されやすいように予め処
理しておく。なお、この場合、ゲート電極に相当する領
域は既にイメージリバーサル処理によって現像液に対し
て不溶性になっているため、ゲート電極との位置合わせ
が不要な開口部の広い第２のフォトマスク２０を用いて
いるが、ソース・ドレイン領域に相当する部分が開口部
となっている別のフォトマスクを用いて露光しても良
い。
所謂イメージリバーサル処理を行なうことによって、ポ
ジ型フォトレジスト１８の既露光部を現像液に対して不
溶性にしたのち、第２のフォトマスク２０を介してソー
ス・ドレイン電極に相当する領域を露光し、引き続いて
フォトレジストの感度の２０〜３０％の露光量で全面微
露光することによって素子分離領域１６上のフォトレジ
ストがのちの工程において除去されやすいように予め処
理しておく。なお、この場合、ゲート電極に相当する領
域は既にイメージリバーサル処理によって現像液に対し
て不溶性になっているため、ゲート電極との位置合わせ
が不要な開口部の広い第２のフォトマスク２０を用いて
いるが、ソース・ドレイン領域に相当する部分が開口部
となっている別のフォトマスクを用いて露光しても良
い。
【００２０】図３（ｃ）参照 次いで、ポジ型フォトレジスト１８を現像して、ソース
・ドレイン電極形成用開口部を形成する。なお、この
際、イメージリバーサル処理を施されたゲート電極に対
応する領域においては、イメージリバーサル処理がフォ
トレジストの表面から進行して、フォトレジストの表面
に近いほど現像液に対して不溶性となっているので、逆
メサ状のフォトレジストパターン２１が形成されるが、
周辺部においては、壁面が略垂直なフォトレジストパタ
ーン２２が形成され、且つ、その厚さは全面微露光の影
響でゲート部よりも１０００〜２０００Å程度薄くな
る。
・ドレイン電極形成用開口部を形成する。なお、この
際、イメージリバーサル処理を施されたゲート電極に対
応する領域においては、イメージリバーサル処理がフォ
トレジストの表面から進行して、フォトレジストの表面
に近いほど現像液に対して不溶性となっているので、逆
メサ状のフォトレジストパターン２１が形成されるが、
周辺部においては、壁面が略垂直なフォトレジストパタ
ーン２２が形成され、且つ、その厚さは全面微露光の影
響でゲート部よりも１０００〜２０００Å程度薄くな
る。
【００２１】次いで、このフォトレジストパターン２
１，２２をマスクとして露出しているＷＳｉ層１７をＣ
Ｆ4 系やＳＦ6 系等のエッチングガスを用いたドライ・
エッチングによって除去してゲート電極２３及び周辺部
のＷＳｉ残存部２４を形成し、、次いで、ＳｉＣｌ4 等
の塩素系ガスを用いたドライ・エッチングによって、露
出しているアンドープＧａＡｓキャップ層１５及びｐ型
Ａｌ0.75Ｇａ0.25Ａｓ正孔供給層１４を除去して、アン
ドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層１３を露出させ
ると共に、ゲートメサ部２５を形成する。
１，２２をマスクとして露出しているＷＳｉ層１７をＣ
Ｆ4 系やＳＦ6 系等のエッチングガスを用いたドライ・
エッチングによって除去してゲート電極２３及び周辺部
のＷＳｉ残存部２４を形成し、、次いで、ＳｉＣｌ4 等
の塩素系ガスを用いたドライ・エッチングによって、露
出しているアンドープＧａＡｓキャップ層１５及びｐ型
Ａｌ0.75Ｇａ0.25Ａｓ正孔供給層１４を除去して、アン
ドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層１３を露出させ
ると共に、ゲートメサ部２５を形成する。
【００２２】図３（ｄ）参照 次いで、ソース・ドレイン領域にオーミック電極を形成
するために、全面に、２００ÅのＡｕ、２７０ÅのＺ
ｎ、及び、６００ÅのＡｕを順次蒸着してＡｕ／Ｚｎ／
Ａｕ構造の導電膜２６を形成する。なお、この場合、Ａ
ｕ／Ｚｎ／Ａｕ構造の導電膜２６には、フォトレジスト
パターン２１，２２の端部において段切れが生ずる。
するために、全面に、２００ÅのＡｕ、２７０ÅのＺ
ｎ、及び、６００ÅのＡｕを順次蒸着してＡｕ／Ｚｎ／
Ａｕ構造の導電膜２６を形成する。なお、この場合、Ａ
ｕ／Ｚｎ／Ａｕ構造の導電膜２６には、フォトレジスト
パターン２１，２２の端部において段切れが生ずる。
【００２３】図４（ｅ）参照 次いで、現像液を用いて残存する周辺部のフォトレジス
トパターンを現像することによって除去し、それと共
に、周辺部のフォトレジストパターン上のＡｕ／Ｚｎ／
Ａｕ構造の導電膜をリフトオフする。なお、この場合、
周辺部のフォトレジストパターンは、全面微露光によっ
て、現像液に溶解しやすくなっているが、この周辺部の
フォトレジストパターンの除去をより確実にするため
に、図３（ｃ）におけるソース・ドレイン電極形成用開
口部の形成後で、且つ、周辺部のフォトレジストパター
ンの除去前の任意の時期に再度全面露光を行なっても良
い。また、この現像工程においては、イメージリバーサ
ル処理を施されたゲート部のフォトレジストパターン２
１の溶解速度は約１０Å／分と大幅に低減しているの
で、ほとんど影響を受けない。
トパターンを現像することによって除去し、それと共
に、周辺部のフォトレジストパターン上のＡｕ／Ｚｎ／
Ａｕ構造の導電膜をリフトオフする。なお、この場合、
周辺部のフォトレジストパターンは、全面微露光によっ
て、現像液に溶解しやすくなっているが、この周辺部の
フォトレジストパターンの除去をより確実にするため
に、図３（ｃ）におけるソース・ドレイン電極形成用開
口部の形成後で、且つ、周辺部のフォトレジストパター
ンの除去前の任意の時期に再度全面露光を行なっても良
い。また、この現像工程においては、イメージリバーサ
ル処理を施されたゲート部のフォトレジストパターン２
１の溶解速度は約１０Å／分と大幅に低減しているの
で、ほとんど影響を受けない。
【００２４】図４（ｆ）参照 次いで、残存しているフォトレジストパターン〔図４
（ｅ）の２１〕及びソース・ドレイン領域上のＡｕ／Ｚ
ｎ／Ａｕ構造の導電層２６をマスクとして、ＣＦ 4 系や
ＳＦ6 系等のエッチングガスを用いたドライ・エッチン
グによって周辺部のＷＳｉ残存部〔図４（ｅ）の２４〕
を除去し、次いで、アセトン等の有機溶剤によって、通
常の現像液に対して不溶性になった残存しているフォト
レジストパターンを除去して、フォトレジストパターン
上のＡｕ／Ｚｎ／Ａｕ構造の導電膜をリフトオフする。
（ｅ）の２１〕及びソース・ドレイン領域上のＡｕ／Ｚ
ｎ／Ａｕ構造の導電層２６をマスクとして、ＣＦ 4 系や
ＳＦ6 系等のエッチングガスを用いたドライ・エッチン
グによって周辺部のＷＳｉ残存部〔図４（ｅ）の２４〕
を除去し、次いで、アセトン等の有機溶剤によって、通
常の現像液に対して不溶性になった残存しているフォト
レジストパターンを除去して、フォトレジストパターン
上のＡｕ／Ｚｎ／Ａｕ構造の導電膜をリフトオフする。
【００２５】次いで、４００℃の基板温度で熱処理する
ことによって、Ａｕ／Ｚｎ／Ａｕ構造の導電膜２６を合
金化処理して、オーミック性のソース・ドレイン電極２
７を形成して、ｐ型ＨＥＭＴが完成する。
ことによって、Ａｕ／Ｚｎ／Ａｕ構造の導電膜２６を合
金化処理して、オーミック性のソース・ドレイン電極２
７を形成して、ｐ型ＨＥＭＴが完成する。
【００２６】この場合、ソース電極（及びドレイン電
極）２７とゲート電極２３との間隔ｗは、逆メサ状のフ
ォトレジストパターンの形状、即ち、フォトレジストの
厚さと逆メサの角度によって制御できるので、従来困難
であった０．２μｍ以下の間隔を任意に形成することが
できる。したがって、ｐ型ＨＥＭＴのソース寄生抵抗を
小さくできるので、相補コンダクタンスｇm を大きくす
ることができる。
極）２７とゲート電極２３との間隔ｗは、逆メサ状のフ
ォトレジストパターンの形状、即ち、フォトレジストの
厚さと逆メサの角度によって制御できるので、従来困難
であった０．２μｍ以下の間隔を任意に形成することが
できる。したがって、ｐ型ＨＥＭＴのソース寄生抵抗を
小さくできるので、相補コンダクタンスｇm を大きくす
ることができる。
【００２７】なお、上記実施例における各数値条件は、
記載されている数値のみに限られるものではなく、必要
とする素子特性に応じて適宜変更されるものである。
記載されている数値のみに限られるものではなく、必要
とする素子特性に応じて適宜変更されるものである。
【００２８】また、上記実施例においては、チャネル層
としてＩｎＧａＡｓ層を用いたｐ型ＨＥＭＴを説明して
いるが、チャネル層としてＩｎＧａＡｓ層の代わりにＧ
ａＡｓＳｂを用いたＨＥＭＴ（チャネル部以外の構成は
同じ）でも良く、さらに、本発明の構成は、ソース電極
とゲート電極の間隔、即ち、ソース寄生抵抗がより問題
となるｐ型ＨＥＭＴにおいてより効果を発揮するもので
あるが、この様な微細化のための工程はｎ型素子に対し
ても有効なものである。
としてＩｎＧａＡｓ層を用いたｐ型ＨＥＭＴを説明して
いるが、チャネル層としてＩｎＧａＡｓ層の代わりにＧ
ａＡｓＳｂを用いたＨＥＭＴ（チャネル部以外の構成は
同じ）でも良く、さらに、本発明の構成は、ソース電極
とゲート電極の間隔、即ち、ソース寄生抵抗がより問題
となるｐ型ＨＥＭＴにおいてより効果を発揮するもので
あるが、この様な微細化のための工程はｎ型素子に対し
ても有効なものである。
【００２９】このように、本発明の工程をｎ型ＨＥＭＴ
に転用する場合には、オーミック電極用導電膜として、
Ａｕ・Ｇｅ／Ｎｉ／Ａｕ構造の導電膜を設けると共に、
Ａｌ 0.75Ｇａ0.25Ａｓ正孔供給層の代わりにＡｌx Ｇａ
1-x Ａｓ電子供給層を用いれば良く、この場合のＡｌ組
成比はｐ型ＨＥＭＴに比べて小さくても良いので、０．
３程度にしても良い。
に転用する場合には、オーミック電極用導電膜として、
Ａｕ・Ｇｅ／Ｎｉ／Ａｕ構造の導電膜を設けると共に、
Ａｌ 0.75Ｇａ0.25Ａｓ正孔供給層の代わりにＡｌx Ｇａ
1-x Ａｓ電子供給層を用いれば良く、この場合のＡｌ組
成比はｐ型ＨＥＭＴに比べて小さくても良いので、０．
３程度にしても良い。
【００３０】また、上記の実施例においては、ＳｉＣｌ
4 等の塩素系ガスを用いたドライ・エッチング法により
ゲートメサ部を形成しているが、ウェット・エッチング
法により形成しても良いものであり、また、最後の合金
化処理のための熱処理の温度は４００℃に限られず、３
８０〜４２０℃の範囲であれば好適である。
4 等の塩素系ガスを用いたドライ・エッチング法により
ゲートメサ部を形成しているが、ウェット・エッチング
法により形成しても良いものであり、また、最後の合金
化処理のための熱処理の温度は４００℃に限られず、３
８０〜４２０℃の範囲であれば好適である。
【００３１】また、上記実施例においては、二次元キャ
リアガスを用いたＨＥＭＴ型の素子を説明しているが、
本発明はこのようなＨＥＭＴ型の素子に限られるもので
はなく、通常のＭＥＳＦＥＴ型素子でも良く、この場合
には、エッチングによりゲートメサ部を形成する必要が
必ずしもない。
リアガスを用いたＨＥＭＴ型の素子を説明しているが、
本発明はこのようなＨＥＭＴ型の素子に限られるもので
はなく、通常のＭＥＳＦＥＴ型素子でも良く、この場合
には、エッチングによりゲートメサ部を形成する必要が
必ずしもない。
【００３２】
【発明の効果】本発明によれば、半導体装置の製造方法
において、ポジ型フォトレジストを用いると共に、ゲー
トパターンが露光されたフォトレジストをイメージリバ
ーサル処理することによって、逆メサ状のフォトレジス
トパターンを形成し、この逆メサ状のフォトレジストパ
ターンを利用したリフトオフ法によってソース・ドレイ
ン電極を形成するので、ソース電極−ゲート電極間、或
いは、ソース−ゲート間を従来よりも短縮することがで
き、したがって、低ソース抵抗の高性能なｐ型素子を実
現できるので、この素子を用いて相補型半導体回路装置
を構成することによって、高速で低消費電力の半導体装
置を提供することができる。
において、ポジ型フォトレジストを用いると共に、ゲー
トパターンが露光されたフォトレジストをイメージリバ
ーサル処理することによって、逆メサ状のフォトレジス
トパターンを形成し、この逆メサ状のフォトレジストパ
ターンを利用したリフトオフ法によってソース・ドレイ
ン電極を形成するので、ソース電極−ゲート電極間、或
いは、ソース−ゲート間を従来よりも短縮することがで
き、したがって、低ソース抵抗の高性能なｐ型素子を実
現できるので、この素子を用いて相補型半導体回路装置
を構成することによって、高速で低消費電力の半導体装
置を提供することができる。
【図１】本発明の原理的構成を説明するための製造工程
途中の素子の断面図である。
途中の素子の断面図である。
【図２】本発明の実施例の途中までの製造工程の説明図
である。
である。
【図３】本発明の実施例の図２以降の途中までの製造工
程の説明図である。
程の説明図である。
【図４】本発明の実施例の図３以降の製造工程の説明図
である。
である。
【図５】従来のｐ型素子の断面図である。
【図６】従来のｎ型素子の断面図である。
１ 半導体基板 ２ 素子分離領域 ３ フォトレジストパターン ４ 周辺部のフォトレジストパターン ５ ゲート電極 ６ 残存金属層 ７ 金属層 ８ 金属層 ９ ソース・ドレイン電極 １０ ゲートメサ部 １１ アンドープＧａＡｓ基板 １２ アンドープＧａＡｓバッファ層 １３ アンドープＩｎ0.2 Ｇａ0.8 Ａｓチャネル層 １４ ｐ型Ａｌ0.75Ｇａ0.25Ａｓ正孔供給層 １５ アンドープＧａＡｓキャップ層 １６ 素子分離領域 １７ ＷＳｉ層 １８ ポジ型フォトレジスト １９ フォトマスク ２０ 第２のフォトマスク ２１ フォトレジストパターン ２２ 周辺部のフォトレジストパターン ２３ ゲート電極 ２４ ＷＳｉ残存部 ２５ ゲートメサ部 ２６ Ａｕ／Ｚｎ／Ａｕ構造の導電膜 ２７ ソース・ドレイン電極 ２８ 化合物半導体基板 ２９ ゲート電極 ３０ サイドウォール ３１ ソース・ドレイン領域 ３２ ソース・ドレイン電極 ３３ 素子分離領域 ３４ 絶縁膜 ３５ Ｔ型ゲート電極 ３６ 金属層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/778 7376−4Ｍ Ｈ０１Ｌ 29/80 Ｈ
Claims (3)
- 【請求項１】 半導体基板に素子活性領域を形成したの
ち、ゲート電極用の金属層を全面に堆積し、次いで、全
面にポジ型フォトレジストを塗布して、ゲート電極用パ
ターン部のみを露光したのちアンモニア雰囲気中でベー
ク処理し、次いで、ソース・ドレイン電極の形成領域を
露光し、次いで、前記フォトレジストを現像して形成し
たフォトレジストパターンをマスクとして前記ゲート電
極用の金属層をエッチングしてゲート電極を形成し、次
いで、オーミック電極用の金属層を堆積したのち、現像
液を用いて周辺部に残存するフォトレジストパターンを
除去することによって前記周辺部のフォトレジストパタ
ーン上の前記オーミック電極用の金属層をリフトオフ
し、次いで、ゲート電極上に残存するフォトレジストパ
ターンを除去して、その上の前記オーミック電極用の金
属層をリフトオフすることを特徴とする半導体装置の製
造方法。 - 【請求項２】 上記ゲート電極の形成後で、且つ、上記
周辺部のフォトレジストパターンの除去前に、再度全面
露光を行なうことを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項３】 上記オーミック電極用の金属層を堆積す
る工程の前に、上記半導体基板上に設けた素子活性領域
の一部をエッチング除去して、ゲートメサ部を形成する
ことを特徴とする請求項１または２記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29916094A JPH08162477A (ja) | 1994-12-02 | 1994-12-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29916094A JPH08162477A (ja) | 1994-12-02 | 1994-12-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08162477A true JPH08162477A (ja) | 1996-06-21 |
Family
ID=17868914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29916094A Withdrawn JPH08162477A (ja) | 1994-12-02 | 1994-12-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08162477A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006286719A (ja) * | 2005-03-31 | 2006-10-19 | Toppan Printing Co Ltd | 薄膜トランジスタの製造方法 |
-
1994
- 1994-12-02 JP JP29916094A patent/JPH08162477A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006286719A (ja) * | 2005-03-31 | 2006-10-19 | Toppan Printing Co Ltd | 薄膜トランジスタの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |