JPH02113583A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に高周波増幅
に適したデュアルゲート電界効果トランジスタ（以下、
デュアルゲー）Ｊ−ＦＥＴと称する）の製造方法に関す
る。

〔従来の技術〕

従来、高周波増幅に適し、ソース・ドレイン間にゲート
長が０．８〜３．０μｍと極めて短い２つのゲート領域
を有し、ソース・ドレイン及び第１ゲート第２ゲート領
域上にそれぞれアルミニウム配線を有するデュアルゲー
）Ｊ−ＦＥＴの一部の断面構造は第３図（ｄ）のように
構成されている。

即ち、ｐ型半導体基板１上にｐ゛半導体領域３で画成さ
れたｎ型半導体領域２を形成し、ここにｎ“型のソース
５．ドレイン６とｐ゛型の第１ゲート８．第２ゲート９
を形成している。これらの各領域はそれぞれ酸化膜４に
開設したコンタクト開口を介して表面にアルミニウム配
線１１が施され、ソース５及び第２ゲート９は半導体領
域１０゜３を介して裏面につながり裏面から電極を取っ
ている。

ところで、前記第１ゲート８及び第２ゲート９の各ゲー
ト長Ｌ＋、Ｌｘは０．８〜２．０μｍと極めて短いため
、第１ゲート８及び第２ゲート９の形成後に熱酸化で形
成した酸化膜４にリソグラフィ法でコンタクト開口を開
設することは困難である。

また、開口寸法が極めて微細なため、酸化膜４を厚くす
ることも困難となる。

このため、従来ではこの種のデュアルゲートＪ−ＦＥＴ
は第３図（ａ）乃至（ｄ）に示す工程で製造されている
。

即ち、第３図（ａ）のように、ｐ型半導体基板ｌにエピ
タキシャル成長したｎ型半導体領域２を形成した半導体
ウェハの表面に酸化膜４を形成し、これを選択エツチン
グして窓を開設し、この窓を通して不純物を導入しＰ゛
型半導体領域３を形成する。同様にｎ゛型半導体領域で
あるソース５及びドレイン６領域を形成する。その後、
熱酸化してソース５及びドレイン６ｗｉ域上を酸化膜で
覆う。

なお、この時の酸化膜厚は次工程の第１ゲート形成の際
のりソゲラフイエ程での抜き寸法が０．８〜２．０μｍ
と微細で、エツチングでの横方開広がりをおさえる必要
があるため５０００人前後、即ちソース及びドレイン領
域上は３０００〜４０００人程度の厚さとし堆積る。

次に、第３図（ｂ）のように、リソグラフィ法により酸
化膜４を長さ０．８〜２．０μｍの寸法に開口し、この
開口を通してボロンを拡散しｐ゛型半導体領域である第
１ゲート領域８を形成する。このとき、別に設けたチエ
ツクパターンで特性をチエツクしながらの押込拡散によ
り拡散層の深さをコントロールする。

次いで、第３図（Ｃ）のように、第１ゲート？ｉＪｔ域
８上を酸化膜で覆わないまま、今度は酸化膜４の他の箇
所を開口し、この開口を通してボロンを拡散し、同様に
してｐ゛型第２ゲート領域９を形成する。このとき、同
時に必要領域にｐ型半導体領域１０を形成する。

この後、前記ソース領域５．ドレイン領域６上及び必要
な半導体領域１０上の酸化膜４を選択的に除去して開口
を設け、全面にアルミニウム膜を形成した後これをバタ
ーニングして各領域上にアルミニウム配線１１を形成す
る。

このよ・うに第１ゲート？ｉＪｆ域８及び第２ゲート領
域９の形成に際しては、各ゲート領域８，９をボロン拡
散で形成する際の窓をそのままアルミニウム配線１１と
のコンタクト部とすることで０．８〜２．０μｍの微細
な第１及び第２ゲート領域８．９上へのコンタクトの形
成を可能にしている。

〔発明が解決しようとする課題〕

上述した従来の製造方法において、第１ゲート鵜８．及
び第２ゲートＯｆｆ域９を形成する際、特に第２ゲート
領域９を形成する際に、ばらつき低減に効果があるボロ
ンイオン注入法を用いずボロン拡散法を用いているのは
次の理由による。

即ち、イオン注入は注入量及び深さのコントロールが容
易でしかも再現性があるため特性のバラツキ低減には効
果はあるが、注入の時にダメージが入るため、ノイズ特
性が悪くなる。このため、ノイズ特性の厳しい半導体装
置では、表面に設けた３００〜８００人程度の酸化堆積
介してイオン注入を行うことでダメージ緩和を図ってい
る。即ち、ノイズ特性が厳しい半導体装置では表面酸化
膜を開口した後に、軽い酸化を行ってからイオン注入を
行なう必要がある。このため、フォトレジストをマスク
にしてのイオン注入はできない。また、イオン注入では
１００　ＫｅＶ前後のエネルギーで注入を行おう場合に
は、約３５００人ぐらいの酸化膜がマスクとして必要と
なり、これ以下ではマスクとしての効果が低減されてし
まう。

デュアルゲー）Ｊ−ＦＥＴはオーディオ系の用途が多く
、ノイズ特性の厳しい半導体装置であるため、第１ゲー
ト８ｍ域及び第２ゲートＳＭ域をボロンイオン注入法で
形成する場合には酸化膜を介してのイオン注入を行う必
要がある。このため、フォトレジストをイオン注入のマ
スクに使用することができないとともに、その製造方法
上ソース及びドレイン領域５，６上には３０００〜４０
００人程度しか酸化膜堆積成することができない。

したがって、第１ゲート領域の形成にはなんとかボロン
イオン注入を使用することができるが、第２ゲート形成
には使用することができない。すなわち第１ゲート形成
の際、拡散層の深さを別に設けたチエツクパターンの特
性をチエツクしてコントロールするため、第１ゲート５
ｉ域８上に形成した３００〜８００人の酸化膜をウェハ
全面エツチングで除去しなければならないが、ソース及
びドレイン上の酸化膜はリンガラス層になっていること
もあり、第１ゲート上よりエツチングレートが早＜　１
０００Å以上エツチングされてしまい２０００〜３００
０人ぐらいしか酸化膜が残らないためである。

したがって、従来のデュアルゲ−１−Ｊ−ＦＥＴの製造
方法ではゲート形成をボロン拡散で行わなければならず
、ウェハ面内、ウェハ聞及びロット間の特性バラツキが
大きいという問題が生じる。

本発明はイオン注入法によって第１及び第２ゲートｍＩ
域の形成を可能にしたデュアルゲー）Ｊ−ＦＥＴの製造
方法を提供することを目的とする。

〔課題を解決するための手段〕

本発明の半導体装置の製造方法は、半導体基板の表面に
設けた酸化膜を選択的に除去し、この酸化膜を利用して
所要領域にソース領域及びドレイン領域を形成する工程
と、この酸化膜上に窒化膜を成長して酸化膜を被覆する
工程と、この窒化膜及び酸化膜の一の箇所を選択除去し
て開口を設け、この開口を通して不純物をイオン注入し
て第１ゲート領域を形成する工程と、前記窒化膜及び酸
化膜の他の箇所を選択除去して開口を設け、この開口を
通して不純物をイオン注入して第２のゲート領域を形成
する工程を含んでいる。

〔作用〕

上述した製造方法では、酸化膜を窒化膜で被覆して保護
した状態で第１ゲート領域、第２ゲート領域を形成でき
、酸化膜が除去されることを防止する。

〔実施例〕

次に、本発明を図面を参照して説明する。

第１図（ａ）乃至（ｆ）は本発明の第１実施例を製造工
程順に示す縦断面図である。

先ず、第１図（ａ）のように、Ｐ型半導体基板１にｎ型
エピタキシャル層２を形成したウェハの表面に酸化膜４
を形成し、この酸化膜４に窓を選択的に開口し、かつこ
の開口を通して不純物を導入することで第２ゲート領域
を裏面につなげるためのｐ゛型半導体領域３を形成する
。また、同様にして、ｎ゛型半導体領域であるソース領
域５及びドレイン領域６を形成する。その後、熱酸化を
行い、各領域上に酸化膜を形成する。この時のソース及
びドレイン領域５，６上の酸化膜厚は３０００人前後と
する。

次に、第１図（ｂ）のように、化学的蒸着法（ＣＶ　Ｄ
　）　テ５００〜１５００人の窒化膜７を全面に成長す
る。

次いで、第１図（Ｃ）のように、フォトレジストを用い
たりソグラフィ法で窒化膜７及び酸化膜４を長さ０．８
〜２．０μｍの寸法で除去して開口を設け、その後改め
てこの開口内にイオン注入の際のダメージを吸収させる
ために３００〜８００人の酸化膜を熱酸化で形成する。

そして、ボロンのイオン注入を行いｐ＋型第１ゲーＨ１
域８を形成する。

このとき、この酸化膜をウェハー全面の酸化膜エツチン
グで除去して別に設けたチエツクパターンで特性をチエ
ツクしながら第１ゲート領域８の拡散深さのコントロー
ルを行う。なお、第１ゲート領域８以外の酸化膜は窒化
膜で被覆されているためエツチングされることはない。

次に、第１図（ｄ）のように、熱酸化を行わずに第１ゲ
ート’ｐＭ域８を開口したまま、酸化膜４の他の箇所を
開口し、かつこの開口内に薄い酸化膜を形成した状態で
ボロンイオン注入を行ってｐ゛型第２ゲーＤＩ域９を形
成する。このとき、必要領域には同時にｐ゛型半導体領
域１０を形成する。

次に、第１図（ｅ）のように、窒化膜７をリン酸系の溶
液で全面除去し、かつソース領域５．ドレイン６領域、
及び半導体領域１０の各部の酸化膜をリソグラフィ法で
除去する。そして、第１図（ｆ）のように、全面にアル
ミニウム膜を形成し、かつこれパターニングすることで
前記各領域に接続されるアルミニウム配線１１を形成す
る。

したがって、この方法によれば、全面に形成した窒化膜
７をマスクに利用して、第１ゲート領域８及び第２ゲー
ト領域９を夫々独立して形成しているため、第１ゲート
領域８とともに、第２ゲート領域９の形成にボロンイオ
ン注入を使用することができ、特に第２ゲート領域９に
おける特性のばらつきを低減させることができ、歩留が
安定したデュアルゲートＪ−ＦＥＴを製造できる。

第２図（ａ）乃至（ｆ）は本発明の第２実施例を製造工
程順に示す縦断面図であり、この実施例では窒化膜をパ
ッシベーションとして有効利用する方法を示している。

即ち、第２図（ａ）乃至（ｄ）のように、第２ゲートｅ
ｍ域９を形成する工程は第１図（ａ）乃至（ｄ）に示し
た第１実施例と同じである。

しかしながら、この実施例では、第２図（ｅ）のように
、第２ゲート領域９の形成後に窒化膜７は除去しておら
ず、ソース領域５．ドレイン６領域を含む領域に窒化膜
７を残している。そして、全面にアルミニウム膜を形成
した後、これをパタニングし、第２図（ｆ）のように、
各領域に接続するアルミニウム配線１１を形成している
。

この実施例では窒化膜７をパッシベーションとして残し
ているため、第１実施例の構造よりも半導体装置の信頼
度を向上できる効果がある。

〔発明の効果〕

以上説明したように本発明は、ソース領域、ドレイン領
域の形成後に窒化膜を形成して酸化膜を被覆しているの
で、第１ゲート領域及び第２ゲートｆｉｌｌ域の形成時
にボロンイオン注入を行う場合でも酸化膜が除去される
ことを防止でき、第１ゲート領域及び第２ゲート領域に
おける特性のばらつきを低減し、歩留の安定したデュア
ルゲートＪ−ＦＥＴを製造できるという効果がある。

【図面の簡単な説明】

第１図（ａ）乃至（ｆ）は本発明のデュアルゲ−）Ｊ−
ＦＥＴの製造方法の第１実施例を製造工程順に示す縦断
面図、第２図（ａ）乃至（ｆ）は本発明の第２実施例を
製造工程順に示す縦断面図、第３図（ａ）乃至（ｄ）は
従来のデュアルゲートＪ−ＦＥＴの製造方法を工程順に
示す縦断面図である。 １・・・ｐ型半導体基板、２・・・ｎ型半導体領域、３
・・・Ｐ゛型半導体領域、４・・・酸化膜、５・・・ｎ
゛型ソース領域、６・・・ｎ゛型ドレイン領域、７・・
・窒化膜、８・・・ｐ＋型第１ゲート領域、９・・・ｐ
゛型第２ゲート領域、１０・・・ｐ゛型半導体領域、１
１・・・アルミニウム配線。 第 図 第２ 図 第２ 図 第３ 図

Claims (1)

【特許請求の範囲】
1. １、ソース領域、ドレイン領域及び微細な第１ゲート領
   域、第２ゲート領域を有し、これらの領域にアルミニウ
   ム配線を接続してなるデュアルゲート接合型電界効果ト
   ランジスタを含む半導体装置の製造方法において、半導
   体基板の表面に設けた酸化膜を選択的に除去し、この酸
   化膜を利用して所要領域にソース領域及びドレイン領域
   を形成する工程と、前記酸化膜上に窒化膜を成長して酸
   化膜を被覆する工程と、この窒化膜及び酸化膜の一の箇
   所を選択除去して開口を設け、この開口を通して不純物
   をイオン注入して第１ゲート領域を形成する工程と、前
   記窒化膜及び酸化膜の他の箇所を選択除去して開口を設
   け、この開口を通して不純物をイオン注入して第２のゲ
   ート領域を形成する工程を含むことを特徴とする半導体
   装置の製造方法。