JPS60211877A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60211877A JPS60211877A JP60050676A JP5067685A JPS60211877A JP S60211877 A JPS60211877 A JP S60211877A JP 60050676 A JP60050676 A JP 60050676A JP 5067685 A JP5067685 A JP 5067685A JP S60211877 A JPS60211877 A JP S60211877A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
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- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は電界効果トランジスタに関するもので、特にガ
リウム砒素など■−ｖ族元素半導体によって構成された
トランジスタに関する。
リウム砒素など■−ｖ族元素半導体によって構成された
トランジスタに関する。
［発明の技術的背景〕
デバイスの遮断周波数を上げる必要性が高まるにつれ、
高速集積回路の製造においてシリコンは化合物半導体に
取って換えられつつある。この新しい材料の中で最もよ
く使用されているのはガリウム砒素（ＧａＡｓ）である
。この材料を使用した電界効果トランジスタ（ＭＥＳＦ
ＥＴ）の従来の製造方法は、まず、半一真性（ｓｅｍｉ
−ｉｎｔｒｉｎｓｉｃ）ＧａＡｓ基板にチャネル領域を
選択的注入（ｉｍｐｌａｎｔ ）により形成し、次いで
高濃度にドープされたｎ＋ソース、ドレイン領域を注入
により形成し、そしてソース、ドレインにそれぞれオー
ミンクコンタクトを形成する、というもので、クロム／
金を代表とするゲート電極は、この後にソースとトレイ
ンの間に設定されていた。そして集積回路を形成する場
合などには、さらに相互接続をなすために金の層を付着
させていた。
高速集積回路の製造においてシリコンは化合物半導体に
取って換えられつつある。この新しい材料の中で最もよ
く使用されているのはガリウム砒素（ＧａＡｓ）である
。この材料を使用した電界効果トランジスタ（ＭＥＳＦ
ＥＴ）の従来の製造方法は、まず、半一真性（ｓｅｍｉ
−ｉｎｔｒｉｎｓｉｃ）ＧａＡｓ基板にチャネル領域を
選択的注入（ｉｍｐｌａｎｔ ）により形成し、次いで
高濃度にドープされたｎ＋ソース、ドレイン領域を注入
により形成し、そしてソース、ドレインにそれぞれオー
ミンクコンタクトを形成する、というもので、クロム／
金を代表とするゲート電極は、この後にソースとトレイ
ンの間に設定されていた。そして集積回路を形成する場
合などには、さらに相互接続をなすために金の層を付着
させていた。
この方法で用いられるフォトリソグラフ工程の中で最も
微妙で難しい（ｃｒｉＮｃａｌ ）のはトランジスタゲ
ートの設定（ｄｅｆｉｎｅ）である。高性能の動作のた
めには、ゲート金属ストライプを、およそ１ミクロンあ
るいはそれ以下の幅まで細くしなければならないだけで
なく、ソース領域から同様にサブミクロンはどの距離だ
け離さなければならない。この間隙はトランジスタのソ
ースとチャネルの間の寄生直列抵抗を最小にするために
必要なものである。フォトリソグラフ工程においてこの
ような微妙な寸法に誤差が生じると、低歩留り、および
／または過度なそして不定な（ｖａｒｉａｂｌｅ）直列
抵抗となってしまうことが認識されるであろう。
微妙で難しい（ｃｒｉＮｃａｌ ）のはトランジスタゲ
ートの設定（ｄｅｆｉｎｅ）である。高性能の動作のた
めには、ゲート金属ストライプを、およそ１ミクロンあ
るいはそれ以下の幅まで細くしなければならないだけで
なく、ソース領域から同様にサブミクロンはどの距離だ
け離さなければならない。この間隙はトランジスタのソ
ースとチャネルの間の寄生直列抵抗を最小にするために
必要なものである。フォトリソグラフ工程においてこの
ような微妙な寸法に誤差が生じると、低歩留り、および
／または過度なそして不定な（ｖａｒｉａｂｌｅ）直列
抵抗となってしまうことが認識されるであろう。
この問題を解決しようとしてソースとドレインをゲート
に対してセルファラインさせる多くの方法が開発されて
いる。そのようなタイプの代表的な方法において、ゲー
ト材料には、ソース／ドレイン注入領域のアニールに必
要な温度下で安定なものが使用されており、ゲート位置
はその（ソース、トレイン）注入工程およびそれに続く
アニール工程に先だって決めらでいれる。そして完成し
たデバイスには低抵抗ソース領域と調節されたチャネル
領域との間に距離がない。実際にはこの“ゼロギヤツブ
技術は別の問題点を招いている。
に対してセルファラインさせる多くの方法が開発されて
いる。そのようなタイプの代表的な方法において、ゲー
ト材料には、ソース／ドレイン注入領域のアニールに必
要な温度下で安定なものが使用されており、ゲート位置
はその（ソース、トレイン）注入工程およびそれに続く
アニール工程に先だって決めらでいれる。そして完成し
たデバイスには低抵抗ソース領域と調節されたチャネル
領域との間に距離がない。実際にはこの“ゼロギヤツブ
技術は別の問題点を招いている。
なぜならば形成されたダイオードはゲートとソースの間
にブロッキング特性をもたないからである。
にブロッキング特性をもたないからである。
［発明の目的コ
本発明の目的はこの欠点を最小にし、あるいは克服する
ことである。
ことである。
［発明の概要コ
本発明は化合物半導体を用いた電界効果１−ランリスタ
の製造方法を提供するものである。この製造方法は、ま
ず半導体基板の一主表面上にシリコン層を付着し、その
表面上に選択的に金属を付着させてトランジスタゲート
区域を定め（ｄｅＮｎｅ）、そして露出したシリコンを
除去しさらに金属下のシリコンもアンダーエツチングし
た後、上記金属を、ゲート／ドレイン間隔およびゲート
／ソース間隔を規定するマスクとして使用してドレイン
領域およびソース領域を注入形成し、それから加熱を行
なって、注入領域をアニールおよび活性化し、また残存
しているシリコン中に一部または全部の金属を拡散させ
てメタルシリサイドのグー１−を生成するものである。
の製造方法を提供するものである。この製造方法は、ま
ず半導体基板の一主表面上にシリコン層を付着し、その
表面上に選択的に金属を付着させてトランジスタゲート
区域を定め（ｄｅＮｎｅ）、そして露出したシリコンを
除去しさらに金属下のシリコンもアンダーエツチングし
た後、上記金属を、ゲート／ドレイン間隔およびゲート
／ソース間隔を規定するマスクとして使用してドレイン
領域およびソース領域を注入形成し、それから加熱を行
なって、注入領域をアニールおよび活性化し、また残存
しているシリコン中に一部または全部の金属を拡散させ
てメタルシリサイドのグー１−を生成するものである。
好ましい実施態様におけるシリコン層と金属層の相互の
厚さは、金属が全部消費された時ｔこ化学量論的な化合
物が形成されているような厚さである。またここで使用
する金属として代表的なものはニッケルである。
厚さは、金属が全部消費された時ｔこ化学量論的な化合
物が形成されているような厚さである。またここで使用
する金属として代表的なものはニッケルである。
［発明の実施例〕
以下添附図面を参照して本発明に係る製造方法の一実施
例を説明する。
例を説明する。
まず第１図のように、ガリウム砒素などの半導体のウェ
ハ１１に、たとえばエピタキシャル成長法によって表面
層１２を形成する。この表面層１２は導電電子をごくわ
ずか（代表的には約１０９０ｍ−３）しか含んでいない
＾抵抗性すなわち半絶縁性の材料で形成する。次に中濃
度にドープされたｎ型またはｐ型チャネル領域１３が形
成されるように、第１のマスク（図示せず）を通してこ
の＾抵抗性の層１２に選択的注入を行なう。このチャネ
ル領域は代表的にはその伝導帯中に約ＩＱ１７ｃｍ’の
電子を有するものである。この代わりにシートチャネル
注入（５ｈｅｅｔ ｃｈａｎｎｅｌ ｉｍｐｌａｎｔ
）を行なってもよく、その場合は個々のデバイス領域は
ブＯトン注入（１）ｒｏｔｏｎ ｉ＋ａｐｌａｎｔａｔ
ｉｏｎ）によって分離される。また別の実施例として、
半絶縁性基板を使用して表面層１２を省略することもで
きる。
ハ１１に、たとえばエピタキシャル成長法によって表面
層１２を形成する。この表面層１２は導電電子をごくわ
ずか（代表的には約１０９０ｍ−３）しか含んでいない
＾抵抗性すなわち半絶縁性の材料で形成する。次に中濃
度にドープされたｎ型またはｐ型チャネル領域１３が形
成されるように、第１のマスク（図示せず）を通してこ
の＾抵抗性の層１２に選択的注入を行なう。このチャネ
ル領域は代表的にはその伝導帯中に約ＩＱ１７ｃｍ’の
電子を有するものである。この代わりにシートチャネル
注入（５ｈｅｅｔ ｃｈａｎｎｅｌ ｉｍｐｌａｎｔ
）を行なってもよく、その場合は個々のデバイス領域は
ブＯトン注入（１）ｒｏｔｏｎ ｉ＋ａｐｌａｎｔａｔ
ｉｏｎ）によって分離される。また別の実施例として、
半絶縁性基板を使用して表面層１２を省略することもで
きる。
次に半導体表面にシリコン層１４を形成する。これはこ
の技術分野で良く確立されたデポジット法によって行う
ことができる。
の技術分野で良く確立されたデポジット法によって行う
ことができる。
そして金属ｌ１１５を付着させ、次いでフォトレジスト
マスク１６を付着させる。この金属１１１５はニッケル
など珪化物を生成することができる金属で形成する。そ
してマスク１６を通してエツチングを行ないニッケル層
１５の露出した部分を除去することにより、第２図のよ
うにトランジスタのゲート領域１７がチャネル領域１３
と正確に重なり合う位置に定められる。
マスク１６を付着させる。この金属１１１５はニッケル
など珪化物を生成することができる金属で形成する。そ
してマスク１６を通してエツチングを行ないニッケル層
１５の露出した部分を除去することにより、第２図のよ
うにトランジスタのゲート領域１７がチャネル領域１３
と正確に重なり合う位置に定められる。
この後、弗化炭素／酸素プラズマ等のエツチング条件下
にさらして、第３図のようにシリコン層１４の露出した
部分を除去し、さらにゲート領域１１の端縁の部分もア
ンダーカットする。これ（アンダーカット量）によって
、ソース、トレイン領域とゲートとの間の制御された分
離距離 （ｃｏｎｔｒｏｌｌｅｄ ５ｅｐａｔｉｏｎ）が決まる
。
にさらして、第３図のようにシリコン層１４の露出した
部分を除去し、さらにゲート領域１１の端縁の部分もア
ンダーカットする。これ（アンダーカット量）によって
、ソース、トレイン領域とゲートとの間の制御された分
離距離 （ｃｏｎｔｒｏｌｌｅｄ ５ｅｐａｔｉｏｎ）が決まる
。
それから第２のマスク（図示せず）を使用して、第４図
のようにドレイン領域１８とソース領域１９をイオン注
入により形成する。この時、アンダーカットされた金属
層はソース、ドレインの端縁位置を決定するマスクとし
て働くので、アンダーカットの程度によって予め決めら
れていたゲートから□ の間隙が与えられる。この技術はゲートに対するソース
、ドレイン領域の自動アラインメントを提供する。ソー
ス、トレイン領域にドープされる不純物の濃度は代表的
には１０２０から１０２１ｃｍ”３である。
のようにドレイン領域１８とソース領域１９をイオン注
入により形成する。この時、アンダーカットされた金属
層はソース、ドレインの端縁位置を決定するマスクとし
て働くので、アンダーカットの程度によって予め決めら
れていたゲートから□ の間隙が与えられる。この技術はゲートに対するソース
、ドレイン領域の自動アラインメントを提供する。ソー
ス、トレイン領域にドープされる不純物の濃度は代表的
には１０２０から１０２１ｃｍ”３である。
この後、加熱を行なって上記注入物をアニールするとと
もに、（金属層の）金属をシリコン層に拡散させて、第
５図のように金属珪化物からなるゲート電極２０を形成
する。そしてさらに別のマスク（図示せず）を使用する
ことにより、電極用金属または合金を付着させて、ドレ
イン電極２１、ソース電極２２およびゲートコンタクト
（図示せず）を形成する。そしてこの構造体をウェハか
ら分離し、パッケージする。
もに、（金属層の）金属をシリコン層に拡散させて、第
５図のように金属珪化物からなるゲート電極２０を形成
する。そしてさらに別のマスク（図示せず）を使用する
ことにより、電極用金属または合金を付着させて、ドレ
イン電極２１、ソース電極２２およびゲートコンタクト
（図示せず）を形成する。そしてこの構造体をウェハか
ら分離し、パッケージする。
なおシリコン層と金属層の厚さの関係は、金属のシリコ
ンへの拡散工程が完了した時に、化学量論的な金属珪化
物が形成され、且つ遊離金属は全て消費されているよう
に選択することが望ましい。
ンへの拡散工程が完了した時に、化学量論的な金属珪化
物が形成され、且つ遊離金属は全て消費されているよう
に選択することが望ましい。
しかし他の実施例として、珪化物生成後にも金属層がゲ
ート上に残る程の過剰の金属を使用することもできる。
ート上に残る程の過剰の金属を使用することもできる。
また別の例として、シリコンを過剰にしてバリヤを高く
するようにしてもよい。
するようにしてもよい。
以上の説明は単一のトランジスタの製造に関するもので
あったが、この方法は同時に集積回路の製造のような複
数のトランジスタの製造の際にも実施できる。またこの
方法はガリウム砒素以外の化合物半導体を使用したデバ
イスの製造にも実施することができる。
あったが、この方法は同時に集積回路の製造のような複
数のトランジスタの製造の際にも実施できる。またこの
方法はガリウム砒素以外の化合物半導体を使用したデバ
イスの製造にも実施することができる。
第１図乃至第５図は集積回路等における本発明の一実施
例に係る電界効果トランジスタの製造方法の連続工程を
示す図である。 １１・・・ウェハ、１２・・・表面層、１３・・・チャ
ネル領域、１４・・・シリコン層、１５・・・金属層、
１６・・・マスク、１７・・・ゲート領域、１８・・・
ドレイン領域、１９・・・ソース領域、２０・・・ゲー
ト電極、２１・・・ソース電極、２２・・・トレイン電
極。
例に係る電界効果トランジスタの製造方法の連続工程を
示す図である。 １１・・・ウェハ、１２・・・表面層、１３・・・チャ
ネル領域、１４・・・シリコン層、１５・・・金属層、
１６・・・マスク、１７・・・ゲート領域、１８・・・
ドレイン領域、１９・・・ソース領域、２０・・・ゲー
ト電極、２１・・・ソース電極、２２・・・トレイン電
極。
Claims (8)
- （１） 化合物半導体の表面上にシリコン膜を付着する
工程と、 上記シリコン膜のトランジスタゲートが形成される位置
に金属膜を形成する工程と、 露出したシリコン膜をエ
ツチングする工程と、 加熱して上記金属膜の金属を上記シリコン膜に拡散させ
て金属珪化物のゲート電極を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 - （２） シリコン膜と金属膜の厚さの関係は金属が全て
消声された時に化学量論的な化合物が生成されるもので
ある特許請求の範囲第１項記載の製造方法。 - （３） 金属がニッケルである特許請求の範囲第１項ま
たは第２項記載の製造方法。 - （４） 化合物半導体はガリウム砒素である特許請求の
範囲第１項または第３項記載の製造方法。 - （５） 弗化炭素プラズマによって露出したシリコン膜
を除去する特許請求の範囲第１項または第４項記載の製
造方法。 - （６） 半導体基板の一生表面にシリコン層を付着する
工程と、 上記シリコン層の表面に選択的に金属を付着してゲート
区域を決定する工程と、 露出したシリコン層を除去しさらに金属の下のシリコン
層をアンダーカットする工程と、上記金属をゲート／ソ
ース間隔およびゲート／ドレイン間隔を決定するマスク
として使用してソース、ドレイン領域を注入形成する工
程と、加熱して注入領域をアニールおよび活性化し、そ
して全部または一部の金属を残存しているシリコンに拡
散させて金属硅化物のグー１−を形成する工程とを含む
ことを特徴とする電界効果型半導体装置の製造方法。 - （７） 半導体装置がトランジスタである特許請求の範
囲第６項記載の製造方法。 - （８） 半導体装置がトランジスタを複数個結合させた
集積回路である特許請求の範囲第６項記載の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8406722 | 1984-03-15 | ||
| GB08406722A GB2156579B (en) | 1984-03-15 | 1984-03-15 | Field effect transistors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60211877A true JPS60211877A (ja) | 1985-10-24 |
Family
ID=10558109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60050676A Pending JPS60211877A (ja) | 1984-03-15 | 1985-03-15 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4804635A (ja) |
| EP (1) | EP0157226A1 (ja) |
| JP (1) | JPS60211877A (ja) |
| GB (1) | GB2156579B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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