JPH0314244A - 電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分！） 本発明はＬＤＤ　（ｌｉｇｈｔｌｙ　ｄｏｐｅｄ　ｄｒ
ａｉｎ　）構造ノミ界効果トランジスタ及びその製造方
法を改良したものである。

（従来の技術） 近年コンピューターや通信機器の重要部分には大規模集
積回路（ＬＳＩ）が多用されている。これらのＬＳＩは
数ミリ角の半導体基板上に多数の電界効果トランジスタ
（ＦＥＴ）を集積形成して作られている。そのＦＥＴの
１つに微細化しても高性能を発揮することが可能なＬＤ
Ｄ構造のＦＩＴ（ＬＤＤ−ＦＥＴ）がある。このＬＤＤ
−ＦＥＴのうち、Ｇ　ａ　Ａ　ｓを形成母材にしたもの
を以下に説明する。

第５図はＧａＡｓのショットキーゲート型ＦＢＴ（ＭＥ
ＳＦＥＴ）の断面図である。半絶縁性のＧ　ａ　Ａ　ｓ
基板（１）の表面にｎ型のチャネル領域（２）が形成さ
れ、この上に窒化タングステン（ＷＮｘ）の７ヨツトキ
ーゲート電極（３）が形成されている。この電極の両側
にはゲート電極（３）の側壁に形成された絶縁層（４）
の幅だけ隔ててｎ型のソース領域（５２）及びドレイン
領域（６２）が形成され、夫々の領域上にはオーミック
性のソース電極（７）、ドレイン電極（８）が形成され
ている。さらに、絶縁層（４）の下には、ソース・チャ
ネル領域間、及びドレインΦチャネル領域間に中間層（
ｓ、　）　、　（６，）が形成されている。この中間層
（５＋　）　、（６＋　）は、チャネル領域とソース・
ドレイン領域の間の深さに形成され、しかも不純物の濃
度もチャネル領域とソース・ドレイン領域の間の値にな
る様に形成される。この様に、中間層（５１）。

（６，）を新たに設ける事によって、ゲート長を短くし
てＭＥＳＦＥＴ自体を小さく設計しても、ソース・ドレ
イン領域のエツジ（Ａ）　、　（Ｂ）に電界が集中する
ことがないのでドレイン領域→チャネル領域下の基板中
→ソース領域を通るリーク電流（４１）の発生を防ぐこ
とができる。これにより、ドレイン電流（４０）はチャ
ネル領域（２）のみに流れる。

しかしながら、このＭＥＳＦＥＴには相互コンダクタン
ス（ｇｍ）が向上できないという問題があった。

即ち、ｇｍは ｇｒｒｌｏ：真性相互コンダクタンス 几８ｇ二ソース・ゲート電極間抵抗 で表わされるが、この際中間層（５□）はソース領域（
５りに比べて不純物濃度は低くしかもドレイン電流（４
０）の流れる方向と垂直な面の断面積が小さいため、こ
の層の抵抗（Ｒ２）は高い。従ってＲｓｇ＝（ソース領
域の抵抗：Ｒ，）＋（中間層の抵抗：Ｒ２）は、中間層
がなくチャネル領域にソース領域が直結した構造のＦＥ
Ｔに比べて大きくなる。従って、ｇｍを大きくすること
は困難であった。

（発明が解決しようとする課題） 従来の電界効果トランジスタは、チャネル領域とソース
φドレイン領域間に夫々中間層を介在してソース・ドレ
イン領域のエツジでの電界集中を少なくしているため、
基板側への電流リークを抑えることができたが、この中
間層自体の抵抗が高いために、相互コンダクタンスが向
上できなかった。

本発明は上記問題点に鑑みなされたもので、基板側への
電流リークを来たすことなく、シかも、高い相互コンダ
クタンスを持った電界効果トランジスタを提供する事を
第１の目的とする。

また、上記の様な電界効果トランジスタを容易に形成す
ることのできる電界効果トランジスタの製造方法を提供
することを第２の目的とする。

〔発明の構成〕

（課題を解決するだめの手段） 上記目的を達成するために、第１の発明は、半導体基板
表面に形成されたチャネル領域と、このチャネル領域の
表面に形成された制御ゲートと、この制御ゲートの両側
の前記基板表面に前記チャネル領域より深く形成された
一導電型のソース・ドレイン領域と、前記チャネル領域
及び前記ソース番ドレイン領域間に夫々介在し、前記チ
ャネル領域以下で前記ソース・ドレイン領域より浅く形
成され前記ソース・ドレイン領域と同一導電型の中間層
とを備える電界効果トランジスタにおいて、前記ソース
領域とこれに隣接する中間層に跨がって形成され、前記
ソース・ドレイン領域と同一導電型の不純物層を具備し
たことを特徴とする電界効果トランジスタを提供するも
のである。

さらに第２の発明は、半導体基板表面に第１の不純物層
を形成する工程と、この第１の不純物層表面に制御ゲー
トヲ形成する工程と、この制御ゲートをマスクにして前
記基板に不純物を導入し前記制御ゲートの両側に前記第
１の不純物層以下の深さの第２の不純物層を形成する工
程と、前記制御ゲートの側壁に絶縁層を残置する工程と
、この絶縁層及び前記制御ゲートをマスクにして前記基
板に不純物を導入し前記第２の不純物層より深くこれと
同一導電型のソース・ドレイン領域を形成する工程とを
備えた電界効果トランジスタの製造方法において、前記
絶縁層及び前記制御ゲートをマスクにして前記ソース領
域から前記ドレイン領域方向へ斜めにイオンを注入し、
ソース領域及びこれに隣接する第２の不純物層に跨が９
前記ソース・ドレイン領域と同一導電型の第３の不純物
層を形成する事を特徴とする電界効果トランジスタの製
造方法を提供するものである。

（作用） 本発明によれば、ソース領域とこれに隣接する中間層に
跨がる様に不純物層を重ねて形成するた互コンダクタン
スＣｇｍＭｓ向上する。しかも、所謂ＬＤＤ構造自体は
不純物層形成後も何ら変ゎシないため、リーク電流発生
の問題もない。また、不純物層を形成するためにソース
領域方向から斜めにイオン注入するだけでゲート電極の
側壁に形成された絶縁物を除去することなく、絶縁物下
の中間層まで延びた形状の不純物層を形成できる。

（実施例） 本発明の詳細を実施例によって説明する。

本発明の第１の実施例に係るＭＥＳＦＥＴを第１図に示
す。第１図（ａ）は平面図、またとのＡ　−Ａ’断面を
第１図（ｂ）に示した。基板例えば半絶縁性のＧ　ａ　
Ａ　ｓ基板（１）の表面にｎ型チャネル領域（２宜）が
形成され、この表面にこの領域とショットキー接合を成
す例えば窒化タングステン（ＷＮｘ）のゲート電極（３
，）が形成されている。このゲート電極（３２）の両側
の基板表面には、絶縁層（４）だけ隔てて１型のソース
・ドレイン領域（Ｓ４）　、　（６，）が形成されてい
る。このソース・ドレイン領域（５４）　、　（６４）
　ハ低抵抗になる様に、チャネル領域（２２）に比べて
、十分深くしかも高不純物濃度にしておく。このソース
・ドレイン領域（５４）　、　（６４）の表面には下か
らＡｕＧｅ／Ａｕからなるオーミック性のソース・ドレ
イン電極ｕ値、Ｑυが形成されている。（５３）　、　
（６３）はチャネル領域（２ｚ）とソース・ドレイン領
域（５４）。

（６４）間に夫々介在して形成されたｎ型の中間層であ
る。この中間層（５３）　、　（６３）はチャネル領域
（２２）とソース・ドレイン領域（５４）　、　（６，
）の間の深さに形成され、しかもその不純物濃度もチャ
ネル領域（２２）より低く、ソース・ドレイン領域（５
４）　、　（６４）より高くしである。（８２）　、　
（９ｚ）はこのＭＥＳＦＥＴの特徴であるｎ型不純物層
である。特にｎ型不純物層（８冨）はソース領域（５４
）と中間層（５３）に跨がル重ねて形成されている。つ
まシこのｎ型不純物層（８ｚ）は、この層の形成の際に
導入された不純物と、ソース領域（５４）及び中間層（
５３）中に既にあった不純物とが相まって、最も高い不
純物濃度になっている。従って、このｎ型不純物層（８
２）が存在する事により、ゲート電極（３２）からソー
ス領域（５４）に接する面までの中間層（５３）の抵抗
（Ｒ２）と、中間層（５３）に接する面からソース電極
（１０）までのソース領域（５番）の抵抗（Ｒ１）は、
ｎ型不純物層（８２）がない場合に比べ低くなる。これ
により高い相互コンダクタンス（ｇｍ）を得ることがで
きる。午れに伴って電流駆動能力ＣＫ値）、シゃ新局波
数（ｆｔ）等も向上する。もう一方のｎ型不純物層（９
２）はソース領域（５４）側にないため相互コンダクタ
ンス（ｇｒｌｌ）向上には寄与しない。それゆえに、こ
の不純物層（９，）は必ずしも形成しなくても構わない
。しかし形成した場合にはドレイン領域（６４）の抵抗
が低減するという効果が生じる。（４）、αり、ｕりは
絶縁膜例えばＳ　ｉ　０２膜である。

次ぎにこのＭＥＳＦＥＴの製造方法について第２図に沿
って説明する。

先ず、基板例えば（１００）を主面とする半絶縁性Ｇａ
Ａｓ基板（１）表面に、加速電圧３０ｋｅ■、ドース量
７　Ｘ　１０１２ｃｍ　２の条件にて８１イオンを注入
し、８２０℃、２０分の熱処理を行ってｎ型層（２１）
を形成する。さらにこのｎ型層（２，）表面を含む基板
表面に、例えば反応性スパッターにより窒化タングステ
ン（ＷＮｘ　）膜（３１）を被着する。ここではｎ型層
（２１）とシ田ットキー接合するものとして窒化タング
ステンを選んだが、他のものでも構わない（第２図（ａ
））。

次いで、窒化タングステン膜（３□）を異方性エツチン
グによりゲート電極（３２）に加工する。この後、この
ゲート電極（３□）上から加速電圧１２０　ｋｅｙ、　
　ドーズ量３Ｘ１０　ｔｙｎ　　の条件にて８１イオン
を注入し、浅いイオン注入層（５１）　、　（６ｔ）を
形成する。この時チャネル領域（２２）が形成される。

さらに全面に化学的気相成長法により絶縁層例えば５ｉ
ｎ２層を形成した後エッチバックすることにより、ゲー
ト電極（３ｚ）の側壁に絶縁層（４）を残置する（第２
図（ｂ））。

その後ゲート電極（３２）及び絶縁層（４）をマスクに
して、加速電圧６０ｋｅＶＸ　　ドース量１×１０１３
ｃｒｎ−２ノ条件にて、基板（１）にＳｉイオンを注入
し、深いイオン注入層（５ｚ）　、　（６ｇ）を形成す
る（第２図（Ｃ））。

さらにレジストのマスク（７）を形成し、これとゲート
電極（３２）及び絶縁層（４）をマスクにして加速電圧
１００　ｋｅｙ、ドーズ量２Ｘ１０　　ｔｙｎ　　の条
件にてＳｉイオンを基板中に注入し、イオン注入層（８
＋　）　、　（９＋　）を形成する。このイオン注入で
は、ゲート電極（３２）の直上からソース側となる方向
へ傾けた角度（α）を４５°にして行う（第２図（ｄ）
）。

最後にヒ素雰囲気中で温度８２０℃、２０分の条件にて
活性化のためのアニールを行うことにより、ｎ型中間層
（５ｇ）　、　（６ｓ）、ｎ＋型ソース・ドレイン領域
（５番）、（６４）及び計型不純物層（８２）　、　（
９２）を形成する。この抜工からＡｕＧｅ　／Ａｕのソ
ースΦドレイン電極（１Ｇ　、　（Ｌυを形成してＬＤ
Ｄ構造のＭＢＳＦＥＴを完成する（第２図（ｅ））。

この製造方法では、第２図（ｄ）の説明で述べた様に、
角度（α）だけ傾けてイオン注入する工程を追加するだ
けで、ゲート電極（３２）の側壁に形成された絶縁層（
４）を除去する事なく、この絶縁層（４）下の中間層（
５３）にイオンを注入できる。従ってソース領域（５４
）とこれに隣接する中間層（５３）に跨がるｎ型の高濃
度不純物層（８ｚ）を容易に形成できる。

次ぎに、本発明の第２の実施例を説明する。

この実施例は、先の実施例と同様なＭＢＳＦＥＴに係る
ものであシ、異なる点は、ソース領域と中間層に跨がる
不純物層の形状と形成方法である。

第３図は、ソース・ドレイン領域形成のだめのイオン注
入が終った後の状態を示す断面図である。

以下の説明では先の実施例と同一箇所は図一番号を附す
。（３０）はＳｉイオンであシ、第４図（後述する）で
説明する角度α、βを所望の値例えばα−１５°。

β−１０°に設定して夫々の領域注入する。この角度（
α）、（ロ）であれば、この（１００）面を主面とする
基板ｆｌ）に対し、Ｓｉイオンは基板を構成する原子に
衝突して反射する。これにより、ｎ型の不純物層となる
イオン注入層（３１）はゲート電極（３，）により近く
張シ出た形状となる。また、第１の実施例に比べ多くの
イオンを注入できる。この様にイオン注入することで、
ＭＥＳＦＥＴ完成後のｎ型の不純物層はソース領域に隣
接する中間層の広い領域に重なるため、この中間層の抵
抗は先の実施例と比べ一層低くなる。

ｎ＋型不純物層形成の際のイオン注入角度（α）、（ロ
）について第４図に沿ってもう少し詳しく説明する。

第４図（ａ）は基板（１１の夫々の面方位とＭＢＳＦＥ
Ｔの位置関係を示す。（４１）は、（１００）　Ａ面、
（４２）は（１００）Ｂ面、（４３）はｃｉｏｏ）　ｃ
面である。この斜視図のＡ−Ａ１断面を第４図（ｂ）に
また、Ｂ　−Ｂ’断面を第４図（Ｃ）に夫々示す。角度
（α）、（支）は夫々（１００）　Ｃ面（４３）の法線
方向からの角度を示す。種々の実験を行った結果、αを
１ｔ以上、１８．４°　以下、或は４０°以上、４５°
以下の範囲内に設定すると共に、βを３°以上、１５°
以下に設定する事により、注入しだＳｉイオンを基板（
１１内で反射させることができる。イオン種はＳｔを用
いたが、他のイオン種例えばＳｎ或はＰｂでも、この範
囲内にて注入することによりＳ１同様に反射させること
ができる。

本実施例の場合、基板に（１００）を主面とするものを
用いたので角度（α）、（ロ）を上記範囲に設定したが
、基板の面方位が異る場合には、上述した様にイオンが
基板を構成する原子に反射する角度（α）。

（ロ）を所望に応じて選べば良い。

以上の実施例では、ｎ型不純物層は、チャネル領域を形
成した後、■中間層となるイオン注入層の形成→■ソー
ス・ドレイン領域となるイオン注入層の形成→■ｎ型不
純物層となるイオン注入層の形成の各イオン注入工程を
行い、この後■活性化のためのアニールを行ってｎ型中
間層、ｎ型ソースｅドレイン領域及びｎ型不純物層を同
時に完成させた。しかしながらこの製造工程に拘わるこ
となくｎ型不純物層を形成できる。例えば、ｎ型不純物
層形成のためのイオン注入を工程■を、工程■の前或は
工程■と■の間に入れても良い。また、活性化のだめの
アニール工程■は、全てのイオン注入工程が終った後に
行わなくても例えば、夫々のイオン注入工程毎に行って
も構わない。この場合、各アニール工程終了毎に、各層
或は領域が形成されることになる。

ここでは、全てのｎ型或はｎ型の領域をイオン注入法で
形成したが、これに限ることはなく、ｎ型チャネル領域
、ｎ型中間層及びｎ型ソース・ドレイン領域を他の不純
物拡散法例えば固相拡散法によっても形成できる。この
場合でもｎ型不純物層は斜め方向からのイオン注入法に
より形成する。

また、ここで説明したＬＤＤ構造のＭＥＳＦＥＴは、中
間層がチャネル領域とソース舎ドレイン領域の中間の不
純物濃度であシ、シかもチャネル領域とソース・ドレイ
ン領域の間の深さに形成されている。しかしながら、こ
れに限ることはなく、この中間層の濃度は、高濃度であ
る方が好ましく、例えばソース・ドレイン領域より高濃
度でも良い。

中間層の形成される深さは、（Ｉ）少なくともチャネル
領域と同じか又はこれより深く設定され、しかも（２）
ソース・ドレイン領域より浅い必要がある。

なぜならば（１）については、チャネル領域より浅いと
中間層の抵抗が高くな、？、（２＋については、これ以
下の深さになると、中間層形成によるリーク電流低減効
果がなくなるからである。

以上の実施例ではＭＥＳＦＥＴについて述べたが、電極
が異なる構造のＭＯ８型ＦＥＴ、ＭＩＳ型ＦＥＴ或は接
合型ＦＥＴであっても適用することができる。

この場合、ＭＯ８型ＦＥＴはチャネル領域がソース・ド
レイン領域と導電屋が異なるものが主流であるが（例え
ばソース・ドレイン領域がｎ型でチャネル領域は基板と
同じｐ型のＭＯ８ｆｉＦＥＴ）、この様なものに対して
も本発明は適用できる。

本発明は上記実施例に限るものではなく以下の様にして
も良い。

■基板材料はＧａＡｓに限ることはなく、他の化合物半
導体例えばＩｎＰ、Ｉｎ８ｂ或は、８１やＧｅ等の■族
生導体を用いるものであっても用いることができる。

■ゲート電極材料は、窒化タングステン（ＷＮｘ　）の
他、硅化タングステン（ＷＳｉｘ）や他の高融点金属の
窒化物或は硅化物を用いることができる。

■ソース・ドレイン領域及び中間層は夫々ｎ型に限るこ
とはなく、ｐ型であっても良い。

〔発明の効果〕

上記構成によれば、リーク電流を抑え、しかも高い高い
相互コンダクタンスを有するＦＥＴを容易に形成できる
。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２図は本発
明の第１の実施例を示す断面図、第３図は本発明の第２
実施例金示す断面図、第４図は本発明の第２の実施例を
説明する図、第５図は従来例を示す断面図である。 １・・・Ｇ　ａ　Ａ　ｓ基板、２・・・チャネル領域、
３・・・ゲート電極、４，１２．１３・・・絶縁層、５
３・・・中間層、５４・・・ソース領域、６３・・・中
間層、６４・・・ドレイン領域、８ｚ、９ｇ・・・ｎ型
不純物層、１０・・・ソース電極、１１・・・ドレイン
電極。

Claims (4)

【特許請求の範囲】
1. （１）半導体基板表面に形成されたチャネル領域と、こ
   のチャネル領域の表面に形成された制御ゲートと、この
   制御ゲートの両側の前記基板表面に前記チャネル領域よ
   り深く形成された一導電型のソース・ドレイン領域と、
   前記チャネル領域及び前記ソース・ドレイン領域間に夫
   々介在し、前記チャネル領域以下で前記ソース・ドレイ
   ン領域より浅く形成され前記ソース・ドレイン領域と同
   一導電型の中間層とを備える電界効果トランジスタにお
   いて、前記ソース領域とこれに隣接する中間層に跨がっ
   て形成され、前記ソース・ドレイン領域と同一導電型の
   不純物層を具備したことを特徴とする電界効果トランジ
   スタ。
2. （２）半導体基板表面に第１の不純物層を形成する工程
   と、この第１の不純物層表面に制御ゲートを形成する工
   程と、この制御ゲートをマスクにして前記基板に不純物
   を導入し前記制御ゲートの両側に前記第１の不純物層以
   下の深さの第２の不純物層を形成する工程と、前記制御
   ゲートの側壁に絶縁層を残置する工程と、この絶縁層及
   び前記制御ゲートをマスクにして前記基板に不純物を導
   入し前記第２の不純物層より深くこれと同一導電型のソ
   ース・ドレイン領域を形成する工程とを備えた電界効果
   トランジスタの製造方法において、前記絶縁層及び前記
   制御ゲートをマスクにして前記ソース領域から前記ドレ
   イン領域方向へ斜めにイオンを注入し、ソース領域及び
   これに隣接する第２の不純物層に跨がり前記ソース・ド
   レイン領域と同一導電型の第３の不純物層を形成する事
   を特徴とする電界効果トランジスタの製造方法。
3. （３）前記ソース領域及びこれに隣接する第３の不純物
   層を構成する原子に当たって反射する角度にて、前記イ
   オンを注入する事を特徴とする請求項２記載の電界効果
   トランジスタの製造方法。
4. （４）前記制御ゲートは、ショットキーゲート電極であ
   る事を特徴とする請求項２記載の電界効果トランジスタ
   の製造方法。