JPS6318678A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電界効果トランジスタの作成方法に係り、特
に、サブミクロンオーダーのゲート長を有する砒化ガリ
ウム（ＧａＡｓ）を用いた電界効果トランジスタの形成
に好適な半導体装置の製造方法に関する。

〔従来の技術〕

従来、大規模集積回路（ＬＳ、Ｉ）の基本デバイスであ
る電界効果トランジスタ（ＦＥＴ）の作成方法としては
、 （１）アイ・イー・イー・イー、トランザクション　オ
ン　エレクトロン　デバイセズ、イー・ディー２９．ナ
ンバー８　（１９８２年）第１１７１頁から第１１７８
頁（Ｉ　Ｅ　Ｅ　Ｅ　、　Ｔｒａｎｓ。

Ｅｌｅｃｔ、ｒｏｎ　Ｄｅｖｉｃｅｓ、　ＥＤ−２９＋
　　ＰＩ）、　１１７１−１１７８）に記載されている
方法、 （２）アイ・イー・イー・イー、インターナショナル　
ソリッド　ステート　サーキット　コンファレンス　１
９８３年、第４４頁から第４５頁（Ｉ　　Ｅ　　Ｅ　　
Ｅ　　＋　　　Ｔ　ｎｔ、ｃｒｎａｔ、１ｏｎａｌ　　
５ｏｌｉｄ−ｓｔａｔｕｅｃｉｒｃｕｉｔ、ｃｏｎｆｅ
ｒｅｎｃｅ＋　　１　９　８　３　　＋　　ｐｐ、４　
４−４　５）に記載されている方法があった。

〔発明が解決しようとする問題点〕

上記従来方法（１）では、ゲート電極形成工程が複雑す
ぎて、再現性の良いゲート長を特にサブミクロンオーダ
ーの領域で形成できにくいという大きな問題点が生じて
いた。又、ゲート電極形成のプロセス工程が多く、再現
性、信頼性に乏しいという欠点が存在した。

一方、上記従来方法（２）のゲート電極形成方法は、極
めて単純であるが、加工ゲート長１μｍ以下で、いわゆ
る短チャンネル効果（ゲート長短縮化に伴い、トランジ
スタの閾値電圧Ｖｔｈが深くなる現象）が顕著となり実
際に、工業ベースで歩留り良く生産することは困難であ
った。一方従来方法（１）については、ゲート長のサブ
ミクロン化に伴う短チャンネル効果は小さいものの、ゲ
ート電極が絶縁膜を介して能動層と対しする領域が大き
くゲート周辺の容量の増大をまねき、ゲート長微細化に
よるトランジスタの高性能化をさまたげてきた。

本発明の目的は、電界効果トランジスタを用いたＬＳＩ
の高性能化を図るために、歩留り、再現性の良いサブミ
クロンオーダーのゲート長を有するゲート電極をソース
・ドレイン領域と自己整合的に形成することにある。

〔問題点を解決するための手段〕

上記目的を達成する本発明の製造方法を第１図（ａ）〜
（ｅ）の断面図を用いて説明する。

ｎ型能動層１１に対し、ソース・ドレイン領域たるｎ中
領域を形成する時の保護膜となる絶縁膜１２及び、絶縁
膜１２に対して選択エツチングが可能な別の絶縁膜１３
を形成後、ゲート領域形成のためのホトレジスト２０の
加工を行なう（第１図（ａ）　）　。

次にこのホトレジスト２０をマスクとして、異方性ドラ
イエツチング方法を用いてｓｍ膜１３を取り除く。絶縁
膜１２が薄い（大略５０〜１５０ｎｍ）場合にはそのま
まの状態で、厚い場合（大略２００〜８００ｎｍ）には
、薄くなるまで異方性エツチングで絶縁膜１２の一部を
取り除く。

次に、ゲートホトレジスト２０．絶縁膜１３をマスクに
して、ｎ＋領域１４をイオン注入法を用いて形成する（
第１図（ｂ））。

次にホトレジスト２０を取り除去し、洗浄後熱工程を通
し、ｎ中領域１４のイオン注入されたイオンを活性化す
る。

次に全面にホトレジストを被着させ、エッチバック等の
方法を用いて第１図（ｃ）の状態まで形成する。

次に、エツチングにより絶縁膜１３．１２を除去する。

次に、ホトレジスト１５を変形させない程度の低温（室
温〜１２０℃）で、光ＣＶ　Ｄ　（Ｐ　ｈｏｔ。

Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉシ１ｏｎ
）法を用いてＳｉＮ膜１６を大略５〜３００ｎｍの範囲
で被着させる（第１図（ｄ））。

次に、絶縁膜１２、及びホトレジスト１５の側壁に形成
されている光ＣＶＤによるＳｉＮ［のみを残す様な異方
性エツチングを用いて、平坦部の光ＣＶＤによる５ｉＮ
ｆＦＪを除去する。

続いてリフトオフの可能なゲート用メタルを蒸着してリ
フトオフを行ない、ゲートメタル１７を形成する（第１
図（ｅ））。

〔作用〕

本発明によれば、ゲートホトレジスト２０の加工最小寸
法（従来の縮少露光投影方式では、光の場合１〜０．７
μｍが安定に形成できる最小寸法）ＬＯ及び、異方性で
エツチングで決まるダミーゲート絶縁膜１３の寸法り、
とで決定されるｎ十領域間の距離Ｌ２は、Ｌｏ、Ｌ、の
再現性、制御性で決定される。一般にはＬ　ｏ　＞　Ｌ
　、＞　Ｌ　２に選ぶことが可能である。通常の縮少露
光投影方式ではＬ　ｔ　ｅ　Ｌ　Ｏレベルで０．７μｍ
が下限であり対応するＬ２は０．５μｍレベルと考えら
れる。この様なｎ中領域の間隔、ダミーゲート絶縁膜１
３の再現性、制御性のある領域では、光ＣＶＤによるＳ
ｉＮ膜の極めて遅い被着レート（２〜１０ｎｍ／ｍ１ｎ
）による高い膜厚制御能力のため、ゲート長しイを極め
て高い加ニレベルで制御できる。

なお、ｎ型ＡＱＧａＡｓ／高純度ＧａＡｓ単一へテロ接
合界面に形成される二次元電子ガス（Ｔｗ。

Ｄｉｍｅｎｓｉａｎａｌ　Ｅ　１ｅｃｔ、ｒｏｎ　Ｇａ
ｓ　：　２　Ｄ　Ｅ　Ｇ　）　を能動層に用いる、いわ
ゆる２ＤＥＣ−ＦＥＴに本発明を適用する場合には、ｎ
＋イオン注入の工程は必ずしも必要ない。

又、光ＣＶＤによるＳｉＮ膜の膜質はＬＳＩ保護膜に要
求されるなど厳しいものではなく、フォトレジストを変
形させることなく、凹部の側壁に制御性良く被着する他
の絶縁物、有機物でも良い。

〔実施例〕

以下、本発明を実施例を通して更に詳しく説明する。

実施例１゜ 第１図を用いてゲート長０．５μｍのＧ　ａ　Ａ　ｓＭ
ＥＳＦＥＴ　　ＬＳＩに本発明を適用した場合の実施例
を示す。本実施例では先に示した＠１図に示す工程で、
具体的にどの様な材料、製造条件を用いたかを示してい
く。

半絶縁性ＧａＡｓ基板１０にＳｉイオンをイオン注入す
ることにより能動層１１を形成する。

次に熱ＣＶＤ法によりＳｉＮでできた絶縁膜１２を１５
００人形成後、熱ＣＶＤ法によりＳｉＯ２でできた絶縁
膜１３を８５００人形成した。

その後ゲートホトレジスト２０を加工し、ダミーホトレ
ジストゲート長Ｌｏは０．９μｍであった（第１図（ａ
））、引き続き異方性ドライエツチングを用いて５１０
２１３をエツチング除去した。その場合サイドエツチン
グによりダミーゲート５ｉ０２１３のゲート長し、は０
．７ｐｍであった。

更に、Ｓｉイオンを２００　ｈｅｖの加速電圧で０．５
　Ｘ　１０１２ｒｓ、−２のドース厚イオン注入し。

ｎ＋１４を形成した。ホトレジスト２０を除去後。

９５０℃１０　ｓｅｃのランプアニール法でｎ中層工４
を電気的に活性化した。

次に、ウェーハ洗浄後、ホトレジスト１５を１．６μｍ
被着させ、エッチバック法を用いてホトレジスト膜１５
の膜厚を０．９μｍに形成した（第１図（Ｃ））。次に
化学エツチングによりＳ　ｉ　Ｏ２（７）　＃！ｌ　ｍ
　［１３又１；！、Ｓ　ｉ　Ｎ　１２　テテｌｊ！ｆ＝
絶縁膜１２を除去し、ゲート電極形成部分を光ＣＶＤ法
を用いて５０°Ｃの基板温度（通常室温から１２０℃ま
で用いている）でＳｉＮ膜１６を２０００人形成した（
第１図（ｄ））、光ＣＶＤは、平坦部および側壁部分と
もに膜厚２０００人形成できるメリットがある２次に異
方性ドライエツチングを用いて凹部のＳｉＮを除去し、
ゲートメタルとして、Ｍ　ｏ　／　Ａ　ｕを蒸着し、リ
フトオフ法によりゲート電極１７を形成した。

その後、マスク合せによりソース・ドレイン電極１８．
１９を形成した（第１図（Ｃ））。

本実施例では、ＧａＡｓＭＥＳＦＥＴについて示したが
、ｎ型ＡＱＧａＡｓ／高純度Ｇ　ａ　Ａ　ｓ単一へテロ
接合界面の２次元電子ガス（２ＤＥＧ）を利用する２Ｄ
ＥＧＦＥＴの場合にも適用できる。

その場合、ｎ型Ｇ　ａ　Ａ　ｓの一部をリセスエッチン
グ等で除去し、ゲート電極を形成しても良い。

又、ＧａＡｓ　ＭＥＳ　　ＦＥＴをイオン注入法で作る
のではなく、エピタキシャル技術を用いて作る場合にも
適用できる。

その場合もｎ十型Ｇ　ａ　Ａ　ｓ　Ｐｌｊをリセスエッ
チングしたのちｎ型Ｇ　ａ　Ａ　ｓ層にショットキー電
極を形成してもよい。

実施例２゜ イオン注入法で、　Ｌｏｗ　ｎｏｉｓｅ　ＧａＡｓ　Ｍ
Ｅ　５ＦＥＴを試作した場合の例を第２図に示す。

実施例１と同様の工程を経てｎ型能動層１１及びｎ中領
域１４をイオン注入法を用いて形成した。

実施例１と異なる点の一つはゲートホトレジスト２０の
ダミーゲート長ＬＯが０．７μｍに形成しである点であ
る。又、将来ゲート全屈としてＡＱ（アルミニウム）を
４００．０〜８０００人蒸着することに対応して、Ｓｉ
○２膜１３を１μｍとした点である。

次に、ステンプガバレッジの非常に悪いプラズマＣＶＤ
法を用いて７０℃の基板温度で５ｉＮ３３．３４を５０
００人形成した。

更に、ホトレジスト２０及びホトレジスト上のＳｉＮ膜
３４を選択的に除去し、アニールを行ないｎ中領域１４
を電気的に活性化した。

以後の工程は、実施例１とほぼ同じであるが、異なる点
はゲートメタルとしてＡ２を５０００人蒸着０た点であ
る。

又、本実施例はＬｏｗ　ｎｏｉｓｅ　２ＤＥＧ　　ＦＥ
Ｔにおいても有効であることは言うまでもない。

本実施例では、ゲート長０．３μｍであり、１２ＧＨｚ
の高周波では１．３ｄＢのｎｏｉｓｅｆｉｇｕｒｅであ
った。

以上の実施例ではｎチャンネルＦＥＴの場合についての
適用例のみを示した。しかし、ＰチャンネルＦＥＴにお
いても有効であり、相補型ＦＥＴ（ｎチャンネルとＰチ
ャンネルが同一面内に形成されている）においても有効
である。

ホトレジスト上Ｍ、１Ｍ膜１６としては、光ＣＶＤによ
るＳｉＮ、アモルファスＳｉ、５ｉ０２゜ＡＱ２０３等
の絶縁膜でもよい。又、ホトレジストを変形させなけ九
ば必ずしも光ＣＶＤ法で形成する必要はない。たとえば
室温でマイクロ波を用いて形成したプラズマを用いるＣ
ＶＤ法でもよい。

〔発明の効果〕

本発明によ汎ば、 ダミーとなる絶縁膜をマスクにして、ｎ＋領領域形成後
、埋込みホトレジストを用いて、ダミーゲートを除去し
、制御性が良く、ステップガバレッジの良い、かつホト
レジストを変形させない光ＣＶＤ法等を用いてホトレジ
スト上絶縁膜を形成できるので １）極めて細いゲート長のＦＥＴが形成可能となる。

２）　　ｎ＋領領域ゲート電極との間隔が雨めて少ない
ＦＥＴを形成できる。

その結果、再現性の良い、高性能なＦＥＴを形成できる
という効果がある。

【図面の簡単な説明】

第１図は１本発明の一実施例を示す電界効果トランジス
タの断面図、第２図は本発明の他の実施例を示す電界効
果トランジスタの断面図。 １０・・・基板、１１・・・ｎ型能動層、１２．１３・
・・絶縁膜、１４・・・ｎ中領域、１５・・・埋込みホ
トレジスト、１６・・・５ｉＮＩｐＪ、１７・・・ゲー
トメタル、１８・・・ソート電極、１９・・・ドレイン
電極、２０・・・ダミーゲートホトレジスト、３４・・
・絶縁膜。

Claims (1)

1. 【特許請求の範囲】 １、少なくとも基板上に設けられた第１の絶縁膜をパタ
   ーニングする工程と、前記パターニングされた第１の絶
   縁膜のない領域を感光性のある有機物で埋込む工程、前
   記第１の絶縁膜を除去する工程、前記基板上に第２の絶
   縁膜を被着する工程、前記第２の絶縁膜のうち水平部分
   を除去する工程、前記水平部分の所定領域に金属膜を被
   着する工程を含むことを特徴とする半導体装置の製造方
   法。 ２、特許請求の範囲第１項記載の半導体装置の製造方法
   において、前記第１の絶縁膜は、イオン注入のマスクと
   なることを特徴とする半導体装置の製造方法。