JPS5921193B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPS5921193B2 JPS5921193B2 JP6549477A JP6549477A JPS5921193B2 JP S5921193 B2 JPS5921193 B2 JP S5921193B2 JP 6549477 A JP6549477 A JP 6549477A JP 6549477 A JP6549477 A JP 6549477A JP S5921193 B2 JPS5921193 B2 JP S5921193B2
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- JP
- Japan
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- metal
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Description
【発明の詳細な説明】
本発明は短いゲート長をもつ電界効果トランジスタ（以
下ＦＥＴという）の製造方法に関する。
下ＦＥＴという）の製造方法に関する。
従来、高速用あるいは高周波用のＦＥＴの製造において
は、いわゆるセルフアライン方式がパターン寸法を小さ
くとることができるために有効な方法として用いられて
いる。この方式はマスクパターンの工程数を省略して微
細なパターンを形成するためのものであるが、しかしこ
の方式によるとしても光の干渉による限界のため、２μ
ｍ以下の幅をもつ微細マスクパターンを形成することは
極めて困難である。本発明はゲート層を形成するために
用いるソース電極およびドレイン電極の間のパターン幅
を、斜の方向より金属を蒸着付加させることによつてよ
り狭くし、ゲート長の極めて短いＦＥＴを製造する方法
に関する。
は、いわゆるセルフアライン方式がパターン寸法を小さ
くとることができるために有効な方法として用いられて
いる。この方式はマスクパターンの工程数を省略して微
細なパターンを形成するためのものであるが、しかしこ
の方式によるとしても光の干渉による限界のため、２μ
ｍ以下の幅をもつ微細マスクパターンを形成することは
極めて困難である。本発明はゲート層を形成するために
用いるソース電極およびドレイン電極の間のパターン幅
を、斜の方向より金属を蒸着付加させることによつてよ
り狭くし、ゲート長の極めて短いＦＥＴを製造する方法
に関する。
第１図に示すごとく高比抵抗ＧａＡｓ基板１に、不純物
濃度が１×１０１７（り７ｌ−３のｎ型導電層２を約０
．２μｍの厚さに成長させ、次に不純物濃度がｌ×１０
”８ｃ７ｎ−゜程度の高純度ｎ型導電層３を約１．０μ
ｍ成長させ、さらにＡｕ−Ｇｅ／Ａｕ等の金属層４を約
０．５μｍの厚さに真空蒸着法又はメッキ法により形成
させてオーミック接触とした構造のＧａＡｓウェハを出
発材料として用いる。
濃度が１×１０１７（り７ｌ−３のｎ型導電層２を約０
．２μｍの厚さに成長させ、次に不純物濃度がｌ×１０
”８ｃ７ｎ−゜程度の高純度ｎ型導電層３を約１．０μ
ｍ成長させ、さらにＡｕ−Ｇｅ／Ａｕ等の金属層４を約
０．５μｍの厚さに真空蒸着法又はメッキ法により形成
させてオーミック接触とした構造のＧａＡｓウェハを出
発材料として用いる。
次に金属層４を例えば２μｍ程度に幅せまく工ツチング
除去し、ソース電極およびドレイン電極となるべき部分
５および６を形成させ、次に当該金属層５および６をマ
スクとしてＧａＡｓ導電層３の全部と導電層２の一部を
エッチング除去することによつて開口部１を形成する（
第２図）。
除去し、ソース電極およびドレイン電極となるべき部分
５および６を形成させ、次に当該金属層５および６をマ
スクとしてＧａＡｓ導電層３の全部と導電層２の一部を
エッチング除去することによつて開口部１を形成する（
第２図）。
このＧａＡｓ導電層のエッチング除去は、ＧａＡｓ導電
層２が約０．２μｍ程度に薄いため、この層が除去され
ないようきわめて精度良くおこなう必要かある。
層２が約０．２μｍ程度に薄いため、この層が除去され
ないようきわめて精度良くおこなう必要かある。
ＫＯＨ＋Ｈ２Ｏ２の混液による化学エッチング除去かあ
るいはＡｒ粒子によるスパッタエッチング等の方法によ
つて除去する。次にＡｕ等の金属層を、このＧａＡｓウ
ェハに垂直な方向からでなくソース側あるいはドレイン
側へ傾斜させた方向から順次にもしくは同時に成長させ
る。
るいはＡｒ粒子によるスパッタエッチング等の方法によ
つて除去する。次にＡｕ等の金属層を、このＧａＡｓウ
ェハに垂直な方向からでなくソース側あるいはドレイン
側へ傾斜させた方向から順次にもしくは同時に成長させ
る。
いま金属層５および６のパターン間隔をｌμｍとし、金
属層４及び導電層３の厚さをＸμｍとし、エツチング除
去したＧａＡｓウエハの開口部の深さをＹｔｔｍとする
ときとなるような角度θを定義するとき、ＧａＡｓウエ
ハ表面と垂直となる線に対し角度θより大きな角度の方
向から金属を蒸着法によつて成長させると、開口部７の
側面に金属層か付着するので、ソース電極層およびドレ
イン電極層は第３図の８および９に示すような構造のも
のとなる。
属層４及び導電層３の厚さをＸμｍとし、エツチング除
去したＧａＡｓウエハの開口部の深さをＹｔｔｍとする
ときとなるような角度θを定義するとき、ＧａＡｓウエ
ハ表面と垂直となる線に対し角度θより大きな角度の方
向から金属を蒸着法によつて成長させると、開口部７の
側面に金属層か付着するので、ソース電極層およびドレ
イン電極層は第３図の８および９に示すような構造のも
のとなる。
この場合、上記条件を充す角度より金属層を生成させる
ことによつて金属層は開口部の底面である導電層２には
付着することはない。
ことによつて金属層は開口部の底面である導電層２には
付着することはない。
また、たとえ若干の角度のずれで金属層が薄く付着した
としても、極めて軽くエツチング除去することによつて
、開口部の展面においてＧａＡｓ導電層を露出させるこ
とができる。次にゲート電極１０をソース電極８および
ドレイン電極９をマスクとして所定の厚さ例えば０．５
μｍ成長させる（第４図）。
としても、極めて軽くエツチング除去することによつて
、開口部の展面においてＧａＡｓ導電層を露出させるこ
とができる。次にゲート電極１０をソース電極８および
ドレイン電極９をマスクとして所定の厚さ例えば０．５
μｍ成長させる（第４図）。
本発明は第４図に示すように、ソース電極８とドレイン
電極９との間のパターン間隔を、通常の光学的窓明法に
よる場合に比して、著しくせまくすることを特徴として
いる。
電極９との間のパターン間隔を、通常の光学的窓明法に
よる場合に比して、著しくせまくすることを特徴として
いる。
例えば、第２図に示した通常の構造において、パターン
間隔２．０μｍであつたとき、本発明による第４図に示
した構造においては、１．５μｍないし０．５μｍ程度
にせまくゲート電極１０をパターン形成することか可能
となる。本発明による方法においては、ゲート層を形成
するパターン間隔の制御は、斜め方向から蒸着する金属
の厚さと角度に強く依存している。
間隔２．０μｍであつたとき、本発明による第４図に示
した構造においては、１．５μｍないし０．５μｍ程度
にせまくゲート電極１０をパターン形成することか可能
となる。本発明による方法においては、ゲート層を形成
するパターン間隔の制御は、斜め方向から蒸着する金属
の厚さと角度に強く依存している。
いま角度θ＝５３さで垂直蒸着膜厚０．６３μｍの厚さ
に金属で蒸着させるとき、金属マスク５および６の開口
部切り口の横方向の厚さｄは、ｄ＝０．６３μＭＸｓｌ
ｎ５３は＝０．５μｍとなり、結局ソースドレイン電極
のパターン間隔は１μｍせまくなつたと同等となる。
に金属で蒸着させるとき、金属マスク５および６の開口
部切り口の横方向の厚さｄは、ｄ＝０．６３μＭＸｓｌ
ｎ５３は＝０．５μｍとなり、結局ソースドレイン電極
のパターン間隔は１μｍせまくなつたと同等となる。
また角度θ＝６０つで垂直蒸着膜０．７μｍという条件
でおこなえばパタン間隔を０．８μｍだけせまくするこ
とになる。
でおこなえばパタン間隔を０．８μｍだけせまくするこ
とになる。
このように、本発明による方法によれば、２岬以下の幅
のせまいパターン間隔の窓明かできることになり、極め
てゲート長の短いＦＥＴを実現させることかできる。
のせまいパターン間隔の窓明かできることになり、極め
てゲート長の短いＦＥＴを実現させることかできる。
第１図から第４図までは本発明による製造方法を示すた
めの構造断面図をあられす。 ５と８はソース電極層、６と９はドレイン電極層、１０
はゲート電極層をあられす。
めの構造断面図をあられす。 ５と８はソース電極層、６と９はドレイン電極層、１０
はゲート電極層をあられす。
Claims (1)
- １ 高比抵抗の基板上に、第１半導体層、該第１半導体
層と同一導電型で且つ不純物濃度の高い第２半導体層、
該第２半導体層とオーミック接触する金属層を順次積層
する工程と、ソース電極とドレイン電極となる領域に挾
まれた幅ｌの領域の金属層を選択的に除去して窓を形成
する工程、該金属層をマスクとして該窓から該第２半導
体層をエッチング除去して、該第１半導体層に達し且つ
該金属層の表面からの深さがｄの溝を形成する工程と、
前記基板に対する垂直線からの角度が、θ＝ｔａｎ−Ω
／ｄで定義される角度θよりも大きい角度にて斜め方向
から金属の蒸着を行い、該ソース電極及びドレイン電極
側からそれぞれ突出する金属の張出部分を形成する工程
、しかる後垂直方向から金属の蒸着を行い該溝の底部に
ゲート電極を形成する工程を含むことを特徴とする電界
効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6549477A JPS5921193B2 (ja) | 1977-06-03 | 1977-06-03 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6549477A JPS5921193B2 (ja) | 1977-06-03 | 1977-06-03 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54884A JPS54884A (en) | 1979-01-06 |
| JPS5921193B2 true JPS5921193B2 (ja) | 1984-05-18 |
Family
ID=13288691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6549477A Expired JPS5921193B2 (ja) | 1977-06-03 | 1977-06-03 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5921193B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5854726B2 (ja) * | 1977-09-09 | 1983-12-06 | 四国電力株式会社 | 発電所外部電源受電回路 |
| JPS58153374A (ja) * | 1982-03-08 | 1983-09-12 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS6242567A (ja) * | 1985-08-20 | 1987-02-24 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
| JPH03248439A (ja) * | 1990-02-26 | 1991-11-06 | Rohm Co Ltd | 化合物半導体装置の製造方法 |
-
1977
- 1977-06-03 JP JP6549477A patent/JPS5921193B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54884A (en) | 1979-01-06 |
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