JPS6323667B2 - - Google Patents
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- JPS6323667B2 JPS6323667B2 JP3816783A JP3816783A JPS6323667B2 JP S6323667 B2 JPS6323667 B2 JP S6323667B2 JP 3816783 A JP3816783 A JP 3816783A JP 3816783 A JP3816783 A JP 3816783A JP S6323667 B2 JPS6323667 B2 JP S6323667B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体装置、特に化合物半導体電界効
果トランジスタの製造方法に関するものである。
果トランジスタの製造方法に関するものである。
（従来技術）
GaAs等の化合物半導体を基板とする電界効果
トランジスタは、超高周波・超高速の信号処理に
非常に良好な性能を発揮し得ることが知られてお
り、その高性能化のための基本的事項としては、
ゲート長の短縮、ソース・ドレイン間の直列附加
抵抗の低減等が重要である。しかしながら、従来
は、微細構造のシヨツトキ接合ゲート電極の製
作、ソース・ドレイン間の短縮、ソース・ドレイ
ン間内でのゲート電極の相対位置関係の精度の確
保等の製造上の困難な問題があり、素子の製法に
全く新規な発想に基づく飛躍が必要であつた。
トランジスタは、超高周波・超高速の信号処理に
非常に良好な性能を発揮し得ることが知られてお
り、その高性能化のための基本的事項としては、
ゲート長の短縮、ソース・ドレイン間の直列附加
抵抗の低減等が重要である。しかしながら、従来
は、微細構造のシヨツトキ接合ゲート電極の製
作、ソース・ドレイン間の短縮、ソース・ドレイ
ン間内でのゲート電極の相対位置関係の精度の確
保等の製造上の困難な問題があり、素子の製法に
全く新規な発想に基づく飛躍が必要であつた。
第１図は、従来の化合物半導体電界効果トラン
ジスタの製造方法の一例を具体的に示したもので
ある。
ジスタの製造方法の一例を具体的に示したもので
ある。
第１図ａでは、半絶縁性GaAs基板１上にｎ形
GaAs活性層２及びn+形GaAs導電層（以下n+層
という）３をエピタキシヤル成長で積層し、n+
層３の表面に絶縁膜４を設け、該絶縁膜４にレジ
スト塗布露光描画法によりシヨツトキ接合ゲート
電極を設定するための絶縁膜開窓エツチを行な
い、さらに絶縁膜４をマスクとして該開窓部の
n+層３の選択エツチを行ない、絶縁膜４をマス
クとしてシヨツトキ接合金属の真空蒸着・リフト
オフによりシヨツトキ接合ゲート電極５を形成す
る。第１図ｂでは、絶縁膜４を除去した後、n+
層３上にオーム性接触のソース電極６及びドレイ
ン電極７を設ける。以上により電界効果トランジ
スタが構成される。
GaAs活性層２及びn+形GaAs導電層（以下n+層
という）３をエピタキシヤル成長で積層し、n+
層３の表面に絶縁膜４を設け、該絶縁膜４にレジ
スト塗布露光描画法によりシヨツトキ接合ゲート
電極を設定するための絶縁膜開窓エツチを行な
い、さらに絶縁膜４をマスクとして該開窓部の
n+層３の選択エツチを行ない、絶縁膜４をマス
クとしてシヨツトキ接合金属の真空蒸着・リフト
オフによりシヨツトキ接合ゲート電極５を形成す
る。第１図ｂでは、絶縁膜４を除去した後、n+
層３上にオーム性接触のソース電極６及びドレイ
ン電極７を設ける。以上により電界効果トランジ
スタが構成される。
しかるに、このような従来の方法では、次のよ
うな重大な欠点がある。すなわち、第１図の方法
によるゲート電極のセルフアライメント方式で
は、ゲート電極のゲート長は絶縁膜４の開窓の間
隙に等しく、従つてゲート長すなわちゲート電極
線幅として例えば0.5μｍ以下の非常に小さい線幅
を実現しようとすると、所望の線幅に等しい露光
マスクの製作と露光描画技術が必須であり、工業
的な微細構造ゲート電極の形成において極めて重
大な欠点となつている。
うな重大な欠点がある。すなわち、第１図の方法
によるゲート電極のセルフアライメント方式で
は、ゲート電極のゲート長は絶縁膜４の開窓の間
隙に等しく、従つてゲート長すなわちゲート電極
線幅として例えば0.5μｍ以下の非常に小さい線幅
を実現しようとすると、所望の線幅に等しい露光
マスクの製作と露光描画技術が必須であり、工業
的な微細構造ゲート電極の形成において極めて重
大な欠点となつている。
また、第１図の方法においては、ゲート電極５
の直下は均一厚さのｎ形活性層（ｎ形GaAs活性
層２）になつており、ｎ形活性層の中の電子流の
制御に関与するゲート長はゲート電極５の線幅そ
のものであり、故にゲート長の短縮にともなう微
細加工の制限に加えて、微細線幅のゲート電極に
原因するゲート抵抗の増大、ゲート電極の機械的
な安定性等の障害をもたらしている。
の直下は均一厚さのｎ形活性層（ｎ形GaAs活性
層２）になつており、ｎ形活性層の中の電子流の
制御に関与するゲート長はゲート電極５の線幅そ
のものであり、故にゲート長の短縮にともなう微
細加工の制限に加えて、微細線幅のゲート電極に
原因するゲート抵抗の増大、ゲート電極の機械的
な安定性等の障害をもたらしている。
（発明の目的）
本発明は上記の点に鑑みなされたもので、その
目的は、ｎ形活性層上に半絶縁性層のテーパ状段
差を設け該テーパ状段差部分にシヨツトキ接合ゲ
ート電極を設けることによる実効的なゲート長の
短縮と、選択エピタキシヤル成長における絶縁膜
上への横方向拡がり成長を適用した極めて微細な
ゲート電極形成法とにより、極めて高性能な化合
物半導体電界効果トランジスタを得ることができ
る化合物半導体電界効果トランジスタの製造方法
を提供することにある。
目的は、ｎ形活性層上に半絶縁性層のテーパ状段
差を設け該テーパ状段差部分にシヨツトキ接合ゲ
ート電極を設けることによる実効的なゲート長の
短縮と、選択エピタキシヤル成長における絶縁膜
上への横方向拡がり成長を適用した極めて微細な
ゲート電極形成法とにより、極めて高性能な化合
物半導体電界効果トランジスタを得ることができ
る化合物半導体電界効果トランジスタの製造方法
を提供することにある。
（実施例）
第２図は、本発明の化合物半導体電界効果トラ
ンジスタの製造方法の一実施例を示す図である。
この図を参照して本発明の一実施例を詳細に説明
する。
ンジスタの製造方法の一実施例を示す図である。
この図を参照して本発明の一実施例を詳細に説明
する。
第２図ａの工程では、半絶縁性GaAs基板（半
絶縁性化合物半導体基板）１１の表面に、ｎ形
GaAsからなるｎ形活性層１２及び半絶縁性
GaAsからなる半絶縁性層１３をエピタキシヤル
成長法で順に設ける。
絶縁性化合物半導体基板）１１の表面に、ｎ形
GaAsからなるｎ形活性層１２及び半絶縁性
GaAsからなる半絶縁性層１３をエピタキシヤル
成長法で順に設ける。
第２図ｂの工程では、Si3N4等の絶縁膜１４を
半絶縁性層１３上に設け、通常の露光描画法によ
りドレイン側を開窓する絶縁膜エツチを行ない、
該絶縁膜１４をマスクとして半絶縁性層１３をエ
ツチしその境界部分に半絶縁性層１３のテーパ状
段差１５を設ける。
半絶縁性層１３上に設け、通常の露光描画法によ
りドレイン側を開窓する絶縁膜エツチを行ない、
該絶縁膜１４をマスクとして半絶縁性層１３をエ
ツチしその境界部分に半絶縁性層１３のテーパ状
段差１５を設ける。
第２図ｃの工程では、前工程で使用した絶縁膜
４を除去した後に再度絶縁膜１６を半絶縁性層１
３及びｎ形活性層１２上に設け、露光描画法によ
り、ソース、ドレイン電極域を開窓する絶縁膜エ
ツチを行ない、該絶縁膜１６をマスクとしてソー
ス側の半絶縁性層１３、ドレイン側のｎ形活性層
１２及び半絶縁性GaAs基板１１の一部を選択エ
ツチし、該堀込み部にMO−CVD法によりn+層
１７，１８及び半絶縁性層１９，２０の選択積層
エピタキシヤル成長を行なう。
４を除去した後に再度絶縁膜１６を半絶縁性層１
３及びｎ形活性層１２上に設け、露光描画法によ
り、ソース、ドレイン電極域を開窓する絶縁膜エ
ツチを行ない、該絶縁膜１６をマスクとしてソー
ス側の半絶縁性層１３、ドレイン側のｎ形活性層
１２及び半絶縁性GaAs基板１１の一部を選択エ
ツチし、該堀込み部にMO−CVD法によりn+層
１７，１８及び半絶縁性層１９，２０の選択積層
エピタキシヤル成長を行なう。
この工程において、図示の距離L1すなわちソ
ース・ドレイン電極域間に残された絶縁膜１６の
線幅は、堀込み部形成時の側面エツチの結果生ず
る両堀込部間距離L2が実効的なソース・ドレイ
ン間距離Lsdに等しくなるように設定される。ま
た、選択積層エピタキシヤル成長においては、
n+層１７，１８の選択エピタキシヤル成長は該
成長表面が絶縁膜１６表面にほゞ近似する程度の
厚さに止め、続いて成長反応系への供給ガス流を
制御して半絶縁性層１９，２０の選択エピタキシ
ヤル成長を実施する。MO−CVD法による化合
物半導体のエピタキシヤル成長法は、かゝる異種
導電層の連続積層成長を制御性よく実施できる点
で最も効果的である。この工程における半絶縁性
層１９，２０の選択エピタキシヤルにおいて、本
発明の基本的な特徴をなす絶縁膜１６上への横方
向成長部２１，２２を形成する。
ース・ドレイン電極域間に残された絶縁膜１６の
線幅は、堀込み部形成時の側面エツチの結果生ず
る両堀込部間距離L2が実効的なソース・ドレイ
ン間距離Lsdに等しくなるように設定される。ま
た、選択積層エピタキシヤル成長においては、
n+層１７，１８の選択エピタキシヤル成長は該
成長表面が絶縁膜１６表面にほゞ近似する程度の
厚さに止め、続いて成長反応系への供給ガス流を
制御して半絶縁性層１９，２０の選択エピタキシ
ヤル成長を実施する。MO−CVD法による化合
物半導体のエピタキシヤル成長法は、かゝる異種
導電層の連続積層成長を制御性よく実施できる点
で最も効果的である。この工程における半絶縁性
層１９，２０の選択エピタキシヤルにおいて、本
発明の基本的な特徴をなす絶縁膜１６上への横方
向成長部２１，２２を形成する。
第２図ｄの工程では、再絶縁膜２３を設けソー
ス、ドレイン電極部を露光描画・絶縁膜選択エツ
チにより開窓し、該開窓部の半絶縁性層１９，２
０の選択堀込みエツチを行ない、該堀込み部にソ
ース、ドレイン電極のためのn+層２４，２５を
選択エピタキシヤル成長法で形成する。
ス、ドレイン電極部を露光描画・絶縁膜選択エツ
チにより開窓し、該開窓部の半絶縁性層１９，２
０の選択堀込みエツチを行ない、該堀込み部にソ
ース、ドレイン電極のためのn+層２４，２５を
選択エピタキシヤル成長法で形成する。
第２図ｅの工程では、絶縁膜２３を除去した後
にレジスト膜２６を設けて露光描画により半絶縁
性層１９，２０の横方向成長部２１，２２の周辺
以外をレジスト膜２６で覆い、シヨツト接合ゲー
ト金属の真空蒸着・リフトオフを行ない、ゲート
電極２７を形成する。この工程で形成されるゲー
ト電極２７は、前工程で形成された横方向成長部
２１，２２間の距離L3、テーパ状段差１５、お
よび基板１１面に対するゲート金属蒸着の角度θ
に関係して、ｎ形活性層１２の平坦部に接触する
部分L4を有し、該部が電界効果トランジスタの
特性を支配する実効的なゲート長Lgとなる。
にレジスト膜２６を設けて露光描画により半絶縁
性層１９，２０の横方向成長部２１，２２の周辺
以外をレジスト膜２６で覆い、シヨツト接合ゲー
ト金属の真空蒸着・リフトオフを行ない、ゲート
電極２７を形成する。この工程で形成されるゲー
ト電極２７は、前工程で形成された横方向成長部
２１，２２間の距離L3、テーパ状段差１５、お
よび基板１１面に対するゲート金属蒸着の角度θ
に関係して、ｎ形活性層１２の平坦部に接触する
部分L4を有し、該部が電界効果トランジスタの
特性を支配する実効的なゲート長Lgとなる。
第２図ｆの工程では、ソース、ドレイン電極金
属２８，２９を真空蒸着法で設け、熱処理を行な
いn+層２４，２５に対するオーム性接触のソー
ス、ドレイン電極を形成する。以上で化合物半導
体電界効果トランジスタが完成する。
属２８，２９を真空蒸着法で設け、熱処理を行な
いn+層２４，２５に対するオーム性接触のソー
ス、ドレイン電極を形成する。以上で化合物半導
体電界効果トランジスタが完成する。
なお、以上に詳述した本発明の一実施例におい
て、第２図ｂの工程で絶縁膜１４を設けてテーパ
状段差形成のエツチを行なつているが、絶縁膜１
４の被覆を省略して露光描画レジストパターンの
みでエツチを行なうことも可能である。また、第
２図ｄの工程で絶縁膜２３をマスクとして半絶縁
性層１９，２０の選択堀込みエツチ及びn+層２
４，２５の選択エピタキシヤル成長を行なつた
が、絶縁膜２３をマスクとする選択イオン注入法
によるｎ形不純物の注入により開窓部の半絶縁性
層１９，２０をn+層に置換することも可能であ
る。
て、第２図ｂの工程で絶縁膜１４を設けてテーパ
状段差形成のエツチを行なつているが、絶縁膜１
４の被覆を省略して露光描画レジストパターンの
みでエツチを行なうことも可能である。また、第
２図ｄの工程で絶縁膜２３をマスクとして半絶縁
性層１９，２０の選択堀込みエツチ及びn+層２
４，２５の選択エピタキシヤル成長を行なつた
が、絶縁膜２３をマスクとする選択イオン注入法
によるｎ形不純物の注入により開窓部の半絶縁性
層１９，２０をn+層に置換することも可能であ
る。
（発明の特徴・効果）
以上の一実施例から明らかなように、本発明の
化合物半導体電界効果トランジスタの製造方法の
特徴は、ソース・ドレイン間距離相当のマスクを
使用して極微細寸法のゲート長を有するゲート電
極を、ソース、ドレイン電極に対する相対位置関
係を自動的に設定して構成することにあり、素子
構造の微細化による高性能化に直接的に大きく貢
献するものである。すなわち、本発明は次の二つ
の基本原理により極微細構造を実現するものであ
る。その第１の本発明の特徴的な方法は、MO−
CVD法による化合物半導体の選択エピタキシヤ
ル成長における絶縁膜上への横方向成長を極めて
巧妙に活用したものであり、その基本原理は次の
ような発明者らによる実験研究結果にもとづくも
のである。
化合物半導体電界効果トランジスタの製造方法の
特徴は、ソース・ドレイン間距離相当のマスクを
使用して極微細寸法のゲート長を有するゲート電
極を、ソース、ドレイン電極に対する相対位置関
係を自動的に設定して構成することにあり、素子
構造の微細化による高性能化に直接的に大きく貢
献するものである。すなわち、本発明は次の二つ
の基本原理により極微細構造を実現するものであ
る。その第１の本発明の特徴的な方法は、MO−
CVD法による化合物半導体の選択エピタキシヤ
ル成長における絶縁膜上への横方向成長を極めて
巧妙に活用したものであり、その基本原理は次の
ような発明者らによる実験研究結果にもとづくも
のである。
第３図は、MO−CVD法によるGaAs３１の選
択エピタキシヤル成長における絶縁膜３２上への
横方向成長の横断面図を示すものであり、（100）
面結晶の二つの直交するへき開面の片方の軸方向
の横断面を同図ａに、またその方向と30.96゜傾い
た方向での横断面を同図ｂに示し、その形状は母
材結晶の単結晶性を極めて忠実に受け継いだ優れ
た単結晶性のもとに非常に正確な面で構成される
ことが確認された。このようにひさし状に延びた
横方向結晶形状は、本発明におけるゲート電極金
属のマスクとしてリフトオフを容易にし、かつゲ
ート電極と半絶縁性層との間に適当な空隙を構成
するのに有効である。両横方向成長端間の距離
は、MO−CVD法における供給ガス流量、成長
温度、成長時間等の成長条件の制御により極めて
高精度に設定可能である。
択エピタキシヤル成長における絶縁膜３２上への
横方向成長の横断面図を示すものであり、（100）
面結晶の二つの直交するへき開面の片方の軸方向
の横断面を同図ａに、またその方向と30.96゜傾い
た方向での横断面を同図ｂに示し、その形状は母
材結晶の単結晶性を極めて忠実に受け継いだ優れ
た単結晶性のもとに非常に正確な面で構成される
ことが確認された。このようにひさし状に延びた
横方向結晶形状は、本発明におけるゲート電極金
属のマスクとしてリフトオフを容易にし、かつゲ
ート電極と半絶縁性層との間に適当な空隙を構成
するのに有効である。両横方向成長端間の距離
は、MO−CVD法における供給ガス流量、成長
温度、成長時間等の成長条件の制御により極めて
高精度に設定可能である。
本発明の第２の特徴的な方法は、ゲート電極域
にテーパ状段差を設けて実効的なゲート長を更に
短縮することにある。電界効果トランジスタにお
けるゲート電極によるソース・ドレイン間電流の
制御作用は、ゲート電極直下の薄い活性層部分で
のゲート電圧による空乏層の拡がりに起因するこ
とは周知の理論が示すところであり、従つて本発
明によるゲート構造においてゲート電極の制御作
用に直接関与する部分は平坦なｎ形活性層部に接
触する部分L4のみであり、該部は前述の横方向
成長部間の距離L3より更に狭くすることができ
る上に、L3及びテーパ状段差の位置が一定のも
とでも基板面に対するゲート金属蒸着の角度の設
定により微細に調整設定が可能であり、L3の数
分の１程度まで微細にすることができる。一方、
半絶縁性層のテーパ状段差部に接触しているゲー
ト電極部分は、微細ゲート電極化にともなうゲー
ト抵抗の増大を防止し、ゲート電極の機械的・構
造的な保強に貢献し、素子の高信頼性化、製造歩
留りの向上に大いに役立つ。
にテーパ状段差を設けて実効的なゲート長を更に
短縮することにある。電界効果トランジスタにお
けるゲート電極によるソース・ドレイン間電流の
制御作用は、ゲート電極直下の薄い活性層部分で
のゲート電圧による空乏層の拡がりに起因するこ
とは周知の理論が示すところであり、従つて本発
明によるゲート構造においてゲート電極の制御作
用に直接関与する部分は平坦なｎ形活性層部に接
触する部分L4のみであり、該部は前述の横方向
成長部間の距離L3より更に狭くすることができ
る上に、L3及びテーパ状段差の位置が一定のも
とでも基板面に対するゲート金属蒸着の角度の設
定により微細に調整設定が可能であり、L3の数
分の１程度まで微細にすることができる。一方、
半絶縁性層のテーパ状段差部に接触しているゲー
ト電極部分は、微細ゲート電極化にともなうゲー
ト抵抗の増大を防止し、ゲート電極の機械的・構
造的な保強に貢献し、素子の高信頼性化、製造歩
留りの向上に大いに役立つ。
なお、第２図の本発明の一実施例においては、
半絶縁性のテーパ状段差をソース側に設けた場合
を示したが、図の左右を反転してテーパ状段差を
ドレイン側に設けるように構成することも可能で
あり、本発明の上述の優れた効果は全く同様であ
る。
半絶縁性のテーパ状段差をソース側に設けた場合
を示したが、図の左右を反転してテーパ状段差を
ドレイン側に設けるように構成することも可能で
あり、本発明の上述の優れた効果は全く同様であ
る。
以上に詳述した本発明の微細構造化の効果を具
体的寸法例で示すと以下のようになる。すなわ
ち、本発明の実施に当つて使用されるマスクの最
小線幅（L1）は、ゲート長（Lg）よりは大きい
ことは勿論のこと、ソース・ドレイン間距離
（Lsd）よりも更に広い線幅に相当している（L1
＞Lsd＝L2＞Lg）。微細線幅のマスクの製作およ
び露光描画技術は線幅の減小にともなつて加速度
的に困難性が増大する傾向にあり、その工業的な
限界を1μｍとすると、従来のように最小線幅が
ゲート長に相当する場合（L1＝Lg）の短ゲート
化の限界は1μｍ程度となる。これに対して本発
明の一実施例においては、L1＝1.0μｍのマスクを
使用して、ｎ形活性層の選択エツチの側面エツチ
量を0.15μｍ、選択エピタキシヤル成長の横方向
成長を0.3μｍに設定し、テーパ状段差による実効
的なゲート長の短縮を1/2に設定すると、Lg（＝
L4）＝0.2μｍ、Lsd＝0.7μｍの極めて微細構造の電
界効果トランジスタが製造される。
体的寸法例で示すと以下のようになる。すなわ
ち、本発明の実施に当つて使用されるマスクの最
小線幅（L1）は、ゲート長（Lg）よりは大きい
ことは勿論のこと、ソース・ドレイン間距離
（Lsd）よりも更に広い線幅に相当している（L1
＞Lsd＝L2＞Lg）。微細線幅のマスクの製作およ
び露光描画技術は線幅の減小にともなつて加速度
的に困難性が増大する傾向にあり、その工業的な
限界を1μｍとすると、従来のように最小線幅が
ゲート長に相当する場合（L1＝Lg）の短ゲート
化の限界は1μｍ程度となる。これに対して本発
明の一実施例においては、L1＝1.0μｍのマスクを
使用して、ｎ形活性層の選択エツチの側面エツチ
量を0.15μｍ、選択エピタキシヤル成長の横方向
成長を0.3μｍに設定し、テーパ状段差による実効
的なゲート長の短縮を1/2に設定すると、Lg（＝
L4）＝0.2μｍ、Lsd＝0.7μｍの極めて微細構造の電
界効果トランジスタが製造される。
（発明の説明のまとめ）
以上に詳述したように、本発明の化合物半導体
電界効果トランジスタの製造方法は、ゲート電極
域に半絶縁性層のテーパ状段差を設けて実効的な
ゲート長を短縮する効果と、選択エピタキシヤル
成長における絶縁膜上への特徴的な横方向成長部
の形成とにより、極めて微細なゲート長を実現す
るものであり、しかも極めて短距離のソース・ド
レイン間にゲート電極が自動的に高精度な相対位
置関係を確保して設定され、短ゲート長化による
高性能化とソース・ドレイン間の直列附加抵抗の
最小化を同時に達成し、超高周波低雑音増幅器用
素子および超高速集積化素子の性能を飛躍的に向
上する優れた効果を有する。
電界効果トランジスタの製造方法は、ゲート電極
域に半絶縁性層のテーパ状段差を設けて実効的な
ゲート長を短縮する効果と、選択エピタキシヤル
成長における絶縁膜上への特徴的な横方向成長部
の形成とにより、極めて微細なゲート長を実現す
るものであり、しかも極めて短距離のソース・ド
レイン間にゲート電極が自動的に高精度な相対位
置関係を確保して設定され、短ゲート長化による
高性能化とソース・ドレイン間の直列附加抵抗の
最小化を同時に達成し、超高周波低雑音増幅器用
素子および超高速集積化素子の性能を飛躍的に向
上する優れた効果を有する。
第１図は従来の化合物半導体電界効果トランジ
スタの製造方法の一例を具体的に示す断面図、第
２図は本発明の化合物半導体電界効果トランジス
タの製造方法の一実施例を示す断面図、第３図は
MO−CVD法によるGaAsの選択エピタキシヤル
成長における絶縁膜上への横方向成長の状態を示
す断面図である。 １１……半絶縁性GaAs基板、１２……ｎ形活
性層、１３……半絶縁性層、１５……テーパ状段
差、１６……絶縁膜、１７，１８……n+層、１
９，２０……半絶縁性層、２１，２２……横方向
成長部、２７……ゲート電極。
スタの製造方法の一例を具体的に示す断面図、第
２図は本発明の化合物半導体電界効果トランジス
タの製造方法の一実施例を示す断面図、第３図は
MO−CVD法によるGaAsの選択エピタキシヤル
成長における絶縁膜上への横方向成長の状態を示
す断面図である。 １１……半絶縁性GaAs基板、１２……ｎ形活
性層、１３……半絶縁性層、１５……テーパ状段
差、１６……絶縁膜、１７，１８……n+層、１
９，２０……半絶縁性層、２１，２２……横方向
成長部、２７……ゲート電極。
Claims (1)
- １ 半絶縁性化合物半導体基板上にｎ形活性層と
第１の半絶縁性層とを順に設ける工程と、露光描
画法によりゲート域に前記第１の半絶縁性層のテ
ーパ状段差を形成する工程と、絶縁膜を被覆した
後、露光描画法によりソース、ドレイン電極域の
絶縁膜を開窓し、該絶縁膜をマスクとしてソース
あるいはドレイン側の一方の第１の半絶縁性層、
他方側のｎ形活性層及び半絶縁性化合物半導体基
板の一部を選択エツチして、該堀込み部にMO−
CVD法によりn+層及び第２の半絶縁性層の選択
エピタキシヤル成長を行ない、ソース・ドレイン
間の絶縁膜上に横方向へ拡がる第２の半絶縁性層
の横方向成長部を形成する工程と、ソース、ドレ
イン電極域の前記第２の半絶縁性層をn+層に置
換する工程と、ゲート域の絶縁膜を除去する工程
と、前記横方向成長部をマスクとしてゲート域の
テーパ状段差にまたがつてゲート電極を蒸着法に
より形成する工程と、前記置換されたn+層上に
オーム性接触電極を形成する工程とを具備するこ
とを特徴とする化合物半導体電界効果トランジス
タの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3816783A JPS59165462A (ja) | 1983-03-10 | 1983-03-10 | 化合物半導体電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3816783A JPS59165462A (ja) | 1983-03-10 | 1983-03-10 | 化合物半導体電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59165462A JPS59165462A (ja) | 1984-09-18 |
| JPS6323667B2 true JPS6323667B2 (ja) | 1988-05-17 |
Family
ID=12517838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3816783A Granted JPS59165462A (ja) | 1983-03-10 | 1983-03-10 | 化合物半導体電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59165462A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100434698B1 (ko) | 2001-09-05 | 2004-06-07 | 주식회사 하이닉스반도체 | 반도체소자의 선택적 에피성장법 |
| KR100455724B1 (ko) | 2001-10-08 | 2004-11-12 | 주식회사 하이닉스반도체 | 반도체소자의 플러그 형성방법 |
| KR100455725B1 (ko) | 2001-10-08 | 2004-11-12 | 주식회사 하이닉스반도체 | 반도체소자의 플러그 형성방법 |
| KR100431295B1 (ko) | 2001-10-12 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체소자의 플러그 형성방법 |
-
1983
- 1983-03-10 JP JP3816783A patent/JPS59165462A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59165462A (ja) | 1984-09-18 |
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