JPS59165462A - 化合物半導体電界効果トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は半導体装置、特に化合物半導体電界効果トラン
ジスタの製造方法に関するものでおる。

（従来技術） ＧａＡｓ等の化合物半導体を基板とする電界効果トラン
ジスタは、超高周波・超高速の信号処理に非常に良好な
性能を発揮し得ることが知られており、その高性能化の
ための基本的事項としては、ケ゛−ト長の短縮、ソース
・ドレイン間の直列附加抵抗の低減等が重要である。し
かしながら、従来は、微細構造の７ヨツトキ接合ダート
策極の製作、ソース・ドレイン間の短縮、ソースΦドレ
イン間内でのゲート電極の相対位置関係の精度の確保等
の製造上の困難な問題があり、素子の製法に全く新規な
発想に基づく飛躍が必要であった。

第１図は、従来の化合物半導体電界効果トランジスタの
製造方法の一例を具体的に示したものである。

第１図（ａ）では、半絶縁性ＧａＡｓ基板ｌ上にｎ形Ｇ
ａＡｓ活性層２及び層形ＧａＡｓ導電層（以下ｎ十層ト
いう）３をエピタキシャル成長で一層し、ｎ＋層３の表
面に絶縁膜４を設け、該絶縁膜４にレソスト塗布露光描
画法によりショットキ接合ダート電極を設定するための
絶縁膜開窓エッチを行ない、さらに絶縁膜４をマスクと
して該開窓部のｎ　層３の選択エッチを行ない、絶縁膜
４をマスクとしてショットキ接合金属の真空蒸着・１ノ
フトオフによりショットキ接合ケ゛−ト電極５を形成す
る。第１図（ｂ）では、絶縁膜４を除去した後、ｎ　層
３上にオーム性接触のソース電極６及びドレイン電極７
を設ける。以上により電界効果トランジスタ〃；構成さ
れる。

しかるに、このような従来の方法では、次のような重大
な欠点がある。すなわち、第１図の方法によるダート電
極のセルフアライメント方式では、ダート電極のケ゛−
ト長は絶縁膜４の開窓の間隙に等しく、従ってゲート長
すなわちダート電極線幅として例えば０．５μｍ以下の
非常に小さい線幅を実現しようとすると、所望の線幅に
等しい露光マスクの製作と露光描画技術が必須であり、
工業的な微細構造ダート電極の形成において極めて重大
々欠点となっている。

また、第１図の方法においては、ゲート電極５の直下は
均一厚さのｎ形活性層（ｎ形ＧａＡｓ活性層２）になっ
ており、ｎ形活性層の中の電子流の制御に関与するゲー
ト長はゲート電極５の線幅そのものであり、故にケ゛−
ト長の短縮にともなう微細加工の制限に加えて、微細線
幅のダート電極に原因するゲート抵抗の増大、ｒ−ト電
極の機械的な安定性等の障害音もたらしている。

（発明の目的） 本発明は上記の点に鑑みなされたもので、その目的は、
ｎ形活性層上に半絶縁性層のテーパ状段差を設は該チー
／や状段差部分にショットキ接合り゛−ト電極全設ける
ことによる実効的なゲート長の短縮と、選択エピタキシ
ャル成長における絶縁膜上への横方開拡がり成長を適用
した極めて微細なゲート電極形成法とにより、極めて高
性能な化合物半導体電界効果トランジスタを得ることが
できる化合物半導体電界効果トランジスタの製造方法を
提供することにある。

（実施例） 第２図は、本発明の化合物半導体電界効果トランジスタ
の製造方法の−°実施例を示す図である。

この図を参照して本発明の一実施例を詳細に説明する。

第２図（ａ）の工程では、半絶縁性ＧａＡｓ基板（半絶
縁性化合物半導体基板）１１の表面に、ｎ形ＧａＡｓか
らなるｎ形活件層１２及び半絶縁性ＧａＡｓからなる半
絶縁性Ｍ１３’ｉエピタキシャル成長法で順に設ける・ 第２図（ｂ）の工程では、５１３Ｎ４等の絶縁膜１４を
半絶縁性層１３上に設け、通常の露光描画法によりドレ
イン側全開窓する絶縁膜エッチを行ない、該絶縁膜１４
をマスクとして半絶縁性層１３をエッチしその境界部分
に半絶縁性層１３のテーパ状段差１５を設ける。

第２図（ｃ）の工程では、前工程で使用した絶縁膜１４
を除去した後に再度絶縁膜１６を半絶縁性層１３及びｎ
形活性層１２上に設け、露光描画法によりソース、ドレ
イン電極域を開窓する絶縁膜エッチを行ない、該絶縁膜
１６をマスクとしてソース側の半絶縁性層１３、ドレイ
ン側のｎ形活性層１２及び半絶縁性ＧａＡｓ基板１１の
一部を選択エッチし、該堀込み部にＭＯ−ＣＶＤ法によ
りｎ＋層１７，１８及び半絶縁性層１９．２０の選択積
層エピタキシャル成長を行なう。

この工程において、図示の距離Ｌｌすなわちソース・ド
レイン電極域間に残された絶縁膜１６の線幅は、堀込み
部形成時の側面エッチの結果生ずる両掘込部間距離Ｌ２
が実効的なソース・ドレイン間−距離Ｌｓｄに等しくな
るように設定される。また、選択積層エピタキシャル成
長においては、ｎ　層１７．１８の選択エピタキシャル
成長は該成長表面が絶縁膜１６表面にはソ近似する程度
の厚さに止め、続いて成長反応系への供給ガス流を制御
して半絶縁性層１９．２０の選択エピタキシャル成長を
実施する。ＭＯ−ＣＶＤ法による化合物半導体のエピタ
キシャル成長法は、か＼る異種導電層の連続積層成長を
制御性よ〈実施できる点で最も効果的である。この工程
における半絶縁性層１９２０の選択エピタキシャルにお
いて、本発明の基本的な特徴をなす絶縁膜１６上への横
方向成長部２１．２２を形成する。

第２図（ｄ）の工程では、再度絶縁膜２３全設はソース
、ドレイン電極部を露光描画・絶縁膜選択エッチにより
開窓し、該開窓部の半絶縁性層１９゜２０の選択掘込み
エッチを行ない、該掘込み部にソース、ドレイン電極の
ためのｎ＋層２４，２５を選択エピタキシャル成長法で
形成する。

第２図（ｅ）の工程では、絶縁膜２３を除去した後にレ
ジスト膜２６を設けて露光描画により半絶縁性層１９．
２０の横方向成長部２１．２２の周辺以外をレジスト膜
２６で祷い、ショット接合ダート金槌の真空蒸着・リフ
トオフを行ない、ｆ−）電極２７を形成する。この工程
で形成されるゲート電極２７は、前工程で形成された横
方向成長部２１．２２間の距ｆ’ｌｋ　Ｌ３　、テーパ
状段差１５、および基板１１面に対するダート金属蒸着
の角度θに関係して、ｎ形活性層１２の平坦部に接触す
る部分Ｌａｋ有し、核部が電界効果トランジスタの特性
を支配する実効的なダート長Ｌｇとなる。

第２図（ｆ）の工程では、ソース、ドレイン電極金属２
８．２９’に真空蒸、着法で設け、熱処理を行ないｎ＋
層２４，２５ＶＣ対するオーム性接触のソース、ドレイ
ン電極を形成する。以上で化合物半導体電界効果トラン
ジスタが完成する。

なお、以上に詳述した本発明の一実施例において、第２
図（ｂ）の工程で絶縁膜１４を設けてチー・母状段差形
成のエッチを行なっているが、絶縁膜１４の被覆を省略
して露光描画レソストパターンのみでエッチを行なうこ
とも可能である。また、第２図（ｄ）の工程で絶縁膜２
３をマスクとして半絶縁性層１９．２０の選択掘込みエ
ツ〜チ及びｎ　層２４゜２５の選択エピタキシャル成長
を行なったが、絶縁膜２３をマスクとする選択イオン注
入法によるｎ形不純物の注入により開窓部の半絶縁性層
１９゜２０ｉｎ　　層に置換することも可能である。

（発明の特徴・効果） 以上の一実施例から明らかなように、本発明の化合物半
導体電界効果トランジスタの製造方法の特徴は、ソース
・ドレイン間距離相当のマスクを使用して極微細寸法の
ケ゛−ト長を有するダート電極を、ソース、ドレイン電
極に対する相対２位置関係を自動的に設定して構成する
ことにあり、素子構造の微細化による高性能化に直接的
に大きく貢献するものである。すなわち、本発明は次の
二つの基本原理により極微細構造を実現するものである
。その第１の本発明の特徴的な方法は、ＭＯ−ＣＶＤ法
による化合物半導体の選択エピタキシャル成長における
絶縁膜上への横方向成長を極めて巧妙に活用したもので
あり、その基本原理は次のような発明者らによる実験研
究結果にもとづくものである。

第３図は、ＭＯ−ＣＶＤ法によるＧａＡｓ　３１の選択
エビタキンヤル成長におけるＩＪ＆ｌ［ｔＫ　３２　上
への横方向成長の横断面図を示すものであり、（１００
）面結晶の二つの直交するへき開面の片方の軸方向の横
断面を同図（ａ）に、またその方向と３０．９６°傾い
た方向での横断面を同図（ｂ）に示し、その形状は母材
結晶の単結晶性を極めて忠実に受は継いだ優れた単結晶
性のもとに非常に正確な面で構成されることが確認され
た。このようにひさし状に延びた横方向結晶形状は、本
発明におけるケ゛−ト箪極金属のマスクとしてリフトオ
フを容易にし、７！１つダート電極と半絶縁性層とのｍ
］に適自な空隙を構成するのに有効である。両横方向成
長端間の距離は、ＭＯ−ＣＶＤ法における供給ガス流量
、成長温度、成長時間等の成長条件の制御により極めて
高精度に設定可能である。

本発明の第２の特徴的な方法、は、ゲート電極域にテー
パ状段差を設けて実効的なケ゛−ト長を更に短縮するこ
とにある。電界効果トランジスタにおけるケ゛−ト電極
によるソース・ドレイン間ｔ　Ｒ（７）制御作用は、ダ
ート電極直下の薄い活性層部分でのダート電圧による空
乏層の拡がりに起因することは周知の理論が示すところ
であり、従って本発明によるダート構造においてケ゛−
ト電極の制御作用に直接関与する部分は平坦なｎ形活性
層部に接触する部分Ｌ４のみであり、核部は前述の横方
向成長部間の距Ｍ　Ｌｓより更に狭くすることができる
上に、Ｌｓ及びテーパ状段差の位置が一定のもとでも基
板面に対するダート金鵬蒸着の角度の設定により微細に
調整設定が可能であり、Ｌｓの数分の１程度まで微細に
することができる。一方、半絶縁性層のテーパ状段差部
に接触しているゲート電極部分は、微昶１ｊゲート電極
化にともなうケ゛−ト抵抗の増大を防止し、ゲート電極
の機械的・構造的な保強に貢献し、素子の高信頼性化、
製造歩留りの同上に大いに役立つ。

なお、第２図の本発明の一実施例においては、半絶経性
のチー・ぐ状段差をソ゛−ス側に設けた場合を示したが
、同図の左右を反転してテーパ状段差全ドレイン側に設
けるように構成することも可能であり、本発明の上述の
優れた効果は全く同様である。

以上に詳述した本発明の微細構造化の効果を具体的寸法
例で示すと以下のようになる。すなわち、本発明の実施
に当って使用されるマスクの最小線幅（Ｌｌ）は、ゲー
ト長（Ｌｇ）よりは大きいことは勿論のこと、ソース・
ドレイン間距離（Ｌｓｄ）ｊりも更に広い線幅に相当し
ている（　Ｌｌ＞　Ｌｓｄ　＝　Ｌ２＞Ｌｇ）。

微細線幅のマスクの製作および露光描画技術は線幅の減
小にともなって、加速度的に困難性が増大する傾向にあ
り、その工業的な限界全１μｍとすると、従来のように
最小線幅がケ゛−ト長に相当する場合（Ｌｌ＝Ｌｇ）の
類ダート化の限界は１μｍ程度となる。これに対して本
発明の一実施例においては、Ｌｌ−１，０μｍのマスク
を使用して、ｎ形活性層の選択エッチの側面エッチ量を
０．１５μｍ１選択エピ選択エピタキシャル成長成長部
０．３μｍに設定し、テーパ状段差による実効的なｒ−
）長の短縮を４に設定すると、Ｌｇ　（＝　Ｌ＜　）　
＝　０．２　μｍ　。

Ｌｓｄ＝０．７μｍの極めて微細構造の電界効果トラン
ジスタが製造される。

（発明の説明のまとめ） 以上に詳述したように、本発明の化合物半導体電界効果
トランジスタの製造方法は、ダート！極域に半絶縁性層
のテーパ状段差を設けて実効的なケ゛−ト長を短縮する
効果と、選択エピタキシャル成長における絶縁膜上への
特徴的な横方向成長部の形成とにより、極めて微細なゲ
ート長を実現するものであり、しかも極めて短距離のソ
ース・ドレイン間にケ“−ト電極が自動的に高精度な相
対位置関係を確保して設定され、短ケ゛−ト長化による
高性能化とソース・ドレイン間の直列附加抵抗の最小化
を同時に達成し、超高周波低雑音増幅器用素子および超
高速集積化素子の性能を飛鋼的に同上する優れた効果を
有する。

【図面の簡単な説明】

第１図は従来の化合物半導体電界効果トランジスタの製
造方法の一例全具体的に示す断面図、第２図は本発明の
化合物半導体電界効果トランゾスタの製造方法の一実施
例を示す断面図、第３図はＭＯ−ＣＶＤ法によるＧ　ａ
　Ａ　ｓの選択エピタキシャル成長における絶縁膜上へ
の横方向成長の状轢ヲ示す断面図である。 １１・・・半絶縁性ＧａＡｓ基板、１２・・・ｎ形活性
層、１３・・・半絶縁性層、１５・・・テーパ状段差、
１６・・・絶縁膜、１７．１８・・・ｎ十層、１９．２
０・・・半絶縁性層、２１．２２・・・横方向成長部、
２７・・・ダート電極。 特許出願人　沖電気工業株式会社 第１図 第２図

Claims (1)

【特許請求の範囲】
1. 半絶縁性化合物半導体基板上にｎ形活性層と半絶縁性層
   とを類例設ける工程と、露元描画法によりゲート域に前
   記半絶縁性層のテーパ状段差全形成する工程と、絶縁膜
   全被覆した後、露元描画法によりソース、ドレイン電極
   域の絶縁膜全開窓し、該絶縁膜全マスクとしてソースあ
   るいはドレイン側の一方の半絶縁性層、他方側のｎ形活
   性層及び半絶縁性化合物半導体基板の一部を選択エッチ
   して、該掘込み部にＭＯ−ＣＶＤ法によりｎ　層及び半
   絶縁性層の選択エピタキシャル成長を行ない、ソース・
   ドレイン間の絶縁膜上に横方向へ拡がる半絶縁性層の横
   方向成長部を形成する工程と、該横方向成長部をマスク
   としてｆ−）域のテーパ状段差にまたがってダート電極
   を蒸着法により形成する工程とを具備することを特徴と
   する化合物半導体電界効果トランジスタの製造方法。