JPS60143674A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS60143674A JPS60143674A JP24869583A JP24869583A JPS60143674A JP S60143674 A JPS60143674 A JP S60143674A JP 24869583 A JP24869583 A JP 24869583A JP 24869583 A JP24869583 A JP 24869583A JP S60143674 A JPS60143674 A JP S60143674A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
この発明は高周波帯で使用する非対称制御電極構造の半
導体素子の製造方法に関する。
導体素子の製造方法に関する。
（技術的背景）
従来から高周波帯で使用する非対称制御電極構造の半導
体素子として低雑音電界効果トランジスタ（以下、ＦＥ
Ｔと称する）とか電力ＦＥＴとかがある。先ず、このよ
うな分野におけるＦＥＴの製造方法につき第１図（Ａ）
〜（Ｇ）を参照して簡単゛に説明する。
体素子として低雑音電界効果トランジスタ（以下、ＦＥ
Ｔと称する）とか電力ＦＥＴとかがある。先ず、このよ
うな分野におけるＦＥＴの製造方法につき第１図（Ａ）
〜（Ｇ）を参照して簡単゛に説明する。
先ず、第１図（Ａ）に示すように、半導体基板ｌにイオ
ン注入又はエピタキシャル成長法を用いて第−及び第二
導電層２ａ及び２ｂ（いずれをソース又はドレイン領域
として定めてもよレリを形成すると共に、チャンネル領
域として供する動作層３を形成する。
ン注入又はエピタキシャル成長法を用いて第−及び第二
導電層２ａ及び２ｂ（いずれをソース又はドレイン領域
として定めてもよレリを形成すると共に、チャンネル領
域として供する動作層３を形成する。
次に、第１図（Ｂ）に示すように、これら導電層２ａ、
２ｂ上にオーミック電極４ａ、４ｂをそれぞれ形成した
後、第１図（Ｃ）に示すように、マスク合わせを用いて
、第−及び第二導電層２ａ及び２ｂ間に制御電極として
のゲート電極５を形成し、また、オーミック電極４ａ
、４ｂ上には配線電極ｅａ、６ｂをそれぞれ形成してＦ
ＥＴを完成している。
２ｂ上にオーミック電極４ａ、４ｂをそれぞれ形成した
後、第１図（Ｃ）に示すように、マスク合わせを用いて
、第−及び第二導電層２ａ及び２ｂ間に制御電極として
のゲート電極５を形成し、また、オーミック電極４ａ
、４ｂ上には配線電極ｅａ、６ｂをそれぞれ形成してＦ
ＥＴを完成している。
しかしながら、上述した従来の製造工程によれば、ゲー
ト電極５をマスク合わせにより導電層２ａ及び２ｂ間に
形成するため、このゲート電極５と両導電層２ａ、２ｂ
との間隔は、マスク合わせの精度で決まる。従って、高
周波帯で使用するＦＥＴのような微細寸法を必要とする
素子においては、マスク合わせ精度に起因する上述の間
隔のバラツキを無視出来ず、このバラツキがそのままＦ
ＥＴの特性のバラツキとなってしまうという欠点がある
。
ト電極５をマスク合わせにより導電層２ａ及び２ｂ間に
形成するため、このゲート電極５と両導電層２ａ、２ｂ
との間隔は、マスク合わせの精度で決まる。従って、高
周波帯で使用するＦＥＴのような微細寸法を必要とする
素子においては、マスク合わせ精度に起因する上述の間
隔のバラツキを無視出来ず、このバラツキがそのままＦ
ＥＴの特性のバラツキとなってしまうという欠点がある
。
さらに、この分野のＦＥＴの特性及び信頼性の向上を図
るため、ソース−ゲート間隔を狭くしてソース抵抗（Ｒ
ｓ）を小さくする必要があると共に、ゲート−ドレイン
間隔を広くしてゲート−ドレイン間の耐圧を高くする必
要がある。しかしながら、これら間隔は０．１〜０．５
ＪＬｍ程度の精度で制御する必要があり、従来の方法
ではこのような精度での制御を再現性よ〈実施すること
が出来ず、これがため、バラツキを少なくした非対称ゲ
ート構造のＦＥＴを作成することは困難であった。
るため、ソース−ゲート間隔を狭くしてソース抵抗（Ｒ
ｓ）を小さくする必要があると共に、ゲート−ドレイン
間隔を広くしてゲート−ドレイン間の耐圧を高くする必
要がある。しかしながら、これら間隔は０．１〜０．５
ＪＬｍ程度の精度で制御する必要があり、従来の方法
ではこのような精度での制御を再現性よ〈実施すること
が出来ず、これがため、バラツキを少なくした非対称ゲ
ート構造のＦＥＴを作成することは困難であった。
（発明の目的）
この発明の目的は、上述した従来の欠点に鑑み、非対称
的な制御電極と導電層との間隔を、マスク合わせを用い
ずに、自己整合的に定めて、高周波特性及び信頼性の向
上を図ることが出来るようにした非対称的制御電極構造
の半導体素子の製造方法を提供することにある。
的な制御電極と導電層との間隔を、マスク合わせを用い
ずに、自己整合的に定めて、高周波特性及び信頼性の向
上を図ることが出来るようにした非対称的制御電極構造
の半導体素子の製造方法を提供することにある。
（発明の構成）
この目的の達成を図るため、この発明の方法によれば１
段差のある部分にも平担部にも均一の厚さで層成長させ
ることが出来るという特長を有するＣＶＤ法と、この層
に対する指向性のある垂直エツチング法とを利用して、
基板の動作層上に制御電極と、この制御電極の側面に接
する互いに幅の異なる絶縁層とをそれぞれ形成し、この
制御電極とこれら絶縁層とをマスク代りに使用して不純
物添加を行って自己整合的に第−及び第二導電層の位置
決めすることを要旨とする。
段差のある部分にも平担部にも均一の厚さで層成長させ
ることが出来るという特長を有するＣＶＤ法と、この層
に対する指向性のある垂直エツチング法とを利用して、
基板の動作層上に制御電極と、この制御電極の側面に接
する互いに幅の異なる絶縁層とをそれぞれ形成し、この
制御電極とこれら絶縁層とをマスク代りに使用して不純
物添加を行って自己整合的に第−及び第二導電層の位置
決めすることを要旨とする。
（実施例の説明）
以下、図面を参照してこの発明の詳細な説明する。
第２図（Ａ）〜（Ｇ）はこの発明による半導体素子の製
造方法の一実施例を説明するため製造工程図で、各図は
主要工程段階での素子の状態を断面図で概略的に示す。
造方法の一実施例を説明するため製造工程図で、各図は
主要工程段階での素子の状態を断面図で概略的に示す。
尚、これら断面図において、断面を表すハツチングを一
部省略して示す。この実施例では非対称的ゲート構造の
電界効果トランジスタにつき説明する。
部省略して示す。この実施例では非対称的ゲート構造の
電界効果トランジスタにつき説明する。
先ず、この発明によれば、第２図（Ａ）に示すように、
半導体基板１１の表面に、イオン注入又はエピタキシャ
ル成長法で、動作層１２を形成する。
半導体基板１１の表面に、イオン注入又はエピタキシャ
ル成長法で、動作層１２を形成する。
続いて、第２図（Ｂ）に示すように、この基板ｌｌ上に
ダミ一層１３を形成する。この場合、このダミ一層１３
を、その端縁１３ａがこの動作層１２上に位置するよう
に、成長させる。また、このダミ一層のエツチング速度
を後述するゲート電極用金属のエツチング速度と異なる
値とするのが好適である。続いて、このダミ一層１３を
含む基板ｌｌ上に、従来用いられている蒸着とかスパッ
タ等によってではなくて、ＣＶＤ法によって制御電極で
あるゲート電極を構成するための金属層１４を成長させ
る。
ダミ一層１３を形成する。この場合、このダミ一層１３
を、その端縁１３ａがこの動作層１２上に位置するよう
に、成長させる。また、このダミ一層のエツチング速度
を後述するゲート電極用金属のエツチング速度と異なる
値とするのが好適である。続いて、このダミ一層１３を
含む基板ｌｌ上に、従来用いられている蒸着とかスパッ
タ等によってではなくて、ＣＶＤ法によって制御電極で
あるゲート電極を構成するための金属層１４を成長させ
る。
このＣＶＤ法によってこの金属層１４を成長させると、
基板１１及びダミ一層１３の各平担面上はもとより、ダ
ミ一層１３の端縁１３ａの側端面１３ｂにも平担面にお
ける厚さと同一の厚さで、均一に成長し、これがため、
第２図（Ｂ）に示すように、この金属層１４もまたダミ
一層１３の端縁１３ａに隣接した部分１４ａに段差を有
する構造となる。そして、この場合、金属層１４の段差
を有する部分１４ａ゛の基板面に沿った方向の幅Ｗは平
担面上の金属層１４の厚みｈと等しくなっている。従っ
て、成長時にこの金属層１４の成長時間及び成長速度を
制御することによって層厚、従って、幅Ｗを正確に制御
することが出来る。
基板１１及びダミ一層１３の各平担面上はもとより、ダ
ミ一層１３の端縁１３ａの側端面１３ｂにも平担面にお
ける厚さと同一の厚さで、均一に成長し、これがため、
第２図（Ｂ）に示すように、この金属層１４もまたダミ
一層１３の端縁１３ａに隣接した部分１４ａに段差を有
する構造となる。そして、この場合、金属層１４の段差
を有する部分１４ａ゛の基板面に沿った方向の幅Ｗは平
担面上の金属層１４の厚みｈと等しくなっている。従っ
て、成長時にこの金属層１４の成長時間及び成長速度を
制御することによって層厚、従って、幅Ｗを正確に制御
することが出来る。
次に、第２図（Ｃ）に示すように、この金属層１４の全
面に対して指向性のある垂直エツチングを行って、基板
１１及びダミ一層１３の平担面上の金属層を除去すると
共に、グミ一層１３の側端面１３ｂにのみ隣接しかつ幅
がＷの部分の金属層を残存させこの残存金属層１５をゲ
ート電極とする。このエツチングを、例えば、反応性イ
オンエツチング又はその他の好適な方法で行う。
面に対して指向性のある垂直エツチングを行って、基板
１１及びダミ一層１３の平担面上の金属層を除去すると
共に、グミ一層１３の側端面１３ｂにのみ隣接しかつ幅
がＷの部分の金属層を残存させこの残存金属層１５をゲ
ート電極とする。このエツチングを、例えば、反応性イ
オンエツチング又はその他の好適な方法で行う。
次に、」−述の金属層を形成した場合と同様に、ＣＶＤ
法でタミ一層１３及びゲート電極１５を含む基板１１に
絶縁層（ダミ一層のエツチング速度とは異なるエツチン
グ速度を有する）を均一に成長させ、続いて、この絶縁
層に対して指向性のある垂直エツチングを行って、第２
図（Ｄ）に示すように、ゲート電極１５のダミ一層１３
とは反対側の側面にのみ隣接する第一絶縁層１６を形成
する。
法でタミ一層１３及びゲート電極１５を含む基板１１に
絶縁層（ダミ一層のエツチング速度とは異なるエツチン
グ速度を有する）を均一に成長させ、続いて、この絶縁
層に対して指向性のある垂直エツチングを行って、第２
図（Ｄ）に示すように、ゲート電極１５のダミ一層１３
とは反対側の側面にのみ隣接する第一絶縁層１６を形成
する。
次に、第２図（Ｅ）に示すように、上述のダミ一層１３
のみを選択エツチングして除去し、然る後。
のみを選択エツチングして除去し、然る後。
上述した第一絶縁層１６を形成した場合と同様に。
ｃｖｎ法によりゲート電極１５と第一絶縁層１６とを含
む基板ｌｌ上に、別の絶縁層を成長させ、続いて、この
別の絶縁層に対して指向性のある垂直エツチングを行っ
て、ゲート電極１５及び第一絶縁層１６の各々の側面に
のみ隣接する二つの第二絶縁層１７を形成する。このよ
うにして、ゲート電極１５の一方の側面には第二絶縁層
１７が形成され又他方の側面には第−及び第二絶縁層１
６及び１７が形成されたことになり、従って、結果的に
ゲート電極１５の両側には夫々幅の異なる二つの絶縁層
（１７）及び（ｔｅと＋？）が形成されたことになる。
む基板ｌｌ上に、別の絶縁層を成長させ、続いて、この
別の絶縁層に対して指向性のある垂直エツチングを行っ
て、ゲート電極１５及び第一絶縁層１６の各々の側面に
のみ隣接する二つの第二絶縁層１７を形成する。このよ
うにして、ゲート電極１５の一方の側面には第二絶縁層
１７が形成され又他方の側面には第−及び第二絶縁層１
６及び１７が形成されたことになり、従って、結果的に
ゲート電極１５の両側には夫々幅の異なる二つの絶縁層
（１７）及び（ｔｅと＋？）が形成されたことになる。
さらに、この発明によれば、このゲート電極１５と、そ
の両側に形成された二つの絶縁層１７及び１Ｂ。
の両側に形成された二つの絶縁層１７及び１Ｂ。
Ｉ７とをマスク化りとして用いて基板１１の全面に対し
て不純物添加を行い、第２図（Ｆ）に示すように、ソー
ス及びドレイン領域のいずれかとして夫々供する第−及
び第二導電層１８ａ及び１８ｂを形成する。この不純物
添加を、例えば、イオン注入法によって行う。この場合
、これら第−及び第二導電層１８ａ及び＋８ｂの各々と
ゲート電極１５との間の間隔はそれぞれゲート電極１５
の側部に形成された各絶縁層１７の幅及びＩ６と１７の
幅によって自己整合的に定まる。そして、この第２図（
Ｆ）に示す例では第一導電層１８ａをソース領域とし、
一方、第二導電層１８ｂをドレイン領域としているので
、ソース及びゲート間の間隔は第二絶縁層１７の幅のみ
で決り、一方、ゲート及びドレイン間の間隔は第−及び
第二絶縁層１６及び１７の各部を合算した幅のみで決る
。
て不純物添加を行い、第２図（Ｆ）に示すように、ソー
ス及びドレイン領域のいずれかとして夫々供する第−及
び第二導電層１８ａ及び１８ｂを形成する。この不純物
添加を、例えば、イオン注入法によって行う。この場合
、これら第−及び第二導電層１８ａ及び＋８ｂの各々と
ゲート電極１５との間の間隔はそれぞれゲート電極１５
の側部に形成された各絶縁層１７の幅及びＩ６と１７の
幅によって自己整合的に定まる。そして、この第２図（
Ｆ）に示す例では第一導電層１８ａをソース領域とし、
一方、第二導電層１８ｂをドレイン領域としているので
、ソース及びゲート間の間隔は第二絶縁層１７の幅のみ
で決り、一方、ゲート及びドレイン間の間隔は第−及び
第二絶縁層１６及び１７の各部を合算した幅のみで決る
。
続いて、第２図（Ｇ）に示すように、第−及び第二導電
層１８ａ及び１８ｂ上に、オーミック電極である第一主
電極（ソース電極）１９ａ及び第二主電極（ドレイン電
極） １９ｂを夫々形成した後、それらの上側に配線電
極２０ａ及び２０ｂを夫々形成し、よって、ゲート電極
と各導電層との間の間隔がゲート電極を中心として非対
称的な電界効果トランジスタを得る。
層１８ａ及び１８ｂ上に、オーミック電極である第一主
電極（ソース電極）１９ａ及び第二主電極（ドレイン電
極） １９ｂを夫々形成した後、それらの上側に配線電
極２０ａ及び２０ｂを夫々形成し、よって、ゲート電極
と各導電層との間の間隔がゲート電極を中心として非対
称的な電界効果トランジスタを得る。
ところで、上述した第−及び第二絶縁層１６及び１７の
基板面に沿った方向の幅は、ゲート電極１５の場合と同
様に、平担面上に成長したそれぞれの絶縁層の厚みと等
しくなっている。従って、成長時にこれら絶縁層１４の
成長時間及び成長速度を制御することによって第−及び
第二絶縁層の層厚、従って、幅を正確に制御することが
出来る。例えば、上述した実施例の場合には、ゲート電
極１５の図中左側には第二絶縁層１７のみがあり、右側
には第−及び第二絶縁層１６及び１７が形成されている
が、この第二絶縁層１７を形成する絶縁層の層厚を薄く
成長させるようにすれば、この第二絶縁層１７の幅を短
く出来、従って、ソース−ゲート間の間隔を短く出来、
最終的にソース抵抗（Ｒｓ）を所望のごとく小さくする
ことが出来る。また、第一絶縁層１６を形成する絶縁層
を厚く成長させるようにすれば、最終的にゲート−ドレ
イン間の間隔を長く出来るので、ゲート−ドレイン間耐
圧を所望のごとく高くすることが出来る。
基板面に沿った方向の幅は、ゲート電極１５の場合と同
様に、平担面上に成長したそれぞれの絶縁層の厚みと等
しくなっている。従って、成長時にこれら絶縁層１４の
成長時間及び成長速度を制御することによって第−及び
第二絶縁層の層厚、従って、幅を正確に制御することが
出来る。例えば、上述した実施例の場合には、ゲート電
極１５の図中左側には第二絶縁層１７のみがあり、右側
には第−及び第二絶縁層１６及び１７が形成されている
が、この第二絶縁層１７を形成する絶縁層の層厚を薄く
成長させるようにすれば、この第二絶縁層１７の幅を短
く出来、従って、ソース−ゲート間の間隔を短く出来、
最終的にソース抵抗（Ｒｓ）を所望のごとく小さくする
ことが出来る。また、第一絶縁層１６を形成する絶縁層
を厚く成長させるようにすれば、最終的にゲート−ドレ
イン間の間隔を長く出来るので、ゲート−ドレイン間耐
圧を所望のごとく高くすることが出来る。
（発明の効果）
上述した説明からも明らかなように、この発明による半
導体素子の製造方法によれば、従来使用されていたマス
ク合わせを用いずに、ＣＶＤ法による層成長と、反応性
イオンエツチング等の指向性のある垂直エツチングとを
利用して、ゲート電極を形成し及びこのゲート電極の一
方の側に第−及び第二絶縁層を又他方の側に第二絶縁層
のみを形成し、これらゲート電極及び第−及び第二絶縁
層をマスクとして用いて不純物拡散を行い、よって、第
−及び第二導電層をそれぞれゲート電極から異なる距離
の所に自己整合的に形成することが出来るので、この発
明は、従来方法の場合に比べて、再現性に優れ又特性に
バラツキの少ない電界効果トランジスタ等の半導体素子
を簡単かつ容易に製造することが出来る利点がある。
導体素子の製造方法によれば、従来使用されていたマス
ク合わせを用いずに、ＣＶＤ法による層成長と、反応性
イオンエツチング等の指向性のある垂直エツチングとを
利用して、ゲート電極を形成し及びこのゲート電極の一
方の側に第−及び第二絶縁層を又他方の側に第二絶縁層
のみを形成し、これらゲート電極及び第−及び第二絶縁
層をマスクとして用いて不純物拡散を行い、よって、第
−及び第二導電層をそれぞれゲート電極から異なる距離
の所に自己整合的に形成することが出来るので、この発
明は、従来方法の場合に比べて、再現性に優れ又特性に
バラツキの少ない電界効果トランジスタ等の半導体素子
を簡単かつ容易に製造することが出来る利点がある。
さらに、第−及び第二絶縁層の幅を、これら絶縁層の成
長時に層厚を制御することにより、所要の精度で制御出
来るので、ソース−ゲート間隔及びゲート−ドレイン間
隔を０．１〜０．５ ｐ、ｍ程度の範囲で簡単かつ容易
に制御出来、従って、この発明は、従来方法の場合に比
べて、半導体素子の高周波特性を向上させかつ信頼性を
高めることが出来る利点がある。
長時に層厚を制御することにより、所要の精度で制御出
来るので、ソース−ゲート間隔及びゲート−ドレイン間
隔を０．１〜０．５ ｐ、ｍ程度の範囲で簡単かつ容易
に制御出来、従って、この発明は、従来方法の場合に比
べて、半導体素子の高周波特性を向上させかつ信頼性を
高めることが出来る利点がある。
この発明は高周波で使用するゲート長がｌルｍ以下の電
界効果トランジスタはもとより、低雑音電界効果トラン
ジスタとか電力電界効果トランジスタに適用して好適で
ある。
界効果トランジスタはもとより、低雑音電界効果トラン
ジスタとか電力電界効果トランジスタに適用して好適で
ある。
この発明は電界効果トランジスタ以外の他の半導体素子
、例えば、ＳＩＴにも適用出来る。
、例えば、ＳＩＴにも適用出来る。
第１図（Ａ）〜（Ｃ）は従来の半導体素子の製造方法を
説明するための製造工程図、 第２図（Ａ）〜（Ｇ）はこの発明の半導体素子の製造方
法の一実施例を電界効果トランジスタにつき説明するた
めの製造工程図である。 ｌ・・・半導体基板、２ａ・・・第一導電層２ｂ・・・
第二導電層、３・・・動作層４ａ、４ｂ・・・オーミッ
ク電極 ５・・・ゲート電極、８ａ、１ｌｌｂ・・・配線電極１
１・・・半導体基板、１２・・・動作層１３・・・ダミ
一層、 １３ａ・・・（ダミ一層の）端縁１３ｂ・・・
（ダミ一層の）側端面 １４・・・金属層 １５・・・残存金属層（ゲート電極又は制御電極）１６
・・・第一絶縁層、１７・・・第二絶縁層＋８ａ・・・
第一導電層（ソース領域）１８ｂ・・・第二導電層（ド
レイン領域）１９ａ・・・第一主電極（オーミック電極
）１９ｂ・・・第二主電極（オーミック電極）２０ａ、
２０ｂ・・・配線電極。 特許出願人 沖電気工業株式会社 １Ｔ） ＼ く ロコ ％−Ｊ Ｎ１〆 へへ Ｑ Ｃコ 留り
説明するための製造工程図、 第２図（Ａ）〜（Ｇ）はこの発明の半導体素子の製造方
法の一実施例を電界効果トランジスタにつき説明するた
めの製造工程図である。 ｌ・・・半導体基板、２ａ・・・第一導電層２ｂ・・・
第二導電層、３・・・動作層４ａ、４ｂ・・・オーミッ
ク電極 ５・・・ゲート電極、８ａ、１ｌｌｂ・・・配線電極１
１・・・半導体基板、１２・・・動作層１３・・・ダミ
一層、 １３ａ・・・（ダミ一層の）端縁１３ｂ・・・
（ダミ一層の）側端面 １４・・・金属層 １５・・・残存金属層（ゲート電極又は制御電極）１６
・・・第一絶縁層、１７・・・第二絶縁層＋８ａ・・・
第一導電層（ソース領域）１８ｂ・・・第二導電層（ド
レイン領域）１９ａ・・・第一主電極（オーミック電極
）１９ｂ・・・第二主電極（オーミック電極）２０ａ、
２０ｂ・・・配線電極。 特許出願人 沖電気工業株式会社 １Ｔ） ＼ く ロコ ％−Ｊ Ｎ１〆 へへ Ｑ Ｃコ 留り
Claims (1)
- 【特許請求の範囲】 半導体基板に設けられた動作層と、第−及び第二導電層
と、該動作層」二に設けられた制御電極とを含む半導体
素子を製造するに当り、 前記基板に設けた前記動作層上に端縁が位置するように
ダミ一層を設け。 該ダミ一層及び前記基板にｃｖｎ法により金属層を成長
させた後、該金属層に対し指向性のある垂直エツチング
を行って前記制御電極を形成し、前記ダミ一層、前記制
御電極及び前記基板に、ＣＶＤ法により絶縁層を成長さ
せた後、該絶縁層に対し指向性のある垂直エツチングを
行って前記制御電極の一方の側面に接した第一絶縁層を
形成し、 次に、前記ダミ一層を除去した後、前記制御電極、該第
−絶縁層及び前記基板にＣＶＤ法により別の絶縁層を成
長させ、然る後、該別の絶縁層に対し指向性のある垂直
エツチングを行って前記制御電極の他方の側面及び前記
第一絶縁層の側面に接した第二絶縁層をそれぞれ形成し
、 前記制御電極及び第−及び第二絶縁層をマスクとして前
記基板に不純物拡散を行って、前記第−及び第二導電層
を形成することを特徴とする半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24869583A JPS60143674A (ja) | 1983-12-29 | 1983-12-29 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24869583A JPS60143674A (ja) | 1983-12-29 | 1983-12-29 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60143674A true JPS60143674A (ja) | 1985-07-29 |
Family
ID=17181956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24869583A Pending JPS60143674A (ja) | 1983-12-29 | 1983-12-29 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60143674A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6425576A (en) * | 1987-07-22 | 1989-01-27 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH01259568A (ja) * | 1988-04-11 | 1989-10-17 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
| JPH01273360A (ja) * | 1988-04-26 | 1989-11-01 | Nec Corp | 電界効果トランジスタの製造方法 |
| US5187547A (en) * | 1988-05-18 | 1993-02-16 | Sanyo Electric Co., Ltd. | Light emitting diode device and method for producing same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136263A (ja) * | 1983-12-24 | 1985-07-19 | Toshiba Corp | 半導体装置の製造方法 |
| JPS60137070A (ja) * | 1983-12-26 | 1985-07-20 | Toshiba Corp | 半導体装置の製造方法 |
-
1983
- 1983-12-29 JP JP24869583A patent/JPS60143674A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136263A (ja) * | 1983-12-24 | 1985-07-19 | Toshiba Corp | 半導体装置の製造方法 |
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|---|---|---|---|---|
| JPS6425576A (en) * | 1987-07-22 | 1989-01-27 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPH01259568A (ja) * | 1988-04-11 | 1989-10-17 | Sumitomo Electric Ind Ltd | 電界効果トランジスタの製造方法 |
| JPH01273360A (ja) * | 1988-04-26 | 1989-11-01 | Nec Corp | 電界効果トランジスタの製造方法 |
| US5187547A (en) * | 1988-05-18 | 1993-02-16 | Sanyo Electric Co., Ltd. | Light emitting diode device and method for producing same |
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