JPS641944B2

JPS641944B2 -

Info

Publication number: JPS641944B2
Application number: JP47379A
Authority: JP
Inventors: Junichi Nishizawa; Tadahiro Oomi
Original assignee: Individual
Current assignee: Individual
Priority date: 1979-01-04
Filing date: 1979-01-04
Publication date: 1989-01-13
Also published as: JPS5593272A

Description

【発明の詳細な説明】本発明は、高速度動作する埋め込みゲート型静
電誘導トランジスタの大面積化が容易な構造に関
し、特にソース電極およびゲート電極の取り出し
方法の改良に関する。

比較的高い不純物密度と長いチヤンネルを有
し、飽和型電流電圧特性を示す電界効果トランジ
スタ（以下FETと称す）に対し、高抵抗領域で
かつ短く形成されたチヤンネル構造を有る静電誘
導トランジスタ（以下SITと称す）は、通常不飽
和型電流電圧特性を示す。縦型構造でマルチチヤ
ンネルにし易く、かつゲート・ドレイン間に高抵
抗層を挿入することにより高耐圧化が容易なSIT
は、流れる電流も大きく、また印加できる電圧も
大きいことから、大電力用に適している。

たとえば、現在までのところ、第１図の断面図
に示されるような埋め込みゲート構造のSITで、
数10KHzの周波数で1.5KW出力が85％を越える効
率で得られている。第１図で、n⁺領域１１はド
レイン領域、n⁺領域１４はソース領域、p⁺領域
１５はメツシユ状もしくはストライプ状に形成さ
れたゲート領域である。１１′、１４′はそれぞれ
ドレイン電極、ソース電極である。前述した特性
の得られたSITの概略の構造は、ｎ領域１３は厚
さ８〜10μm、不純物密度１〜２×10¹⁵cm^-3程度、
n^-領域１２の厚さ60〜80μm、不純物密度１〜５
×10¹³cm^-3程度である。ソース、ゲート間耐圧、
ゲート、ドレイン間耐圧はそれぞれ100V以上、
及び800V以上である。最大ドレイン電流は60A
である。ゲートp⁺領域は、５〜６mmのストライ
プ状に形成されたため周波数特性は1MHz程度と
低く抑えられ、零ゲートバイアスの抵抗が0.5Ω
程度と高いことがこのSITの欠点であつた。この
改良のため、本発明者は、特許第1083882号（特
公昭56−26148号）「電界効果トランジスタ」にお
いて新たな構造を提案した。前記特許第1083882
号においてはソース領域の形状がゲート領域から
延びる空乏層端部に沿うような形状に改良され、
ソースから真性ゲート点（ピンチオフ点）までの
直列抵抗が小さくなり高周波動作を可能にしたも
のである。しかしながら、この提案においては、
ソース領域は半導体ウエハ全面を覆つており、ゲ
ート電極取り出しはウエハ周辺でしか出来ず、埋
め込み層の抵抗が増大し、ゲート抵抗が増大する
欠点があつた。ソースから真性ゲート点までの直
列抵抗が十分小さな場合、ゲート抵抗が高周波特
性を決める要因となるが、特に大電力化のために
は大面積とする周辺でしかゲート電極が取り出せ
ないので大面積となればなるほどゲート抵抗が大
きくなる欠点があつた。ゲート抵抗の低減のため
に、表面ゲート型や切り込みゲート型においては
ゲート電極およびソース電極とをストライプ状に
して、いわゆるインターデイジタル形状に電極を
形成することも試みられてはいるが、特に高周波
用のSITや、ノーマリオフ型SITの場合は、ゲー
ト間隔が狭くなるため、ソース電極の幅が狭くな
り、ソース電極における電流容量が小さく、大電
力化を困難にし、又、ソース電極とゲート電極と
の間隔も狭くなり、電極配線のフオトリソグラフ
イー工程を困難にすると同時に、ゲート・ソース
間耐圧を劣化するという欠点があつた。

本発明の目的は、叙上の欠点を除去して、最大
ドレイン電流が大きく、しかも大面積化してもゲ
ート抵抗が小さく、ソース電極の電流容量が大き
く、高耐圧でかつ周波数特性が良く、導通時の抵
抗が極めて小さい埋め込みゲート型静電誘導トラ
ンジスタの構造を提供することにある。

本発明の別の目的は、微細寸法化が容易で、し
かも電極配線工程等が容易な静電誘導トランジス
タの構造を提供することにある。

以下図面を参照して本発明を詳細に説明する。

SITは、高抵抗チヤンネル領域がソース領域の
ごく近傍に短チヤンネルに形成されることから、
ドレイン電圧が直接ソース領域近傍の電位分布に
影響して、直接ソース領域の多数キヤリアをチヤ
ンネルに引張りだす動作をすることから、ソース
領域の不純物密度は高い程望ましい。同時に、流
れるキヤリアの量、すなわち電流を制御する固有
ゲートがソース領域に近い程、やはり望ましい。
この二つの条件が満たされれば、導通時の抵抗が
小さくかつ変換コンダクタンスの大きいSITが実
現される。さらに言えば、ソース領域のn⁺領域
とチヤンネルのn^-領域が作る接合障壁電位がゲ
ートにより効率良く制御されるよう、ゲートはソ
ース領域に実質的に近く形成されることが望まし
い。その時に、同時にソース、ゲート間耐圧が極
端にさがるようでは、不都合なわけで、耐圧があ
まり下らないようにして、このことを実現しなけ
ればならない。

こうした条件をすべて取り入れた本発明のSIT
の例を第２図に示す。第２図ａは平面図、ｂはＡ
−A′線に沿う断面図、ｃはＢ−B′線に沿う断面
図である。第２図ａで、点線はp⁺埋め込みゲー
ト領域２５、左右に走る実線はゲート電極取り出
し用切り込み領域２６、矩形の実線はn⁺ソース
領域２４矩形の内側の〓印はソース・コンタクト
ホール、ゲート電極取り出し用切り込み領域の内
側の〓印はゲート・コンタクトホール、左右に走
る一点鎖線は、ソース電極及びゲート電極であ
る。第２図ｂでn⁺領域２１はドレイン領域、n⁺
領域２４はソース領域、p⁺領域２５はゲート領
域で、n⁺ソース領域２４の最下部は、p⁺ゲート
領域２５の最上部より深い位置に突出して形成さ
れている。n^-領域２２，２３はそれぞれの一部
がチヤンネルとなる領域である。２１′，２４′，
２６′はそれぞれドレイン電極、ソース電極、ゲ
ート電極であり、Al、Mo、Ｗ等あるいはその他
の金属、もしくは前記金属によるシリサイドもし
くは両者の組合わせである。ゲート電極２６′は
切り込み領域の底部でp⁺領域２５と接続してい
る。ゲート電極２６′とソース領域２４は互いに
直交するストライプの形状である。第２図では、
ストライプ形状でない、ボンデイングパツド部分
も示してある。n^-領域２２，２３は同一の不純
物密度でも、また異なつていてもよい。２７は
SiO₂、Si₃N₄、Al₂O₃、AlN等あるいはその他の
絶縁層、もしくはこれらの複合絶縁層である。ソ
ース、ドレイン間及びゲート、ドレイン間にはそ
れぞれ高抵抗領域が存在するから耐圧は高く、し
かも静電容量は小さい。ソース、ドレイン方向の
ゲート領域は薄く短チヤンネルとなつており、高
不純物密度ソース領域がゲート近傍にまで突出し
て設けられていることから、チヤンネルには十分
のキヤリア注入が行なわれ、抵抗は小さく、変換
コンダクタンスも大きい。このように短チヤンネ
ル化した埋め込みゲート型SITでは、ゲート抵抗
が周波数特性を支配するようになる。

例えば、第１図の構造で、キヤリアの注入量を
多くしようとして、ｎ領域１３の不純物密度を高
くすると、ゲート・ソース間の耐圧が下がり、し
かも静電容量が大きくなつて、電力用、高周波と
して不都合となる。従つて、ｎ領域１３の不純物
密度は10¹⁵cm^-3程度におさえられている。そのた
め、チヤンネルに注入されるキヤリア量もたかだ
か10¹⁵cm^-3程度に抑えられて、導通時の抵抗が高
く、所要の電流を流すドレイン電圧が高くなる。
一方、本発明の第２図の構造では、ソース領域の
不純物密度を10²⁰〜10²¹cm^-3程度と高くできるた
め、チヤンネルに十分のキヤリア注入が行なえ
て、抵抗が小さい。第２図で、n⁺領域２１、２
４及びp⁺領域２５の不純物密度は高い程望まし
い。n⁺領域２１の不純物密度が高ければ、導通
時の抵抗が小さく、p⁺領域２５の不純物密度が
高ければ、ゲート抵抗が小さくなるが限度があ
り、さらにゲート抵抗を小さくするためには実質
的なゲート埋め込み領域の長さを短くする必要が
ある。本発明では、ゲート電極間隔を短くするこ
とによつて実質的なゲート埋め込み領域の長さを
短くすることが出来る。n⁺領域２１の不純物密
度は10¹⁷〜10²⁰cm^-3程度、p⁺領域２５の不純物密
度は10¹⁷〜10²¹cm^-3程度である。n^-領域２２、２
３の不純物密度は、10¹²〜10¹⁵cm^-3程度であり、
耐圧を十分高くして動作させるときには、10¹³〜
10¹⁴cm^-3程度あるいはそれ以下にすればよい。例
えば、Siでのアバランシの起る電界は200kV／cm
程度であるから、ゲート・ドレイン間を50μm以
上にすれば、ゲート・ドレイン間耐圧は1000V以
上となる。

電圧増幅率μを大きくするには、ゲート長をや
や長くして、ゲート・ゲート間隔を狭くすればよ
い。その時に、導通時の抵抗を増加させないため
には、ゲート近傍の不純物密度を高くすればよ
い。零ゲートバイアス時の抵抗を小さくするに
は、ゲートチヤンネル間拡散電位だけではチヤン
ネルがピンチオフせず、キヤリアが残るように寸
法と不純物密度を選べばよい。さらに、抵抗を小
さくするためには、ゲート電位を順方向に降り込
めばよい。例えば、Siでゲートに0.6V程度以上
の電圧を加えると、ゲートからホールがチヤンネ
ルに注入されて、ソースからの電子の注入を促進
するので電流値が１桁から２桁増大する。即ち、
低抗が極めて小さく、所望電流を流すに必要なド
レイン電圧は極めて小さくなる。例えば、100A
の電流を流すときの順方向電圧降下を1V程度に
することも容易である。順方向ゲートバイアスで
動作させるときには、ゲートにかなりの電流が流
れるので、ゲート抵抗を小さくすることがとくに
重要である。第２図ａ，ｃに描かれたように、ソ
ース領域のストライプの長さを短めにし、実質的
な埋め込みゲート領域の長さを短くしている。所
望動作周波数において、ゲート金属電極からもつ
とも遠い、埋め込み領域のストライプの中央部の
ゲート電圧降下がたかだか10％〜20％程度になる
ようにゲート寸法、不純物密度、ストライプ長さ
を選定する。

第２図の本発明のSITの製造方法を簡単に説明
する。所望の厚さ、例えば30μm〜200μm程度の
厚さのn^-領域をもつ、n^-n⁺基板を用意する。n^-
領域表面に所望の形状、深さ及び密度に、例えば
Siであればたとえば、ボロンＢ拡散を行なう。そ
の上に、所望の厚さ、例えば１〜6μm程度n^-領域
をエピ成長させる。ソース領域２４をイオン注入
で形成し、次にゲート電極取り出し用切り込み領
域を形成する。この切り込み領域の形成にはプラ
ズマエツチングや、リアクテイブイオンエツチン
グを用いればよい。次にパシベーシヨン膜として
の絶縁層２７を形成後、ゲート・コンタクトホー
ルおよび、ソース・コンタクトホールを開孔し金
属電極配線を行なう。ソース電極およびゲート電
極は同一平面上に無いので、段差を利用して、自
己分離するので、極めて微細な電極配線も容易で
ある。通常のフオトリソグラフイによる電極配線
も可能であるが、この場合も段差部があるので、
金属層の厚みを厚くしても容易に分離出来る。絶
縁層２７は、高耐圧用のパシベーシヨン膜であ
る。n⁺領域２４、p⁺領域２５、イオン注入でな
く通常の熱拡散でもよい。ただ、熱拡散だと、チ
ヤンネルに接するソース領域先端の不純物密度が
低くなつて、抵抗が大きくなる欠点を持つ。n⁺
領域２４を深くしかも高濃度にするためには、例
えば次のようにすればよい。もつとも深く打込め
るプロトンをあらかじめ所望の深さまで打込んだ
後、所定の添加不純物、SiであればＰ、As等を
打込めばよい。

プロトン照射によつて、次のイオンが打込まれ
易くなつているので深くしかも高濃度に打込め
る。プロトン照射とＰ、Asは同時打込みでもよ
い。プロトンは他の不活性イオンでもよい。その
後、結晶性回復及び打込まれたイオンの活性化を
目的として、アニーリングすればよい。もう一つ
の方法は、陽極化成による。HF水溶液中で基板
を陽極にして、陰極にはPtのようなHFにおかさ
れない金属を用いて直流電流を流す。電流の流れ
る基板表面は、ソース領域２４が設けられる所だ
け露出されている。直流電流は、p⁺ゲート領域
２５の作る空乏層のふちに沿つて流れるようにな
つて、電流の流れた所が表面から多結晶化する。
多結晶化された部分に、ｎ形不純物を拡散すれ
ば、拡散速度は速く多結晶化された部分にだけ殆
んどn⁺領域が形成される。拡散温度は低くて良
く、n⁺領域の境界はだれずに形成される。その
後、アニールして結晶化すればよい。この陽極化
成法においては、p⁺ゲート領域に加わる逆バイ
アス（零ゲートバイアスも含む）によつて空乏層
の拡がりが変り、多結晶になる領域が変化するこ
とになつて、ソース領域の制御が容易に行なえる
利点を有している。

第３図には、ゲート近傍に高濃度のソース領域
を設ける他の構造例が示されている。第３図ａ
は、n^-表面からＶ字型に切り込まれた領域の先
端にn⁺領域が設けられた例である。第３図ｂは、
Ｖ字型に切り込まれた領域に沿つてn⁺領域が設
けられた例である。いずれにしても、埋め込まれ
たゲート近傍に高濃度のソース領域を設ける構造
であればよい。第２図及び第３図の構造で、導電
型をまつたく反転したものでもよいことは勿論で
ある。

第２図では、p⁺領域２５まで切り込んで金属
ゲート電極を設けてあるので、実質的な埋め込み
領域の流さが短く、ゲート抵抗が小さくなつて、
しかも、ソース電極とゲート電極とが同一平面上
にないので、電極相互間の容量も小さく周波数特
性の良い動作が期待される。ソース電極と埋め込
みゲート領域との間の容量を小さくするためには
埋め込みゲート領域の上部のソース電極ストライ
プの幅を狭くすることも有効である。

絶縁層２７は、高耐圧デバイスのときにはとく
に重要である。例えば、ステイン膜、重金属を極
端に減少させたポリイミドを使用することは極め
て有効である。

本発明の構造は、従来公知の結晶成長技術、拡
散技術、イオン注入技術、微細加工技術、リソグ
ラフイー技術、CVD技術、酸化技術、エツチン
グ技術等及び本明細書で説明した方法により製造
できる。

本発明によれば、高不純物密度ソース領域を小
さなストライプ状に複数に分割し半導体ウエハ表
面よりゲート近傍まで突出した形状に構成されて
いるので、ゲート・ソース間、ゲート・ドレイン
間耐圧が高く、かつその静電容量が小さく、又ゲ
ート電極の間隔も短くしてあるので特に大面積化
しても埋め込みゲート領域の抵抗が小さく出来、
ゲート電極とソース電極とが同一平面上にないの
で、電極相互間の容量も小さく出来、又、ソース
拡散領域の長手方向と、ソース電極の長手方向が
直交しているのでゲート間隔を狭くしてもソース
電極の幅を太くすることが容易で、しかも導通時
の抵抗が小さくて変換コンダクタンスが大きい埋
め込みゲート構造SITを得ることが出来る。即
ち、周波数特性が良好で大電力動作をし、しかも
導通時の抵抗が小さく（所望の電流を流したとき
の電圧降下が小さく）て、極めて効率の高い動作
を行なうという利点を有したSITを得ることが出
来、その工業的価値は極めて高い。

【図面の簡単な説明】

第１図は従来の埋め込みゲート形SITの断面構
造例、第２図は本発明のSITでａは平面図、ｂは
Ａ−A′線に沿う断面図、ｃはＢ−B′線に沿う断
面図、第３図は本発明のSITの構造例である。

Claims

【特許請求の範囲】１第１導電型高不純物密度のドレイン領域２１
と、前記ドレイン領域の上部に形成された第１導
電型高抵抗の第１の半導体領域２２と前記第１の
半導体領域の上部近傍に長辺が短辺の２倍以上の
長さの長方形の複数個の間隙を有する網目状に形
成された第２導電型高不純物密度のゲート領域２
５と前記ゲート領域及び第１の半導体領域の上部
に形成された第１導電型高抵抗の第２の半導体領
域２３と、前記第２の半導体領域の表面から内部
へ前記ゲート領域の複数個の間隙のそれぞれの中
央部方向に向い前記ゲート領域の頂上部より深い
位置まで付き出して形成され、かつ互いに分離し
たストライプ状の複数個の第１導電型高不純物密
度のソース領域２４と、前記ソース領域の長手方
向と直交する方向に形成された複数個のストライ
プ状の切り込み領域２６と、前記切り込み領域の
底部で、前記ゲート領域と接する金属製ゲート電
極２６′と、長手方向が、前記切り込み領域の長
手方向と平行で、かつ、前記ソース領域と接する
ストライプ部分を有するソース電極２４′と、前
記ドレイン領域と接するドレイン電極２１′とを
少なく共含むことを特徴とする埋め込みゲート型
静電誘導トランジスタ。２前記第２の半導体領域に凹部を形成し、凹部
底部近傍に前記ソース領域を形成したことを特徴
とする前記特許請求の範囲第１項記載の静電誘導
トランジスタ。