JP3957578B2 - トレンチゲート型半導体装置とその製造方法 - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明はトレンチゲート型半導体装置とその製造方法に関する。
【0002】
【従来の技術】
半導体領域と、その半導体領域に形成されたトレンチに絶縁膜を介して配置されたトレンチゲート電極を備えたトレンチゲート型半導体装置が知られている。トレンチゲート型半導体装置は、プレーナゲート型半導体装置に比べてオン抵抗を低減できる等の利点がある。また、この半導体装置は、例えば自動車に搭載された多くの電気機器の電力制御用のスイッチ等として用いられている。また、この半導体装置は、例えばMOSFET(Metal Oxide Semiconductor FET)、IGBT(Insulated Gate Bipolar Transistor)、MOSゲート型サイリスタといった素子に具現化されて用いられている。
【0003】
【発明が解決しようとする課題】
このようなトレンチゲート型半導体装置では一般に、トレンチコーナー部に隣接する絶縁膜が、トレンチ下面やトレンチ側面に隣接する絶縁膜に比べて薄くなってしまう。このため、トレンチゲート電極にゲート電圧を印加した場合、トレンチコーナー部を覆う絶縁膜に電界が集中し易く、この結果、トレンチコーナー部に隣接する絶縁膜の箇所で絶縁破壊が生じ易いという問題があった。
特に、トレンチコーナ部に隣接する絶縁膜の中でも、トレンチゲート電極とこれに接続されたゲートパッドの間にあるトレンチコーナ部に隣接する絶縁膜は、ゲートパッドに印加される電圧の影響によって、より電界集中が生じ易く、この結果、より絶縁破壊が生じ易いという問題があった。
【0004】
本発明は、絶縁破壊が生じにくいトレンチゲート型半導体装置を実現することを目的とする。
【0005】
【課題を解決するための手段及び作用と効果】
〔1〕本発明を具現化したトレンチゲート型半導体装置は、半導体領域と、その半導体領域に形成されたトレンチに絶縁膜を介して配置されたトレンチゲート電極を備えている。この半導体装置では、トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位の電気抵抗が、他の部位の少なくとも一部の電気抵抗に比べて高い。
〔2〕本発明を具現化した他のトレンチゲート型半導体装置は、半導体領域と、その半導体領域に形成されたトレンチに絶縁膜を介して配置されたトレンチゲート電極を備えている。この半導体装置では、トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位の不純物濃度が、他の部位の少なくとも一部の不純物濃度に比べて低い。
【0006】
上記〔1〕又は〔2〕の半導体装置によると、トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位に流れるゲート電流を、他の部位の少なくとも一部に流れるゲート電流に比べて少なくすることができる。
言い換えると、トレンチゲート電極又はこれに電気的に接続された部位の中でも、上記他の部位の少なくとも一部にはゲート電流を流し易くしながらも、上記トレンチコーナー部に隣接する絶縁膜を覆う部位にはゲート電流を流れにくくすることができる。従って、この半導体装置のようにトレンチゲート電極を構成することで、ゲートに電圧を印加するというゲート電極本来の役割を充分に果たしながらも、トレンチコーナー部に隣接する絶縁膜への電界集中を緩和し、絶縁破壊を生じにくくすることができる。即ち、絶縁耐圧を向上させることができる。
【0007】
〔3〕上記〔1〕又は〔2〕の半導体装置において、前記トレンチコーナー部は、トレンチゲート電極とこれに電気的に接続されたゲートパッドの間にあることが好ましい。
先に述べたように、トレンチゲート電極とこれに電気的に接続されたゲートパッドの間にあるトレンチコーナー部に隣接する絶縁膜は、ゲートパッドに印加される電圧の影響によって、電界集中がより生じ易く、絶縁破壊がより生じ易い。上記〔3〕の構成によると、トレンチゲート電極等の中でも、トレンチゲート電極とこれに電気的に接続されたゲートパッドの間にあるトレンチコーナ部に位置し、絶縁破壊がより生じ易い絶縁膜を覆う部位にゲート電流を相対的に流しにくくすることができるので、発明の作用効果がより効果的に奏される。
【0008】
〔4〕上記〔1〕〜〔3〕の半導体装置において、前記トレンチコーナー部に隣接する絶縁膜を覆う部位と前記他の部位の少なくとも一部の間で、トレンチゲート電極の電気抵抗又は不純物濃度が連続的に変化していることが好ましい
上記〔4〕のように構成すると、トレンチゲート電極中の低抵抗(高不純物濃度)の部位にゲート電流を滑らかに流し込むことができるので、絶縁破壊を生じにくくしながら、ゲート電極本来の役割をより充分に果たすことができる。
【0009】
〔5〕本発明は、トレンチゲート型半導体装置の製造方法にも具現化される。この製造方法は、請求項1〜4のいずれかに記載の半導体装置の製造方法であって、トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位をマスクし、他の部位の少なくとも一部上は開口した状態で不純物を導入する工程を含む。
上記〔5〕の製造方法によると、トレンチコーナー部に隣接する絶縁膜を覆う部位には、マスクによって不純物の導入が抑制される。一方、他の部位の少なくとも一部には、その部位上が開口されているので、不純物が充分に導入される。このように、上記製造方法によると、前記他の部位の少なくとも一部に比べて前記トレンチコーナー部に隣接する絶縁膜を覆う部位の不純物濃度を相対的に低くすることを比較的簡便に行える。
【0010】
【発明の実施の形態】
後記する本発明の実施例の主要な特徴を記載する。
(形態1) 前記トレンチコーナー部は、トレンチの側面と、半導体領域の表面が交わって形成されたコーナー部である。
(形態2) 前記トレンチコーナー部は、トレンチの側面と、トレンチの下面が交わって形成されたコーナー部である。
(形態3) 形態1又は2において、トレンチの側面は、前側面、後側面、右側面、左側面のいずれかである。
【0011】
【実施例】
(第1実施例) 図1は、本発明の第1実施例のトレンチゲート型パワーMOSFETの概略平面図を示す。図2は図1のB−B線での断面図を示す。図3は図1のC−C線での断面図を示す。
なお、説明の明瞭化のために、図2のトレンチゲート電極14あるいはトレンチ10を基準として、図2の上下方向を「深さ方向」、左右方向を「幅方向」、紙面垂直方向を「奥行方向」という。また、図2のトレンチゲート電極14あるいはトレンチ10の深さ方向の2つの端(端面)を「上端(上面)」「下端(下面)」、幅方向の2つの端(端面)を「右端(右側面)」「左端(左側面)」、奥行方向の2つの端(端面)を「前端(前側面)」「後端(後側面)」という。
【0012】
図1に示すように、このパワーMOSFETは、半導体領域1に、奥行方向に細長状に伸びるトレンチゲート電極14が所定間隔を置いて幅方向に多数配置されている。そして、各トレンチゲート電極14の前端部は、ゲート中継部18aを介して1つのゲートパッド20aに共通に接続されている。各トレンチゲート電極14の後端部も、ゲート中継部18bを介してもう1つのゲートパッド20bに共通に接続されている。
【0013】
図1のB−B線(幅方向に沿った線)での断面図である図2には、パワーMOSFETの素子形成領域が示されている。
図2に示すように、本実施例のパワーMOSFETは、n+型ドレイン領域4と、これに接するn−型ドリフト領域6と、これに接するp型ボディ領域8と、これに接するn+型ソース領域22を備えている。n+型ドレイン領域4はn型の高不純物濃度のシリコン基板によって形成されている。n−型ドリフト領域6は、上記シリコン基板上に成長させたエピタキシャル層によって形成されている。p型ボディ領域8とn+型ソース領域22は、上記エピタキシャル層の一部に選択的に不純物を導入することで形成されている。これらのシリコン基板(n+型ドレイン領域4)と、エピタキシャル層(n−型ドリフト領域6、p型ボディ領域8、n+型ソース領域22等)等を含んで半導体領域1が形成されている。
【0014】
さらに、このパワーMOSFETは、上記したように、エピタキシャル層に形成されたトレンチ10に絶縁膜12を介して埋込まれた細長状のトレンチゲート電極14と、n+型ドレイン領域4の裏面に接するドレイン電極2と、n+型ソース領域22及びp型ボディ領域8(より詳細には高濃度p型領域8a)の表面に接するソース電極24を備えている。トレンチ10はn+型ソース領域22、p型ボディ領域8に隣接して形成されており、n−型ドリフト領域6の上部まで達している。トレンチゲート電極14はポリシリコンによって形成されている。ゲート酸化膜12はシリコン酸化膜によって形成されている。ドレイン電極2とソース電極24は、アルミニウム等の導電性金属材料によって形成されている。
【0015】
図1のC−C線(奥行方向に沿った線)での断面図である図3に示すように、奥行方向に伸びるトレンチゲート電極14の前端部と後端部はそれぞれ、ゲート中継部18a,18bを介して、トレンチゲート電極14の上端よりも高い位置にあるゲートパッド20a,20bに電気的に接続されている。ゲートパッド20a,20bは、半導体領域1の一部である外側領域9の表面上に絶縁膜12を介して平板状に配置されている(図1参照)。ゲート中継部18とゲートパッド20は共に、トレンチゲート電極14と同様にポリシリコンによって形成されている。
【0016】
図3の不純物濃度分布のグラフに示すように、本実施例では、ポリシリコンからなるトレンチゲート電極14中の不純物濃度が不均一となっている。トレンチゲート電極14の奥行方向に伸びる部位の端部(前端部、後端部)14aの不純物濃度が、中間部14cの不純物濃度に比べて低くなっている。即ち、トレンチゲート電極14の端部14aの電気抵抗が、中間部14cの電気抵抗に比べて高くなっている。なお、図3の不純物濃度分布のグラフは濃度分布を模式的に示したものであり、実際には、高濃度部においても、中央から左右両側に向けて不純物濃度が緩やかに低下するような濃度勾配が存在する。
【0017】
また、中間部14cと端部14aの間の部位14bでは、中間部14cから端部14aに向けて、不純物濃度が連続的に徐々に低下している。また、ゲートパット20a,20bのうちゲート中継部18a,18bに隣接する部位と、ゲート中継部18a,18bの不純物濃度も、上記中間部14cの不純物濃度に比べて低くなっている。即ち、ゲートパッド20a,20bの上記部位と、ゲート中継部18a,18bの電気抵抗が、中間部14cの電気抵抗に比べて高くなっている。
【0018】
このように、本実施例では、トレンチ10の上側コーナー部10aに隣接する絶縁膜12aが、低不純物濃度、即ち高抵抗であるトレンチゲート電極14の端部(前端部、後端部)14a、ゲート中継部18、ゲートパッド20の一部によって、広い範囲に亘って覆われている。また、トレンチ10の下側コーナー部10bに隣接する絶縁膜12bが、低不純物濃度、即ち高抵抗であるトレンチゲート電極14の端部14aによって覆われている。
ここで、上記したトレンチ10の上側コーナー部10aは、トレンチゲート電極10とこれにゲート中継部18を介して電気的に接続されたゲートパッド20の間にある。また、上側コーナー部10aは、トレンチ10の前側面又は後側面と半導体領域1の表面が交わって形成されている。下側コーナー部10bは、トレンチ10の前側面又は後側面とトレンチ10の下面が交わって形成されている。
【0019】
具体的な数値としては、上記中間部14cの不純物濃度は1×1019〜5×1019atms/cm3となっている。上記端部14a、ゲート中継部18、一部のゲートパッド20の不純物濃度は0.5×1018〜2×1018atms/cm3となっている。端部14a等の不純物濃度は、中間部14cの不純物濃度の1/5以下、好ましくは1/10以下とすることががよい。
【0020】
このように第1実施例によると、トレンチゲート電極14、ゲート中継部18、ゲートパッド20のうち、トレンチ10の上側コーナー部10aに隣接する絶縁膜12aを覆う広い部位が低不純物濃度、即ち高抵抗である。よって、この部位に流れるゲート電流を、トレンチゲート電極14の中間部14cに流れるゲート電流に比べて少なくすることができる。
【0021】
言い換えると、トレンチゲート電極14の中間部14cや、大部分のゲートパッド20は高不純物濃度で低抵抗にしてゲート電流を充分に流す一方、絶縁破壊が生じ易い絶縁膜12a,12b覆うトレンチゲート電極14の端部14a、ゲート中継部18等は低不純物濃度で高抵抗にしてゲート電流の流れる量を少なくしている。
【0022】
従って、第1実施例のようにトレンチゲート電極14を構成すると、ゲートに電圧を印加するというゲート電極の本来の役割を充分に果たしながらも、トレンチコーナー部10a,10bを覆う絶縁膜12a,12bへの電界集中を緩和し、絶縁破壊を生じにくくすることができる。即ち、絶縁膜12の絶縁耐圧を向上させることができる。従って、高性能のトレンチゲート型半導体装置(本実施例ではパワーMOSFET)を実現できる。
【0023】
また、第1実施例によると、トレンチゲート電極14とゲートパッド20の間にあり、絶縁破壊がより生じやすいトレンチ10の上側コーナー部10aに隣接する絶縁膜12aが上記したように低不純物濃度で高抵抗の部位によって広い範囲で覆われている。従って、絶縁破壊がより生じ易い絶縁膜12aにおいて絶縁破壊を生じにくくすることができるので、非常に有効である。
【0024】
また、トレンチゲート電極14の中間部14cと端部14aの間の部位14bでは、中間部14cから端部14aに向けて、不純物濃度が連続的に徐々に低下している。このように構成すると、トレンチゲート電極14の高不純物濃度で低抵抗な中間部14cにゲート電流を滑らかに流し込むことができるので、絶縁破壊を生じにくくしながら、ゲート電極本来の役割をより充分に果たすことができる。
【0025】
また、本実施例では、トレンチゲート電極14の中間部14cと端部14aの不純物濃度を上記好適範囲内に設定している。従って、デバイス性能や生産性の低下を伴うことなく、絶縁膜12a、12bへの電界集中を緩和して、絶縁耐圧を向上させることができる。
【0026】
次に、第1実施例のパワーMOSFETの製造方法を説明する。特に、本実施例のトレンチゲート電極14を形成する方法について図4〜図6を参照して詳細に説明する。図4(a)〜図6(a)はパワーMOSFETの概略平面図を示し、図1に対応する。図4(b)〜図6(b)はそれぞれ、図4(a)〜図6(a)のB−B線での断面図を示し、図2のトレンチゲート電極14の周辺の断面図に対応する。図4(c)〜図6(c)はそれぞれ、図4(a)〜図6(a)のC−C線での断面図を示し、図3のトレンチゲート電極14の周辺の断面図に対応する。
【0027】
(工程1)まず、図4(a)に示す半導体領域1の表面の所定位置に多数の細長状の開口部を有するマスクを配置する。この状態で、例えばドライエッチング等を行って、所望の深さ及び寸法のトレンチ10を形成する。なお、半導体領域1は、図1に示すようなドレイン領域4となるシリコン基板上にドリフト領域6を含むエピタキシャル層を成長させ、そのエピタキシャル層に局所的に不純物を導入し、ボディ領域8とソース領域22を形成することで、予め形成している。
(工程2)次いでマスクを除去した後、半導体領域1の表面を酸化雰囲気下にて加熱することによって、図4(b)(c)に示すように、外側領域9やボディ領域8の表面、及びトレンチ10の表面等に所定厚さ(例えば0.1μm以下)のシリコン酸化膜12を形成する。なお、熱酸化法以外の方法でシリコン酸化膜12を形成してもよい。また、シリコン窒化膜等によって絶縁膜を形成してもよい。
【0028】
(工程3)次に、図5(a)〜(c)に示すように、表面にシリコン酸化膜12が形成された半導体領域1上に、減圧CVD法等によって電極材料層26(この例ではノンドープポリシリコン層)を形成する。この場合、図5(b)(c)に示すように、トレンチ10内にもこの電極材料層26が埋込まれてトレンチゲート電極14が形成されるように減圧CVD法等を行う。なお、減圧CVD法以外の化学的成膜法等により電極材料層26の形成を行ってもよい。また、ポリシリコンは不純物が予めドープされたもの(ドープドポリシリコン)であってもよい。
【0029】
(工程4)次に、フォトレジストをマスクにして電極材料層26のドライエッチング等を行い、図6(a)〜(c)に示すように、ゲート中継部18とゲートパッド20を除く部分を所定厚さ分だけエッチバックする。この場合、図6(b)に示すように、トレンチ10内の電極材料層26(トレンチゲート電極14)の上端位置が、半導体領域1の表面位置よりも下方になるようにエッチバックする。その後、不要となったマスクを除去する。
【0030】
(工程5)次に、図6(c)に示す電極材料層26上に、図7に示すようにマスク28を配置する。このマスク28には、トレンチゲート電極14の中間部14cよりやや狭い部位上に開口部30が形成され、ゲートパッド20の一部上に開口部32が形成されている。このマスク28は耐熱性を有するCVD酸化膜であることが好ましい。次いで、上記開口部30、32から電極材料層26へ向けてリン拡散法によって不純物であるリンを拡散させる。
なお、リン拡散法における処理温度と時間は、本工程後に加える熱履歴を考慮に入れて適宜調整すればよい。図8に、リン拡散時間(分)に対するリン高濃度部の到達深さ(μm)のグラフを示す。本実施例では、処理温度を950℃、処理時間を200分(リンのデポジット時間が80分、N2の拡散時間が120分)に設定している。
【0031】
ここで、図7に示すように、マスク28の開口30の端部からトレンチ10の端部までの距離をXとする。また、マスク28の開口32の端部からトレンチ10の端部までの距離をYとする。このX,Yの値は、トレンチゲート電極14深さd以上の値に設定することが好ましい。より好ましくは、このX,Yの値は深さdよりも2〜10μm程度大きな値に設定することがよい。本実施例では、深さdを6μmに設定し、X,Yの値を深さdよりも4μm大きな10μmに設定している。例えば本実施例のように数値を設定すると、マスク28の開口30の端部から深さ方向と奥行方向(図7の左右方向)に6μm程度広がった範囲は高濃度部(中間部)14cとなる。その高濃度部14cから2μm程度広がった範囲は濃度が徐々に低下する濃度低下部14bとなる。その濃度低下部14bから2μm程度広がった範囲は低濃度部(端部)14aとなる。マスク28の開口32についても同様に考えることができる。
【0032】
このようにX,Yの値を深さd以上の値に設定すると、トレンチゲート電極14の中間部14cにおいては、後述する不純物拡散による不純物をその電極14の下端付近まで充分に拡散させることができる一方、トレンチゲート電極14の端部14aには拡散による不純物を到達させにくくすることができる。
【0033】
(工程6)次に、マスク28を除去した後、図1に示すようにドレイン領域4の裏面にドレイン電極2を形成し、また、ソース領域22と、ボディ領域8の高濃度領域8aの表面を露出させた箇所にソース電極24を形成する。この結果、図1に示すパワーMOSFETが製造される。
【0034】
第1実施例の製造方法では、上記(工程5)で説明したように、図7に示すような開口部30、32を有するマスク28をした状態で、不純物であるリンを拡散させる。よって、トレンチゲート電極14の両端部14aや、ゲート中継部18や、一部のゲートパッド20には不純物をほとんど拡散させないようにすることができる一方、トレンチゲート電極14の中間部14bや、他の部位のゲートパッド20には不純物を充分に拡散させることができる。このように、第1実施例の製造方法によると、トレンチゲート電極14の両端部14a等の不純物濃度を相対的に低くすることが比較的簡便に行える。
【0035】
また、第1実施例の製造方法では、電極材料であるノンドープポリシリコン1種に対して選択的に不純物をドープすることにより、所望の濃度分布を実現させている。従って、例えばノンドープポリシリコンとドープドポリシリコンの2種を用いる場合に比べて、必要な材料の種類が少なくて済む。また、2種の材料を用いる場合には通常は2種のマスクが必要になるが、第1実施例によれば、基本的に図7に示すようなマスク28の1種のみで足りる。よって、第1実施例の製造方法によると、トレンチゲート電極14中に相対的に低不純物濃度の部位を形成しても、生産性やコストの上昇を抑制できるという利点がある。
【0036】
(第2実施例) 次に、第2実施例のトレンチゲート型パワーMOSFETについて説明する。第1実施例ではトレンチゲート電極14に不純物を導入する方法として(工程5)でリン拡散法を用いているが、第2実施例ではイオン注入法を用いている点で異なる。
第2実施例のパワーMOSFETの製造方法について説明する。
まず、第1実施例の(工程1)〜(工程4)を順次実施し、トレンチ10にトレンチゲート電極14を埋め込む。
次に、図7に示すマスク28を配置した状態で不純物イオンを注入することで、第1実施例と同様に、トレンチゲート電極14の中間部14cの不純物濃度を高くする一方、両端部14a等の不純物濃度を相対的に低くする。 なお、マスク28は、第1実施例の場合ほど耐熱性が要求されないので、樹脂材料からなるフォトレジストを用いてもよい。また、イオン注入の条件(即ちイオン種、ドーズ量、加速電圧等)は、トレンチゲート電極14形成後の熱工程等も考慮して所望の不純物濃度分布が得られるように設定すればよい。
次に、第1実施例の(工程6)を実施することで、第1実施例と同様に図1〜図3に示すようなパワーMOSFETが製造される。
【0037】
(第3実施例) 次に、第3実施例のトレンチゲート型パワーMOSFETについて説明する。第1及び第2実施例では電極材料としてノンドープポリポリシリコン1種のみを用い、これに部分的に不純物を導入しているのに対し、第3実施例では電極材料としてノンドープポリシリコンとドープドポリシリコンの2種を用いている点で異なる。
図9のトレンチゲート電極15は、中間部がドープドポリシリコン層34で形成され、その両側部がノンドープポリシリコン層32で形成されている。また、ゲート中継部18a,18bもノンドープポリシリコン層32で形成されている。ゲートパッド20a,20bはトレンチコーナー部10a(絶縁膜12a)に近い部位はノンドープポリシリコン層32で形成され、遠い部位はドープドポリシリコン層34で形成されている。
なお、第2実施例のトレンチゲート電極15は、2種の電極材料を用いており濃度勾配がほとんどない点で、第1及び第2実施例のトレンチゲート電極14と異なる。
【0038】
第3実施例のパワーMOSFETの製造方法について説明する。
まず、第1実施例の(工程1)と(工程2)を実施し、半導体領域1の表面に絶縁膜12を形成する。
次に、絶縁膜12が形成された半導体領域1上の所定箇所に開口部を有するマスクを設け、この状態で減圧CVD法等の成膜法によってノンドープポリシリコン層32を形成する。次いでマスクを除去した後、開口部の位置の異なるマスクを新たに設け、この状態で減圧CVD等の成膜法によってドープドポリシリコン層34を形成する。次いで、第1実施例の(工程4)のようにドライエッチング等を行い、これらの層32,34の一部を所定量だけエッチバックする。なお、ノンドープポリシリコン層44の形成、ドープドポリシリコン層46の形成、ドライエッチングの順序は任意に入換えることが可能である。
次に、第1実施例の(工程6)を実施することで、第1実施例と同様に図1に示すようなパワーMOSFETが製造される。
【0039】
(第4実施例) 次に、第4実施例のトレンチゲート型パワーMOSFETについて説明する。図10は、図2の素子形成領域が現れる断面中のトレンチゲート電極14の周辺の断面図に対応する。
第1実施例では、図3に示すように、トレンチ10のコーナー部10a,10bに隣接する絶縁膜12a,12bを覆うトレンチゲート電極14の端部(前端部、後端部)14a等の不純物濃度を相対的に低くしている。ここで、上側コーナー部10aは、トレンチ10の前側面又は後側面と半導体領域1の表面が交わって形成されている。また、下側コーナー部10bは、トレンチ10の前側面又は後側面とトレンチ10の下面が交わって形成されている。
これに対し、第4実施例では、図10に示すように、トレンチ10の下側コーナー部10cに隣接する絶縁膜12cを覆うトレンチゲート電極17中の部位(右端下部及び左端下部)36の不純物濃度を相対的に低くしている。ここで、下側コーナー部10cは、トレンチ10の右側面又は左側面とトレンチ10の下面が交わって形成されている。
第4実施例はこれらの点で第1実施例等と異なる。
【0040】
トレンチゲート電極17は、第3実施例と同様に2種の電極材料で構成されている。具体的には、トレンチゲート電極17のうち、部位36はノンドープポリシリコンで形成され、部位38はドープドポリシリコンで形成されている。よって、部位36は部位38に比べて電気抵抗が高くなっている。なお、第1実施例の不純物拡散法や第2実施例のイオン注入法によって部位38を高不純物濃度にする一方、部位36の不純物濃度を相対的に低くするようにしてもよい。
【0041】
第4実施例によると、トレンチ10の下側コーナー部10cに隣接する絶縁膜12cの絶縁破壊を生じにくくすることができる。よって、絶縁膜12cの絶縁耐圧を向上させることができる。
また、第4実施例では、トレンチゲート電極17のうち、上記絶縁膜12cを覆う右端下部及び左端下部36のみをノンドープポリシリコンで形成し、電気抵抗を高くしている。即ち、トレンチ10に沿ったボディ領域8のチャネル形成領域と対向する部位38はドープドポリシリコンで形成され、電気抵抗が低く、ゲート電流が充分に流れる。従って、高抵抗部位36の存在がボディ領域8のチャネル形成に与える影響は非常に少ない。
【0042】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【0043】
(1)例えばトレンチゲート電極14のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位の電気抵抗と等しいかあるいは高い部位が、そのトレンチゲート電極14の他の部位に存在していてもよい。但し、トレンチゲート電極14がゲート電極本来の役割を果たすという趣旨からは、そのような部位は、そのトレンチゲート電極14全体の占める割合に比べて小さいことが好ましい。
(2)上記実施例ではトレンチゲート電極14や、ゲート中継部18、ゲートパッド20の材料としてポリシリコンを用いたが、これに限定されることはなく、ポリシリコン以外の半導体材料を用いてもよい。また、電気抵抗が異なる金属材料を用いるようにしてもよい。さらに、他の手法(例えば意図的に電極材料に欠陥を形成する)によって、トレンチゲート電極のうちトレンチコーナー部に隣接する絶縁膜を覆う部位の電気抵抗を相対的に高くしてもよい。
(3)MOSFETはnチャネル型に限られず、pチャネル型であっても勿論よい。また、MOSFETに限らず、IGBTや、MOSゲート型サイリスタ等に本発明を適用しても勿論よい。
【0044】
本明細書又は図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書又は図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図1】 第1実施例のトレンチゲート型パワーMOSFETの概略平面図を示す。
【図2】 図1のB−B線での概略断面図を示す。
【図3】 図1のC−C線での概略断面図と不純物濃度分布グラフを示す。
【図4】 (a)は第1実施例のパワーMOSFETの製造方法を説明するための概略平面図、(b)は(a)のB−B線での概略断面図、(c)は(a)のC−C線での概略断面図を示す(1)。
【図5】 (a)は第1実施例のパワーMOSFETの製造方法を説明するための概略平面図、(b)は(a)のB−B線での概略断面図、(c)は(a)のC−C線での概略断面図を示す(2)。
【図6】 (a)は第1実施例のパワーMOSFETの製造方法を説明するための概略平面図、(b)は(a)のB−B線での概略断面図、(c)は(a)のC−C線での概略断面図を示す(3)。
【図7】 第1実施例のパワーMOSFETの製造方法を説明するための概略断面図と不純物濃度分布グラフを示す(4)。
【図8】 リン拡散時間に対するリン高濃度部の拡散深さのグラフを示す。
【図9】 第3実施例のトレンチゲート型パワーMOSFETの概略断面図を示す。
【図10】 第4実施例のトレンチゲート型パワーMOSFETの概略断面図を示す。
【符号の説明】
1:半導体領域
10:トレンチ
12:絶縁膜
14:トレンチゲート電極
18:ゲート中継部
20:ゲートパッド
【発明の属する技術分野】
本発明はトレンチゲート型半導体装置とその製造方法に関する。
【0002】
【従来の技術】
半導体領域と、その半導体領域に形成されたトレンチに絶縁膜を介して配置されたトレンチゲート電極を備えたトレンチゲート型半導体装置が知られている。トレンチゲート型半導体装置は、プレーナゲート型半導体装置に比べてオン抵抗を低減できる等の利点がある。また、この半導体装置は、例えば自動車に搭載された多くの電気機器の電力制御用のスイッチ等として用いられている。また、この半導体装置は、例えばMOSFET(Metal Oxide Semiconductor FET)、IGBT(Insulated Gate Bipolar Transistor)、MOSゲート型サイリスタといった素子に具現化されて用いられている。
【0003】
【発明が解決しようとする課題】
このようなトレンチゲート型半導体装置では一般に、トレンチコーナー部に隣接する絶縁膜が、トレンチ下面やトレンチ側面に隣接する絶縁膜に比べて薄くなってしまう。このため、トレンチゲート電極にゲート電圧を印加した場合、トレンチコーナー部を覆う絶縁膜に電界が集中し易く、この結果、トレンチコーナー部に隣接する絶縁膜の箇所で絶縁破壊が生じ易いという問題があった。
特に、トレンチコーナ部に隣接する絶縁膜の中でも、トレンチゲート電極とこれに接続されたゲートパッドの間にあるトレンチコーナ部に隣接する絶縁膜は、ゲートパッドに印加される電圧の影響によって、より電界集中が生じ易く、この結果、より絶縁破壊が生じ易いという問題があった。
【0004】
本発明は、絶縁破壊が生じにくいトレンチゲート型半導体装置を実現することを目的とする。
【0005】
【課題を解決するための手段及び作用と効果】
〔1〕本発明を具現化したトレンチゲート型半導体装置は、半導体領域と、その半導体領域に形成されたトレンチに絶縁膜を介して配置されたトレンチゲート電極を備えている。この半導体装置では、トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位の電気抵抗が、他の部位の少なくとも一部の電気抵抗に比べて高い。
〔2〕本発明を具現化した他のトレンチゲート型半導体装置は、半導体領域と、その半導体領域に形成されたトレンチに絶縁膜を介して配置されたトレンチゲート電極を備えている。この半導体装置では、トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位の不純物濃度が、他の部位の少なくとも一部の不純物濃度に比べて低い。
【0006】
上記〔1〕又は〔2〕の半導体装置によると、トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位に流れるゲート電流を、他の部位の少なくとも一部に流れるゲート電流に比べて少なくすることができる。
言い換えると、トレンチゲート電極又はこれに電気的に接続された部位の中でも、上記他の部位の少なくとも一部にはゲート電流を流し易くしながらも、上記トレンチコーナー部に隣接する絶縁膜を覆う部位にはゲート電流を流れにくくすることができる。従って、この半導体装置のようにトレンチゲート電極を構成することで、ゲートに電圧を印加するというゲート電極本来の役割を充分に果たしながらも、トレンチコーナー部に隣接する絶縁膜への電界集中を緩和し、絶縁破壊を生じにくくすることができる。即ち、絶縁耐圧を向上させることができる。
【0007】
〔3〕上記〔1〕又は〔2〕の半導体装置において、前記トレンチコーナー部は、トレンチゲート電極とこれに電気的に接続されたゲートパッドの間にあることが好ましい。
先に述べたように、トレンチゲート電極とこれに電気的に接続されたゲートパッドの間にあるトレンチコーナー部に隣接する絶縁膜は、ゲートパッドに印加される電圧の影響によって、電界集中がより生じ易く、絶縁破壊がより生じ易い。上記〔3〕の構成によると、トレンチゲート電極等の中でも、トレンチゲート電極とこれに電気的に接続されたゲートパッドの間にあるトレンチコーナ部に位置し、絶縁破壊がより生じ易い絶縁膜を覆う部位にゲート電流を相対的に流しにくくすることができるので、発明の作用効果がより効果的に奏される。
【0008】
〔4〕上記〔1〕〜〔3〕の半導体装置において、前記トレンチコーナー部に隣接する絶縁膜を覆う部位と前記他の部位の少なくとも一部の間で、トレンチゲート電極の電気抵抗又は不純物濃度が連続的に変化していることが好ましい
上記〔4〕のように構成すると、トレンチゲート電極中の低抵抗(高不純物濃度)の部位にゲート電流を滑らかに流し込むことができるので、絶縁破壊を生じにくくしながら、ゲート電極本来の役割をより充分に果たすことができる。
【0009】
〔5〕本発明は、トレンチゲート型半導体装置の製造方法にも具現化される。この製造方法は、請求項1〜4のいずれかに記載の半導体装置の製造方法であって、トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位をマスクし、他の部位の少なくとも一部上は開口した状態で不純物を導入する工程を含む。
上記〔5〕の製造方法によると、トレンチコーナー部に隣接する絶縁膜を覆う部位には、マスクによって不純物の導入が抑制される。一方、他の部位の少なくとも一部には、その部位上が開口されているので、不純物が充分に導入される。このように、上記製造方法によると、前記他の部位の少なくとも一部に比べて前記トレンチコーナー部に隣接する絶縁膜を覆う部位の不純物濃度を相対的に低くすることを比較的簡便に行える。
【0010】
【発明の実施の形態】
後記する本発明の実施例の主要な特徴を記載する。
(形態1) 前記トレンチコーナー部は、トレンチの側面と、半導体領域の表面が交わって形成されたコーナー部である。
(形態2) 前記トレンチコーナー部は、トレンチの側面と、トレンチの下面が交わって形成されたコーナー部である。
(形態3) 形態1又は2において、トレンチの側面は、前側面、後側面、右側面、左側面のいずれかである。
【0011】
【実施例】
(第1実施例) 図1は、本発明の第1実施例のトレンチゲート型パワーMOSFETの概略平面図を示す。図2は図1のB−B線での断面図を示す。図3は図1のC−C線での断面図を示す。
なお、説明の明瞭化のために、図2のトレンチゲート電極14あるいはトレンチ10を基準として、図2の上下方向を「深さ方向」、左右方向を「幅方向」、紙面垂直方向を「奥行方向」という。また、図2のトレンチゲート電極14あるいはトレンチ10の深さ方向の2つの端(端面)を「上端(上面)」「下端(下面)」、幅方向の2つの端(端面)を「右端(右側面)」「左端(左側面)」、奥行方向の2つの端(端面)を「前端(前側面)」「後端(後側面)」という。
【0012】
図1に示すように、このパワーMOSFETは、半導体領域1に、奥行方向に細長状に伸びるトレンチゲート電極14が所定間隔を置いて幅方向に多数配置されている。そして、各トレンチゲート電極14の前端部は、ゲート中継部18aを介して1つのゲートパッド20aに共通に接続されている。各トレンチゲート電極14の後端部も、ゲート中継部18bを介してもう1つのゲートパッド20bに共通に接続されている。
【0013】
図1のB−B線(幅方向に沿った線)での断面図である図2には、パワーMOSFETの素子形成領域が示されている。
図2に示すように、本実施例のパワーMOSFETは、n+型ドレイン領域4と、これに接するn−型ドリフト領域6と、これに接するp型ボディ領域8と、これに接するn+型ソース領域22を備えている。n+型ドレイン領域4はn型の高不純物濃度のシリコン基板によって形成されている。n−型ドリフト領域6は、上記シリコン基板上に成長させたエピタキシャル層によって形成されている。p型ボディ領域8とn+型ソース領域22は、上記エピタキシャル層の一部に選択的に不純物を導入することで形成されている。これらのシリコン基板(n+型ドレイン領域4)と、エピタキシャル層(n−型ドリフト領域6、p型ボディ領域8、n+型ソース領域22等)等を含んで半導体領域1が形成されている。
【0014】
さらに、このパワーMOSFETは、上記したように、エピタキシャル層に形成されたトレンチ10に絶縁膜12を介して埋込まれた細長状のトレンチゲート電極14と、n+型ドレイン領域4の裏面に接するドレイン電極2と、n+型ソース領域22及びp型ボディ領域8(より詳細には高濃度p型領域8a)の表面に接するソース電極24を備えている。トレンチ10はn+型ソース領域22、p型ボディ領域8に隣接して形成されており、n−型ドリフト領域6の上部まで達している。トレンチゲート電極14はポリシリコンによって形成されている。ゲート酸化膜12はシリコン酸化膜によって形成されている。ドレイン電極2とソース電極24は、アルミニウム等の導電性金属材料によって形成されている。
【0015】
図1のC−C線(奥行方向に沿った線)での断面図である図3に示すように、奥行方向に伸びるトレンチゲート電極14の前端部と後端部はそれぞれ、ゲート中継部18a,18bを介して、トレンチゲート電極14の上端よりも高い位置にあるゲートパッド20a,20bに電気的に接続されている。ゲートパッド20a,20bは、半導体領域1の一部である外側領域9の表面上に絶縁膜12を介して平板状に配置されている(図1参照)。ゲート中継部18とゲートパッド20は共に、トレンチゲート電極14と同様にポリシリコンによって形成されている。
【0016】
図3の不純物濃度分布のグラフに示すように、本実施例では、ポリシリコンからなるトレンチゲート電極14中の不純物濃度が不均一となっている。トレンチゲート電極14の奥行方向に伸びる部位の端部(前端部、後端部)14aの不純物濃度が、中間部14cの不純物濃度に比べて低くなっている。即ち、トレンチゲート電極14の端部14aの電気抵抗が、中間部14cの電気抵抗に比べて高くなっている。なお、図3の不純物濃度分布のグラフは濃度分布を模式的に示したものであり、実際には、高濃度部においても、中央から左右両側に向けて不純物濃度が緩やかに低下するような濃度勾配が存在する。
【0017】
また、中間部14cと端部14aの間の部位14bでは、中間部14cから端部14aに向けて、不純物濃度が連続的に徐々に低下している。また、ゲートパット20a,20bのうちゲート中継部18a,18bに隣接する部位と、ゲート中継部18a,18bの不純物濃度も、上記中間部14cの不純物濃度に比べて低くなっている。即ち、ゲートパッド20a,20bの上記部位と、ゲート中継部18a,18bの電気抵抗が、中間部14cの電気抵抗に比べて高くなっている。
【0018】
このように、本実施例では、トレンチ10の上側コーナー部10aに隣接する絶縁膜12aが、低不純物濃度、即ち高抵抗であるトレンチゲート電極14の端部(前端部、後端部)14a、ゲート中継部18、ゲートパッド20の一部によって、広い範囲に亘って覆われている。また、トレンチ10の下側コーナー部10bに隣接する絶縁膜12bが、低不純物濃度、即ち高抵抗であるトレンチゲート電極14の端部14aによって覆われている。
ここで、上記したトレンチ10の上側コーナー部10aは、トレンチゲート電極10とこれにゲート中継部18を介して電気的に接続されたゲートパッド20の間にある。また、上側コーナー部10aは、トレンチ10の前側面又は後側面と半導体領域1の表面が交わって形成されている。下側コーナー部10bは、トレンチ10の前側面又は後側面とトレンチ10の下面が交わって形成されている。
【0019】
具体的な数値としては、上記中間部14cの不純物濃度は1×1019〜5×1019atms/cm3となっている。上記端部14a、ゲート中継部18、一部のゲートパッド20の不純物濃度は0.5×1018〜2×1018atms/cm3となっている。端部14a等の不純物濃度は、中間部14cの不純物濃度の1/5以下、好ましくは1/10以下とすることががよい。
【0020】
このように第1実施例によると、トレンチゲート電極14、ゲート中継部18、ゲートパッド20のうち、トレンチ10の上側コーナー部10aに隣接する絶縁膜12aを覆う広い部位が低不純物濃度、即ち高抵抗である。よって、この部位に流れるゲート電流を、トレンチゲート電極14の中間部14cに流れるゲート電流に比べて少なくすることができる。
【0021】
言い換えると、トレンチゲート電極14の中間部14cや、大部分のゲートパッド20は高不純物濃度で低抵抗にしてゲート電流を充分に流す一方、絶縁破壊が生じ易い絶縁膜12a,12b覆うトレンチゲート電極14の端部14a、ゲート中継部18等は低不純物濃度で高抵抗にしてゲート電流の流れる量を少なくしている。
【0022】
従って、第1実施例のようにトレンチゲート電極14を構成すると、ゲートに電圧を印加するというゲート電極の本来の役割を充分に果たしながらも、トレンチコーナー部10a,10bを覆う絶縁膜12a,12bへの電界集中を緩和し、絶縁破壊を生じにくくすることができる。即ち、絶縁膜12の絶縁耐圧を向上させることができる。従って、高性能のトレンチゲート型半導体装置(本実施例ではパワーMOSFET)を実現できる。
【0023】
また、第1実施例によると、トレンチゲート電極14とゲートパッド20の間にあり、絶縁破壊がより生じやすいトレンチ10の上側コーナー部10aに隣接する絶縁膜12aが上記したように低不純物濃度で高抵抗の部位によって広い範囲で覆われている。従って、絶縁破壊がより生じ易い絶縁膜12aにおいて絶縁破壊を生じにくくすることができるので、非常に有効である。
【0024】
また、トレンチゲート電極14の中間部14cと端部14aの間の部位14bでは、中間部14cから端部14aに向けて、不純物濃度が連続的に徐々に低下している。このように構成すると、トレンチゲート電極14の高不純物濃度で低抵抗な中間部14cにゲート電流を滑らかに流し込むことができるので、絶縁破壊を生じにくくしながら、ゲート電極本来の役割をより充分に果たすことができる。
【0025】
また、本実施例では、トレンチゲート電極14の中間部14cと端部14aの不純物濃度を上記好適範囲内に設定している。従って、デバイス性能や生産性の低下を伴うことなく、絶縁膜12a、12bへの電界集中を緩和して、絶縁耐圧を向上させることができる。
【0026】
次に、第1実施例のパワーMOSFETの製造方法を説明する。特に、本実施例のトレンチゲート電極14を形成する方法について図4〜図6を参照して詳細に説明する。図4(a)〜図6(a)はパワーMOSFETの概略平面図を示し、図1に対応する。図4(b)〜図6(b)はそれぞれ、図4(a)〜図6(a)のB−B線での断面図を示し、図2のトレンチゲート電極14の周辺の断面図に対応する。図4(c)〜図6(c)はそれぞれ、図4(a)〜図6(a)のC−C線での断面図を示し、図3のトレンチゲート電極14の周辺の断面図に対応する。
【0027】
(工程1)まず、図4(a)に示す半導体領域1の表面の所定位置に多数の細長状の開口部を有するマスクを配置する。この状態で、例えばドライエッチング等を行って、所望の深さ及び寸法のトレンチ10を形成する。なお、半導体領域1は、図1に示すようなドレイン領域4となるシリコン基板上にドリフト領域6を含むエピタキシャル層を成長させ、そのエピタキシャル層に局所的に不純物を導入し、ボディ領域8とソース領域22を形成することで、予め形成している。
(工程2)次いでマスクを除去した後、半導体領域1の表面を酸化雰囲気下にて加熱することによって、図4(b)(c)に示すように、外側領域9やボディ領域8の表面、及びトレンチ10の表面等に所定厚さ(例えば0.1μm以下)のシリコン酸化膜12を形成する。なお、熱酸化法以外の方法でシリコン酸化膜12を形成してもよい。また、シリコン窒化膜等によって絶縁膜を形成してもよい。
【0028】
(工程3)次に、図5(a)〜(c)に示すように、表面にシリコン酸化膜12が形成された半導体領域1上に、減圧CVD法等によって電極材料層26(この例ではノンドープポリシリコン層)を形成する。この場合、図5(b)(c)に示すように、トレンチ10内にもこの電極材料層26が埋込まれてトレンチゲート電極14が形成されるように減圧CVD法等を行う。なお、減圧CVD法以外の化学的成膜法等により電極材料層26の形成を行ってもよい。また、ポリシリコンは不純物が予めドープされたもの(ドープドポリシリコン)であってもよい。
【0029】
(工程4)次に、フォトレジストをマスクにして電極材料層26のドライエッチング等を行い、図6(a)〜(c)に示すように、ゲート中継部18とゲートパッド20を除く部分を所定厚さ分だけエッチバックする。この場合、図6(b)に示すように、トレンチ10内の電極材料層26(トレンチゲート電極14)の上端位置が、半導体領域1の表面位置よりも下方になるようにエッチバックする。その後、不要となったマスクを除去する。
【0030】
(工程5)次に、図6(c)に示す電極材料層26上に、図7に示すようにマスク28を配置する。このマスク28には、トレンチゲート電極14の中間部14cよりやや狭い部位上に開口部30が形成され、ゲートパッド20の一部上に開口部32が形成されている。このマスク28は耐熱性を有するCVD酸化膜であることが好ましい。次いで、上記開口部30、32から電極材料層26へ向けてリン拡散法によって不純物であるリンを拡散させる。
なお、リン拡散法における処理温度と時間は、本工程後に加える熱履歴を考慮に入れて適宜調整すればよい。図8に、リン拡散時間(分)に対するリン高濃度部の到達深さ(μm)のグラフを示す。本実施例では、処理温度を950℃、処理時間を200分(リンのデポジット時間が80分、N2の拡散時間が120分)に設定している。
【0031】
ここで、図7に示すように、マスク28の開口30の端部からトレンチ10の端部までの距離をXとする。また、マスク28の開口32の端部からトレンチ10の端部までの距離をYとする。このX,Yの値は、トレンチゲート電極14深さd以上の値に設定することが好ましい。より好ましくは、このX,Yの値は深さdよりも2〜10μm程度大きな値に設定することがよい。本実施例では、深さdを6μmに設定し、X,Yの値を深さdよりも4μm大きな10μmに設定している。例えば本実施例のように数値を設定すると、マスク28の開口30の端部から深さ方向と奥行方向(図7の左右方向)に6μm程度広がった範囲は高濃度部(中間部)14cとなる。その高濃度部14cから2μm程度広がった範囲は濃度が徐々に低下する濃度低下部14bとなる。その濃度低下部14bから2μm程度広がった範囲は低濃度部(端部)14aとなる。マスク28の開口32についても同様に考えることができる。
【0032】
このようにX,Yの値を深さd以上の値に設定すると、トレンチゲート電極14の中間部14cにおいては、後述する不純物拡散による不純物をその電極14の下端付近まで充分に拡散させることができる一方、トレンチゲート電極14の端部14aには拡散による不純物を到達させにくくすることができる。
【0033】
(工程6)次に、マスク28を除去した後、図1に示すようにドレイン領域4の裏面にドレイン電極2を形成し、また、ソース領域22と、ボディ領域8の高濃度領域8aの表面を露出させた箇所にソース電極24を形成する。この結果、図1に示すパワーMOSFETが製造される。
【0034】
第1実施例の製造方法では、上記(工程5)で説明したように、図7に示すような開口部30、32を有するマスク28をした状態で、不純物であるリンを拡散させる。よって、トレンチゲート電極14の両端部14aや、ゲート中継部18や、一部のゲートパッド20には不純物をほとんど拡散させないようにすることができる一方、トレンチゲート電極14の中間部14bや、他の部位のゲートパッド20には不純物を充分に拡散させることができる。このように、第1実施例の製造方法によると、トレンチゲート電極14の両端部14a等の不純物濃度を相対的に低くすることが比較的簡便に行える。
【0035】
また、第1実施例の製造方法では、電極材料であるノンドープポリシリコン1種に対して選択的に不純物をドープすることにより、所望の濃度分布を実現させている。従って、例えばノンドープポリシリコンとドープドポリシリコンの2種を用いる場合に比べて、必要な材料の種類が少なくて済む。また、2種の材料を用いる場合には通常は2種のマスクが必要になるが、第1実施例によれば、基本的に図7に示すようなマスク28の1種のみで足りる。よって、第1実施例の製造方法によると、トレンチゲート電極14中に相対的に低不純物濃度の部位を形成しても、生産性やコストの上昇を抑制できるという利点がある。
【0036】
(第2実施例) 次に、第2実施例のトレンチゲート型パワーMOSFETについて説明する。第1実施例ではトレンチゲート電極14に不純物を導入する方法として(工程5)でリン拡散法を用いているが、第2実施例ではイオン注入法を用いている点で異なる。
第2実施例のパワーMOSFETの製造方法について説明する。
まず、第1実施例の(工程1)〜(工程4)を順次実施し、トレンチ10にトレンチゲート電極14を埋め込む。
次に、図7に示すマスク28を配置した状態で不純物イオンを注入することで、第1実施例と同様に、トレンチゲート電極14の中間部14cの不純物濃度を高くする一方、両端部14a等の不純物濃度を相対的に低くする。 なお、マスク28は、第1実施例の場合ほど耐熱性が要求されないので、樹脂材料からなるフォトレジストを用いてもよい。また、イオン注入の条件(即ちイオン種、ドーズ量、加速電圧等)は、トレンチゲート電極14形成後の熱工程等も考慮して所望の不純物濃度分布が得られるように設定すればよい。
次に、第1実施例の(工程6)を実施することで、第1実施例と同様に図1〜図3に示すようなパワーMOSFETが製造される。
【0037】
(第3実施例) 次に、第3実施例のトレンチゲート型パワーMOSFETについて説明する。第1及び第2実施例では電極材料としてノンドープポリポリシリコン1種のみを用い、これに部分的に不純物を導入しているのに対し、第3実施例では電極材料としてノンドープポリシリコンとドープドポリシリコンの2種を用いている点で異なる。
図9のトレンチゲート電極15は、中間部がドープドポリシリコン層34で形成され、その両側部がノンドープポリシリコン層32で形成されている。また、ゲート中継部18a,18bもノンドープポリシリコン層32で形成されている。ゲートパッド20a,20bはトレンチコーナー部10a(絶縁膜12a)に近い部位はノンドープポリシリコン層32で形成され、遠い部位はドープドポリシリコン層34で形成されている。
なお、第2実施例のトレンチゲート電極15は、2種の電極材料を用いており濃度勾配がほとんどない点で、第1及び第2実施例のトレンチゲート電極14と異なる。
【0038】
第3実施例のパワーMOSFETの製造方法について説明する。
まず、第1実施例の(工程1)と(工程2)を実施し、半導体領域1の表面に絶縁膜12を形成する。
次に、絶縁膜12が形成された半導体領域1上の所定箇所に開口部を有するマスクを設け、この状態で減圧CVD法等の成膜法によってノンドープポリシリコン層32を形成する。次いでマスクを除去した後、開口部の位置の異なるマスクを新たに設け、この状態で減圧CVD等の成膜法によってドープドポリシリコン層34を形成する。次いで、第1実施例の(工程4)のようにドライエッチング等を行い、これらの層32,34の一部を所定量だけエッチバックする。なお、ノンドープポリシリコン層44の形成、ドープドポリシリコン層46の形成、ドライエッチングの順序は任意に入換えることが可能である。
次に、第1実施例の(工程6)を実施することで、第1実施例と同様に図1に示すようなパワーMOSFETが製造される。
【0039】
(第4実施例) 次に、第4実施例のトレンチゲート型パワーMOSFETについて説明する。図10は、図2の素子形成領域が現れる断面中のトレンチゲート電極14の周辺の断面図に対応する。
第1実施例では、図3に示すように、トレンチ10のコーナー部10a,10bに隣接する絶縁膜12a,12bを覆うトレンチゲート電極14の端部(前端部、後端部)14a等の不純物濃度を相対的に低くしている。ここで、上側コーナー部10aは、トレンチ10の前側面又は後側面と半導体領域1の表面が交わって形成されている。また、下側コーナー部10bは、トレンチ10の前側面又は後側面とトレンチ10の下面が交わって形成されている。
これに対し、第4実施例では、図10に示すように、トレンチ10の下側コーナー部10cに隣接する絶縁膜12cを覆うトレンチゲート電極17中の部位(右端下部及び左端下部)36の不純物濃度を相対的に低くしている。ここで、下側コーナー部10cは、トレンチ10の右側面又は左側面とトレンチ10の下面が交わって形成されている。
第4実施例はこれらの点で第1実施例等と異なる。
【0040】
トレンチゲート電極17は、第3実施例と同様に2種の電極材料で構成されている。具体的には、トレンチゲート電極17のうち、部位36はノンドープポリシリコンで形成され、部位38はドープドポリシリコンで形成されている。よって、部位36は部位38に比べて電気抵抗が高くなっている。なお、第1実施例の不純物拡散法や第2実施例のイオン注入法によって部位38を高不純物濃度にする一方、部位36の不純物濃度を相対的に低くするようにしてもよい。
【0041】
第4実施例によると、トレンチ10の下側コーナー部10cに隣接する絶縁膜12cの絶縁破壊を生じにくくすることができる。よって、絶縁膜12cの絶縁耐圧を向上させることができる。
また、第4実施例では、トレンチゲート電極17のうち、上記絶縁膜12cを覆う右端下部及び左端下部36のみをノンドープポリシリコンで形成し、電気抵抗を高くしている。即ち、トレンチ10に沿ったボディ領域8のチャネル形成領域と対向する部位38はドープドポリシリコンで形成され、電気抵抗が低く、ゲート電流が充分に流れる。従って、高抵抗部位36の存在がボディ領域8のチャネル形成に与える影響は非常に少ない。
【0042】
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
【0043】
(1)例えばトレンチゲート電極14のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位の電気抵抗と等しいかあるいは高い部位が、そのトレンチゲート電極14の他の部位に存在していてもよい。但し、トレンチゲート電極14がゲート電極本来の役割を果たすという趣旨からは、そのような部位は、そのトレンチゲート電極14全体の占める割合に比べて小さいことが好ましい。
(2)上記実施例ではトレンチゲート電極14や、ゲート中継部18、ゲートパッド20の材料としてポリシリコンを用いたが、これに限定されることはなく、ポリシリコン以外の半導体材料を用いてもよい。また、電気抵抗が異なる金属材料を用いるようにしてもよい。さらに、他の手法(例えば意図的に電極材料に欠陥を形成する)によって、トレンチゲート電極のうちトレンチコーナー部に隣接する絶縁膜を覆う部位の電気抵抗を相対的に高くしてもよい。
(3)MOSFETはnチャネル型に限られず、pチャネル型であっても勿論よい。また、MOSFETに限らず、IGBTや、MOSゲート型サイリスタ等に本発明を適用しても勿論よい。
【0044】
本明細書又は図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書又は図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
【図面の簡単な説明】
【図1】 第1実施例のトレンチゲート型パワーMOSFETの概略平面図を示す。
【図2】 図1のB−B線での概略断面図を示す。
【図3】 図1のC−C線での概略断面図と不純物濃度分布グラフを示す。
【図4】 (a)は第1実施例のパワーMOSFETの製造方法を説明するための概略平面図、(b)は(a)のB−B線での概略断面図、(c)は(a)のC−C線での概略断面図を示す(1)。
【図5】 (a)は第1実施例のパワーMOSFETの製造方法を説明するための概略平面図、(b)は(a)のB−B線での概略断面図、(c)は(a)のC−C線での概略断面図を示す(2)。
【図6】 (a)は第1実施例のパワーMOSFETの製造方法を説明するための概略平面図、(b)は(a)のB−B線での概略断面図、(c)は(a)のC−C線での概略断面図を示す(3)。
【図7】 第1実施例のパワーMOSFETの製造方法を説明するための概略断面図と不純物濃度分布グラフを示す(4)。
【図8】 リン拡散時間に対するリン高濃度部の拡散深さのグラフを示す。
【図9】 第3実施例のトレンチゲート型パワーMOSFETの概略断面図を示す。
【図10】 第4実施例のトレンチゲート型パワーMOSFETの概略断面図を示す。
【符号の説明】
1:半導体領域
10:トレンチ
12:絶縁膜
14:トレンチゲート電極
18:ゲート中継部
20:ゲートパッド
Claims (5)
- 半導体領域と、その半導体領域に形成されたトレンチに絶縁膜を介して配置されたトレンチゲート電極を備え、
トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位の電気抵抗が、他の部位の少なくとも一部の電気抵抗に比べて高いことを特徴とするトレンチゲート型半導体装置。 - 半導体領域と、その半導体領域に形成されたトレンチに絶縁膜を介して配置されたトレンチゲート電極を備え、
トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位の不純物濃度が、他の部位の少なくとも一部の不純物濃度に比べて低いことを特徴とするトレンチゲート型半導体装置。 - 前記トレンチコーナー部は、トレンチゲート電極とこれに電気的に接続されたゲートパッドの間にあることを特徴とする請求項1又は2に記載のトレンチゲート型半導体装置。
- 前記トレンチコーナー部に隣接する絶縁膜を覆う部位と前記他の部位の少なくとも一部の間で、トレンチゲート電極の電気抵抗又は不純物濃度が連続的に変化していることを特徴とする請求項1〜3のいずれかに記載のトレンチゲート型半導体装置。
- 請求項1〜4のいずれかに記載のトレンチゲート型半導体装置の製造方法であって、トレンチゲート電極又はこれに電気的に接続された部位のうち、トレンチコーナー部に隣接する絶縁膜を覆う部位をマスクし、他の部位の少なくとも一部上は開口した状態で不純物を導入する工程を含むことを特徴とするトレンチゲート型半導体装置の製造方法。
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