KR20110091507A

KR20110091507A - 반도체 장치, 반도체 장치의 제조 방법, 반도체 기판, 및 반도체 기판의 제조 방법

Info

Publication number: KR20110091507A
Application number: KR1020117010365A
Authority: KR
Inventors: 마사히꼬 하따; 노보루 후꾸하라; 히사시 야마다; 신이찌 다까기; 마사까즈 스기야마; 미쯔루 다께나까; 데쯔지 야스다; 노리유끼 미야따; 다로 이따따니; 히로유끼 이시이; 아끼히로 오따께; 준 나라
Original assignee: 스미또모 가가꾸 가부시키가이샤; 도쿠리츠교세이호징 붓시쯔 자이료 겐큐키코; 내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지; 도꾜 다이가꾸
Priority date: 2008-12-08
Filing date: 2009-11-27
Publication date: 2011-08-11
Also published as: CN103474354B; TW201030968A; CN102239549B; KR101618910B1; JP2010161349A; WO2010067525A1; US20110233689A1; CN102239549A; JP5599089B2; CN103474354A

Abstract

본 발명은 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체와, 3-5족 화합물 반도체의 (111)면, (111)면과 등가인 면, 또는 (111)면 또는 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접하는 절연성 재료와, 절연성 재료에 접하고 금속 전도성 재료를 포함하는 MIS형 전극을 구비하는 반도체 장치를 제공한다.

Description

반도체 장치, 반도체 장치의 제조 방법, 반도체 기판, 및 반도체 기판의 제조 방법{SEMICONDUCTOR DEVICE, PROCESS FOR PRODUCING SEMICONDUCTOR DEVICE, SEMICONDUCTOR SUBSTRATE, AND PROCESS FOR PRODUCING SEMICONDUCTOR SUBSTRATE}

본 발명은 반도체 장치, 반도체 장치의 제조 방법, 반도체 기판, 및 반도체 기판의 제조 방법에 관한 것이다. 또한, 본원은 2008년도 경제 산업성 「전략적 기술 개발 위탁비(나노 일렉트로닉스 반도체 신재료·신구조 기술 개발-중 신재료·신구조 나노 전자 디바이스<(4) III-V MISFET/III-V-On-Insulator(III-V-OI) MISFET 형성 공정 기술의 연구 개발-중 집적화 구조의 특성 평가와 설계 인자의 기술 개발>에 관한 것)」 위탁 연구, 산업 기술력 강화법 제19조의 적용을 받는 특허출원이다.

최근 들어, 활성 영역에 GaAs 등의 화합물 반도체를 이용한 각종 고기능 전자 디바이스가 개발되어 있다. 예를 들면, 화합물 반도체를 채널층에 이용한 MIS형 전계 효과형 트랜지스터(금속-절연체-반도체 전계 효과형 트랜지스터; metal-Insulator-semiconductor field-effect transistor: 이하, MISFET라고 칭하는 경우가 있음)는 고주파 동작 및 대전력 동작에 적합한 스위칭 디바이스로서 기대되고 있다. 화합물 반도체를 채널층에 이용한 MISFET에서는, 화합물 반도체와 절연성 재료와의 계면에 형성되는 계면 준위를 감소시키는 것이 중요하다. 예를 들면, 비특허문헌 1은 화합물 반도체의 표면을 황화물로 처리함으로써 상기 계면에 형성되는 계면 준위를 감소시킬 수 있는 것을 개시한다.

S.Arabasz, et al.저, Vac.80권(2006년), 888페이지

상술한 바와 같이, 화합물 반도체 MISFET의 실용화에 있어서는, 상기 계면 준위를 감소시키는 것이 과제로서 인식되어 있다. 그러나, 상기 계면 준위에 영향을 미치는 인자는 분명하지 않았다.

상기 과제를 해결하기 위해서, 본 발명의 제1 양태에 있어서는, 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체와, 3-5족 화합물 반도체의 (111)면, (111)면과 등가인 면, 또는 (111)면 또는 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접하는 절연성 재료와, 절연성 재료에 접하고 금속 전도성 재료를 포함하는 MIS형 전극을 구비하는 반도체 장치를 제공한다. 절연성 재료는 3-5족 화합물 반도체의 (111) A면, (111) A면과 등가인 면, 또는 (111) A면 또는 (111) A면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접할 수도 있다. 반도체 장치는, 예를 들면 Si 기판, SOI 기판 및 GOI 기판으로 이루어지는 군에서 선택되는 베이스 기판을 더 구비하고, 3-5족 화합물 반도체는 베이스 기판의 일부에 배치된다.

반도체 장치는, 예를 들면 3-5족 화합물 반도체, 절연성 재료, MIS형 전극 및 3-5족 화합물 반도체와 전기적으로 결합되는 한쌍의 입출력 전극을 갖는 MIS형 전계 효과형 트랜지스터를 더 구비한다. MIS형 전계 효과형 트랜지스터의 채널층은 In_zGa₁ _- _zAs_z'Sb₁ _- _z'(식 중, 0≤z≤1, 0≤z'≤1) 또는 In_xGa₁ _- _xAs_yP₁ _-y(식 중, 0≤x≤1, 0≤y≤1)를 포함할 수도 있다.

절연성 재료는, 예를 들면 Al₂O₃, Ga₂O₃, La₂O₃, AlN, GaN, SiO₂, ZrO₂, HfO₂, Hf_xSi_1-xO_y(식 중, 0≤x≤1, 1≤y≤2), Hf_xAl_2-xO_y(식 중, 0≤x≤2, 1≤y≤3), Hf_x'Si_1-x'O_y'N₂ _- _y'(식 중, 0≤x'≤1, 1≤y'≤2) 및 Ga_2-x"Gd_x"O₃(식 중, 0≤x"≤2)으로 이루어지는 군에서 선택되는 적어도 하나, 또는 이들의 적층체를 포함한다. 또한, 절연성 재료는, 예를 들면 Al을 포함하고 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체 또는 Al을 포함하고 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체의 산화물을 포함한다. 금속 전도성 재료는, 예를 들면 TaC, TaN, TiN, Ti, Au, W, Pt 및 Pd로 이루어지는 군에서 선택되는 적어도 하나를 포함한다.

본 발명의 제2 양태에 있어서는, 섬아연광형의 결정 구조를 갖고, (111)면, (111)면과 등가인 면, 또는 (111)면 또는 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면을 갖는 3-5족 화합물 반도체를 준비하는 단계와, (111)면, (111)면과 등가인 면, 또는 (111)면 또는 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접하는 절연성 재료를 형성하는 단계와, 절연성 재료에 접하고 금속 전도성 재료로 형성되는 MIS형 전극을 형성하는 단계를 구비하는 반도체 장치의 제조 방법을 제공한다. 절연성 재료는 3-5족 화합물 반도체의 (111) A면, (111) A면과 등가인 면, 또는 (111) A면 또는 (111) A면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접할 수도 있다.

해당 제조 방법은 3-5족 화합물 반도체와 전기적으로 결합되는 입출력 전극을 형성하는 단계를 더 구비할 수도 있다. MIS형 전극을 형성하는 단계는, 예를 들면 입출력 전극을 형성하는 단계보다 전에 실행된다. 또한, 입출력 전극을 형성하는 단계는 절연성 재료를 형성하는 단계보다 전에 실행될 수도 있다.

절연성 재료는, 예를 들면 환원성 재료를 포함하는 분위기에서 ALD법 또는 MOCVD법에 의해 형성되어 얻어진다. 해당 제조 방법은 절연성 재료를 형성한 후, 진공 또는 수소를 포함하는 분위기 하에서 어닐링하는 단계를 더 구비할 수도 있다. 3-5족 화합물 반도체를 준비하는 단계는, Si 기판, SOI 기판 및 GOI 기판 중 어느 하나의 기판을 준비하는 단계와, 기판의 일부에 3-5족 화합물 반도체를 형성하는 단계를 가질 수도 있다.

본 발명의 제3 양태에 있어서는, 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체가 배치된 반도체 기판으로서, 3-5족 화합물 반도체의 (111)면, (111)면과 등가인 면, 또는 (111)면 또는 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면이 반도체 기판의 주면에 평행하게 배치되는 반도체 기판을 제공한다. 3-5족 화합물 반도체의 (111) A면, (111) A면과 등가인 면, 또는 (111) A면 또는 (111) A면과 등가인 면으로부터 기울어진 오프각을 갖는 면이 반도체 기판의 주면에 평행하게 배치될 수도 있다. 해당 반도체 기판은, Si 기판, SOI 기판 및 GOI 기판 중 어느 하나의 기판을 더 구비하고, 3-5족 화합물 반도체는 기판의 일부에 배치될 수도 있다.

해당 반도체 기판에 있어서, 3-5족 화합물 반도체는, 예를 들면 In_zGa₁ _-zAs_z'Sb_1-z'(식 중, 0≤z≤1, 0≤z'≤1) 또는 In_xGa₁ _- _xAs_yP₁ _-y(식 중, 0≤x≤1, 0≤y≤1)을 포함한다. 해당 반도체 기판은, 기판의 표면의 Si 또는 Ge 결정층의 표면에 3-5족 화합물 반도체가 결정 성장하는 것을 저해하는 저해층을 더 구비하고, 저해층에 Si 또는 Ge 결정층에까지 관통하는 개구가 형성되어 있고, 3-5족 화합물 반도체가 개구의 내부에 형성될 수도 있다.

또한, 반도체 기판은, 3-5족 화합물 반도체가 저해층의 표면보다도 볼록하게 결정 성장한 시드 화합물 반도체와, 시드 화합물 반도체를 핵으로 하여 저해층을 따라서 측면 성장한 측면 화합물 반도체를 가질 수도 있다. 측면 화합물 반도체가 시드 화합물 반도체를 핵으로 하여 저해층을 따라서 측면 성장한 제1 측면 화합물 반도체와, 제1 측면 화합물 반도체를 핵으로 하여 저해층을 따라서 제1 측면 화합물 반도체와 상이한 방향으로 결정 성장한 제2 측면 화합물 반도체를 가질 수도 있다. 해당 반도체 기판에 있어서는, 3-5족 화합물 반도체가 측면 화합물 반도체 상에 결정 성장한 상층 화합물 반도체를 더 가질 수도 있다.

본 발명의 제4 양태에 있어서는, 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체와, 3-5족 화합물 반도체의 (111)면, (111)면과 등가인 면, 또는 (111)면 또는 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접하는 절연성 재료를 갖는 반도체 기판이 제공된다. 예를 들면, 절연성 재료는 3-5족 화합물 반도체의 (111) A면, (111) A면과 등가인 면, (111) A면으로부터 기울어진 오프각을 갖는 면, 또는 (111) A면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접한다. 반도체 기판은, Si 기판, SOI 기판 및 GOI 기판 중 어느 하나의 기판을 더 구비하고, 3-5족 화합물 반도체는 기판의 일부에 배치될 수도 있다.

3-5족 화합물 반도체는 In_zGa_1-zAs_z'Sb_1-z'(식 중, 0≤z≤1, 0≤z'≤1) 또는 In_xGa_1-xAs_yP_1-y(식 중, 0≤x≤1, 0≤y≤1)를 포함할 수도 있다. 절연성 재료는 Al₂O₃, Ga₂O₃, La₂O₃, AlN, GaN, SiO₂, ZrO₂, HfO₂, Hf_xSi_1-xO_y(식 중, 0≤x≤1, 1≤y≤2), Hf_xAl_2-xO_y(식 중, 0≤x≤2, 1≤y≤3), Hf_x'Si_1-x'O_y'N_2-y'(식 중, 0≤x'≤1, 1≤y'≤2) 및 Ga_2-x"Gd_x"O₃(식 중, 0≤x"≤2)으로 이루어지는 군에서 선택된 적어도 하나, 또는 이들의 적층체를 포함할 수도 있다.

절연성 재료는 Al을 포함하고 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체 또는 Al을 포함하고 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체의 산화물을 포함할 수도 있다.

본 발명의 제5 양태에 있어서는, 3-5족 화합물 반도체를 구비하는 반도체 기판의 제조 방법으로서, 베이스 기판을 준비하는 단계와, 베이스 기판 상에 3-5족 화합물 반도체가 결정 성장하는 것을 저해하는 저해층을 형성하는 단계와, 베이스 기판에까지 관통하는 개구를 저해층에 형성하는 단계와, 개구에 있어서 저해층의 표면보다도 볼록하게 시드 화합물 반도체를 결정 성장시키는 단계와, 시드 화합물 반도체를 핵으로 하여 저해층을 따라서 측면 화합물 반도체를 결정 성장시키는 단계와, 측면 화합물 반도체 상에 상층 화합물 반도체를 결정 성장시키는 단계를 구비하는 반도체 기판의 제조 방법이 제공된다.

도 1은 반도체 장치 (110)의 단면의 일례를 개략적으로 도시한다.
도 2는 반도체 장치 (210)의 단면의 일례를 개략적으로 도시한다.
도 3은 반도체 장치 (210)의 제조 과정의 일례를 개략적으로 도시한다.
도 4는 반도체 장치 (210)의 제조 과정의 일례를 개략적으로 도시한다.
도 5는 반도체 장치 (210)의 제조 과정의 일례를 개략적으로 도시한다.
도 6은 반도체 장치 (210)의 제조 과정의 일례를 개략적으로 도시한다.
도 7은 반도체 장치 (210)의 제조 과정의 일례를 개략적으로 도시한다.
도 8은 반도체 장치 (210)의 제조 과정의 일례를 개략적으로 도시한다.
도 9는 반도체 장치 (210)의 제조 과정의 일례를 개략적으로 도시한다.
도 10은 반도체 장치 (210)의 제조 과정의 일례를 개략적으로 도시한다.
도 11은 반도체 장치 (1100)의 단면의 일례를 개략적으로 도시한다.
도 12는 반도체 장치 (1100)의 상면의 일례를 개략적으로 도시한다.
도 13은 도 12에 도시된 반도체 장치 (1100)의 단면을 개략적으로 나타낸다.
도 14는 실시예 1에 기재된 MIS 다이오드의 CV 특성을 나타낸다.
도 15는 실시예 2에 기재된 MIS 다이오드의 CV 특성을 나타낸다.
도 16은 비교예에 기재된 MIS 다이오드의 CV 특성을 나타낸다.
도 17의 (a)는 (111) A면의 InGaAs와 ALD법에 의한 Al₂O₃과의 계면 부분을 관찰한 TEM 사진을 나타낸다. (b)는 (100) A면의 InGaAs와 ALD법에 의한 Al₂O₃과의 계면 부분을 관찰한 TEM 사진을 나타낸다.
도 18은 제조한 전계 효과 트랜지스터의 드레인 전류-드레인 전압 특성을 나타낸다.
도 19는 캐리어 밀도에 대한 유효 이동도의 값을 나타낸 그래프를 나타낸다.
도 20은 저해층 상에 측면 성장시킨 다수의 상층 화합물 반도체 (1200)을 나타내는 SEM 사진이다.
도 21은 도 20에 있어서의 하나의 상층 화합물 반도체 (1200)의 단면을 나타내는 TEM 사진이다.
도 22는 도 21의 단면에 있어서의 표면 근방을 확대한 TEM 사진이다.

이하, 발명의 실시 형태를 통하여 본 발명을 설명하는데, 이하의 실시 형태는 특허청구범위에 관한 발명을 한정하는 것은 아니다. 이하, 도면을 참조하여 실시 형태에 대해서 설명하는데, 도면의 기재에 있어서 동일 또는 유사한 부분에는 동일한 참조 번호를 붙여 중복하는 설명을 생략하는 경우가 있다. 또한, 도면은 모식적인 것으로, 두께와 평면 치수의 관계, 비율 등은 현실의 것과는 다른 경우가 있다. 또한, 설명의 형편 상, 도면 상호 사이에서도 서로의 치수의 관계 또는 비율이 상이한 부분이 포함되는 경우가 있다.

도 1은 반도체 장치 (110)의 단면의 일례를 개략적으로 도시한다. 반도체 장치 (110)은 화합물 반도체 (120), 절연성 재료 (130), MIS형 전극 (140) 및 한쌍의 입출력 전극 (150)을 구비한다. 화합물 반도체 (120)은 제1 주면 (126) 및 제2 주면 (128)을 갖는다. 한쌍의 입출력 전극 (150)은 제1 주면 (126) 상에 설치된다. 입출력 전극 (150)은 화합물 반도체 (120)과 전기적으로 결합된다. 절연성 재료 (130)은 MIS형 전극 (140)과 화합물 반도체 (120)을 전기적으로 분리한다.

반도체 장치 (110)은, 예를 들면 화합물 반도체 (120)을 채널층에 이용한 MIS형 전계 효과형 트랜지스터이다. 보다 구체적인 예로는, 반도체 장치 (110)은 N 채널 MIS형 전계 효과형 트랜지스터이다. 반도체 장치 (110)은 채널층에 In_zGa₁ _-zAs_z'Sb_1-z'(식 중, 0≤z≤1, 0≤z'≤1) 또는 In_xGa₁ _- _xAs_yP₁ _-y(식 중, 0≤x≤1, 0≤y≤1)을 이용한 N 채널 MIS형 전계 효과형 트랜지스터일 수도 있다.

화합물 반도체 (120)은, 예를 들면 섬아연광형의 결정 구조를 갖는다. 이에 따라, 화합물 반도체 (120)의 (111)면, 또는 (111)면과 등가인 면에 화합물 반도체 (120)을 구성하는 원소가 배치된다.

화합물 반도체 (120)은 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체인 것이 바람직하다. 화합물 반도체 (120)은 복수의 3-5족 화합물 반도체층을 가질 수도 있다. 화합물 반도체 (120)은, 예를 들면 3족 원소로서 Al, Ga, In 중 적어도 하나를 포함하고, 5족 원소로서 N, P, As, Sb 중 적어도 하나를 포함하는 3-5족 화합물 반도체이다. 화합물 반도체 (120)은 GaAs, InGaAs, InP, InSb, InAs를 포함할 수도 있다. 화합물 반도체 (120)은 In_zGa_1-zAs_z'Sb_1-z'(식 중, 0≤z≤1, 0≤z'≤1) 또는 In_xGa_1-xAs_yP_1-y(식 중, 0≤x≤1, 0≤y≤1)를 포함할 수도 있다.

화합물 반도체 (120)은, 예를 들면 도너 불순물이 도핑된 N형 반도체이다. 도너 불순물은, 예를 들면 Si, Se, Ge, Sn 또는 Te이다. 화합물 반도체 (120)은 억셉터 불순물이 도핑된 P형 반도체일 수도 있다. 억셉터 불순물은, 예를 들면 C, Be, Zn, Mn 또는 Mg이다.

화합물 반도체 (120)은, 예를 들면 유기 금속 기상 성장법(MOCVD(Metal Organic Chemical Vapor Deposition)법이라 칭하는 경우가 있음) 및 분자선 에피텍셜법(MBE(Molecular Beam Epitaxy)법이라 칭하는 경우가 있음) 등의 에피택셜 성장법에 의해 형성된다. 화합물 반도체 (120)은 Si 기판 또는 SOI(silicon-on-insulator) 기판에 포함되는 Si 결정의 (111)면에 에피택셜 성장할 수도 있다. 화합물 반도체 (120)은 Ge 기판 또는 GOI(germanium-on-insulator) 기판에 포함되는 Si_xGe₁ _-x 결정(식 중, 0≤x<1)의 (111)면에 에피택셜 성장할 수도 있다. 화합물 반도체 (120)은 GaAs 기판에 포함되는 GaAs 결정의 (111)면에 에피택셜 성장할 수도 있다.

이상의 구성에 의해, 예를 들면 제1 주면 (126)에 (111)면 또는 (111)면과 등가인 면을 갖는 화합물 반도체 (120)이 얻어진다. 이 경우, 화합물 반도체 (120)의 (111)면 또는 (111)면과 등가인 면은, 화합물 반도체 (120)의 제1 주면 (126)과 평행임과 함께, 화합물 반도체 (120)이 에피택셜 성장하는 기판에 포함되는 Si 결정, Si_xGe₁ _-x 결정 또는 GaAs 결정의 (111)면과도 실질적으로 평행하게 된다. 여기서, 본 명세서에 있어서, 「실질적으로 평행」이란 기판 또는 각 부재의 제조 오차를 고려하여, 평행으로부터 약간 기운 방향도 포함하는 의미로 이용된다.

또한, 화합물 반도체 (120)의 (111)면으로부터 기울어진 오프각을 갖는 면, 또는 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면이 제1 주면 (126), Si 결정, Si_xGe₁ _-x 결정 또는 GaAs 결정의 (111)면과도 실질적으로 평행일 수도 있다. 여기서, 「(111)면으로부터 기울어진 오프각」이란 화합물 반도체 (120)의 표면이 결정학적 면방위인 (111)면으로부터 기울어진 각도를 말한다. 오프각은, 예를 들면 0.5° 이상 10° 이하이고, 보다 바람직하게는 2° 이상 6° 이하이다.

화합물 반도체 (120)은 일례로서 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체가 배치된 반도체 기판의 일부를 구성한다. 예를 들면, 화합물 반도체 (120)의 제1 주면 (126)은 상기 반도체 기판의 주면을 겸한다. 화합물 반도체 (120)의 제1 주면 (126)은 전자 소자가 형성되는 측의 면을 가리킨다. 해당 전자 소자는, 예를 들면 화합물 반도체를 채널층에 이용한 쇼트키 게이트형 MESFET(metal-semiconductor field-effect transistor; 금속-반도체 전계 효과형 트랜지스터), HEMT(high electron mobility transistor; 고전자 이동도 트랜지스터), pHEMT, HBT(hetro-junction bipolar transistor; 이종 접합 양극성 트랜지스터) 또는 MISFET이다.

반도체 기판은, Si 기판, SOI 기판, Ge 기판, GOI 기판 및 사파이어 기판 등의 베이스 기판과, 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체 등을 포함하는 화합물 반도체 (120)을 구비할 수도 있다. 화합물 반도체 (120)은, 예를 들면 상기 베이스 기판 상에 설치된다. 화합물 반도체 (120)은 상기 베이스 기판의 일부에 국소적으로 형성될 수도 있다.

절연성 재료 (130)은 화합물 반도체 (120)과 MIS형 전극 (140)을 전기적으로 분리한다. 절연성 재료 (130)은 화합물 반도체 (120)의 (111)면 또는 (111)면과 등가인 면에 접한다. 절연성 재료 (130)은 화합물 반도체 (120)의 (111)면으로부터 기울어진 오프각을 갖는 면, 또는 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접할 수도 있다.

절연성 재료 (130)은, 예를 들면 Al₂O₃, Ga₂O₃, La₂O₃, AlN, GaN, SiO₂, ZrO₂, HfO₂, Hf_xSi_1-xO_y(식 중, 0≤x≤1, 1≤y≤2), Hf_xAl_2-xO_y(식 중, 0≤x≤2, 1≤y≤3), Hf_x'Si_1-x'O_y'N_2-y'(식 중, 0≤x'≤1, 1≤y'≤2) 및 Ga_2-x"Gd_x"O₃(식 중, 0≤x"≤2)으로부터 선택되는 적어도 하나, 또는 이들의 적층체를 포함한다. 절연성 재료 (130)은 Al을 포함하고 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체 또는 Al을 포함하고 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체의 산화물을 포함할 수도 있다. 다른 예로서 절연성 재료 (130)은 산화탄탈, 질화규소 및 산질화규소이다.

절연성 재료 (130)은, 예를 들면 진공 증착법, CVD법(Chemical Vapor Deposition; 화학 기상 증착법), MBE법 또는 원자층 성장법(Atomic Layer Deposition: 이하, ALD법이라 칭하는 경우가 있음)에 의해 형성된다. 특히, ALD법 또는 MOCVD법을 이용하여 절연성 재료 (130)을 형성함으로써 양질의 절연성 재료 (130)을 형성할 수 있다. 절연성 재료 (130)은 ALD법 또는 MOCVD법에 의해 형성된 후, 진공 또는 수소를 포함하는 분위기 하에서 어닐링되는 것이 바람직하다. 이에 따라, 절연성 재료에 포함되는 과잉의 산소를 제거할 수 있다. 또한, 수소를 이용함으로써 불필요한 결함을 불활성화할 수 있다.

절연성 재료 (130)은 Al, Ga, La, Gd, Si, Zr 및 Hf 중 어느 하나를 포함하는 환원성 전구체와, 산소 또는 산소를 포함하는 산화성 전구체(물, 오존 등) 또는 질소를 포함하는 전구체(암모니아, 히드라진류, 아민류 등)를 원료로 하여, ALD법 또는 MOCVD법에 의해 형성할 수 있다. 상기 환원성 전구체와 산화성 전구체와의 조합에 의해 산화물(Al₂O₃, HfO₂, HfSiO₂ 등), 상기 환원성 전구체와 질소를 포함하는 전구체와의 조합에 의해 질화물(GaN, AlN, Si₃N₄ 등), 상기 환원성 전구체와 산화성 전구체와 질소를 포함하는 전구체와의 조합에 의해 산질화물(SiON 등) 등의 절연성 재료 (130)이 형성된다. ALD법에서는 저온 흡착 모드에서 이들이 교대로 공급되고, MOCVD법에서는 동시에 공급된다.

또한, 절연성 재료 (130)은 절연성 재료 (130)이 Al을 포함하고 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체인 경우, 3족 원소를 포함하는 환원성 전구체와 5족 원소를 포함하는 환원성 전구체를 원료로 이용하여, 예를 들면 ALD법 또는 MOCVD법에 의해 형성할 수 있다. 또한 절연성 재료 (130)이 Al을 포함하고 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체의 산화물의 경우, 예를 들면 이하의 절차로 형성된다. 우선, 3족 원소를 포함하는 환원성 전구체와 5족 원소를 포함하는 환원성 전구체를 원료로 하여 ALD법 또는 MOCVD법에 의해, 절연성 재료 (130)의 전구체가 되는 3-5족 화합물 반도체를 형성한다. 전구체는 산화되면 저항률이 증가하는 재료를 포함할 수도 있다. 전구체는 Al을 포함하고 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체일 수도 있다. 상기 3-5족 화합물 반도체의 3족 원소 성분 중에서의 Ga 성분에 대한 Al 성분의 분률은 40％ 이상일 수도 있고, 보다 바람직하게는 60％ 이상이다. 전구체는 AlGaAs 또는 AlInGaP일 수도 있다.

다음으로, 상기 전구체를 산화시킨다. 예를 들면, 산소 분위기 하에서 열처리를 실시함으로써 상기 전구체를 산화시킨다. 예를 들면, 상기 전구체가 형성된 기판을 반응 용기 중에 보유하고, 반응 용기 내의 온도 및 압력을 500℃, 100 kPa 정도로 한다. 해당 반응 용기에 물을 포함하게 한 캐리어 가스를 공급함으로써 상기 전구체를 산화시킨다. 캐리어 가스는, 예를 들면 아르곤 가스 등의 불활성 가스 또는 수소이다. 전구체가 AlGaAs 또는 AlInGaP 등인 경우에는, 해당 전구체가 산화되면 저항률이 증가한다. 따라서, 전구체를 산화함으로써 형성된 절연성 재료 (130)은 전구체보다도 절연성이 높아진다.

MIS형 전극 (140)에는 전압이 인가된다. 반도체 장치 (110)은 화합물 반도체 (120)에 형성되는 공핍층을, MIS형 전극 (140)에 인가되는 전압에 의해 제어할 수도 있다. MIS형 전극 (140)은, 예를 들면 트랜지스터의 게이트 전극이다. 반도체 장치 (110)은 MIS형 전극 (140)에 인가되는 전압에 의해 한쌍의 입출력 전극 (150)의 사이의 전류를 제어할 수도 있다.

MIS형 전극 (140)은 절연성 재료 (130)에 접한다. MIS형 전극 (140)은 금속 전도성 재료를 포함할 수도 있다. MIS형 전극 (140)은 상기 금속 전도성 재료로서, 예를 들면 TaC, TaN, TiN, Pt, Ti, Au, W 및 Pd 중 적어도 하나를 포함한다. 금속 전도성 재료는 고농도로 도핑된 단결정, 다결정 또는 비정질 반도체로서 이들의 도핑이 높은 것에 의해 축퇴형으로 되어있는 반도체, 또는 실리사이드(금속-실리콘 화합물)이다. 또한, 이들의 복합체(적층체)일 수도 있다. MIS형 전극 (140)은, 예를 들면 스퍼터링법, 증착법 또는 ALD법에 의해 형성된다.

한쌍의 입출력 전극 (150)의 각각은, 화합물 반도체 (120)과 오믹 접촉할 수도 있다. 오믹 접촉이란 전류의 방향과 전압의 크기에 상관없이 저항치가 실질적으로 일정하다고 간주할 수 있는 저항성의 접촉이다. 입출력 전극 (150)은, 예를 들면 PtTi 또는 AuGeNi이다. 입출력 전극 (150)은, 예를 들면 진공 증착법에 의해 형성된다.

입출력 전극 (150)은 금속 전극일 수 있다. 입출력 전극 (150)은 화합물 반도체 (120)과 쇼트키 접촉할 수도 있다. 입출력 전극 (150)이 화합물 반도체 (120)과 쇼트키 접촉하는 경우에는, 반도체 장치 (110)에 정류성이 생긴다. 전류가 흐르는 방향에 대하여 쇼트키 접합이 순방향이 되도록 입출력 전극 (150)의 각각을 전류원에 접속함으로써 소정의 동작 조건 하에서 쇼트키 접촉의 접촉 저항이 낮아진다. 이러한 경우에는, 입출력 전극 (150)과 화합물 반도체 (120)이 쇼트키 접촉하는 경우에도 입출력 전극 (150)은 화합물 반도체 (120)과 전기적으로 결합한다.

이상과 같이, 화합물 반도체 (120)은 섬아연광형의 결정 구조를 갖는다. 절연성 재료 (130)은 화합물 반도체 (120)의 (111)면 또는 (111)면과 등가인 면에 접한다. 또한, 절연성 재료 (130)은 화합물 반도체 (120)의 (111)면으로부터 기울어진 오프각을 갖는 면, 또는 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접할 수도 있다. 이에 따라, 화합물 반도체 (120)과 절연성 재료 (130)과의 계면에 형성되는 계면 준위를 감소시킬 수 있다. 또한, 결함 밀도가 작은 절연성 재료 (130)이 얻어진다.

절연성 재료 (130)은 화합물 반도체 (120)의 (111) A면, (111) A면과 등가인 면, 또는 (111) A면 또는 (111) A면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접하는 것이 바람직하다. 예를 들면, 화합물 반도체 (120)이 GaAs인 경우에는 화합물 반도체 (120)의 (111) A면에는 Ga 원소가 배열되어 있고, (111) B면에는 As 원소가 배열된다. Ga 원소의 산화물의 전자 준위는 As 원소의 산화물의 전자 준위에 비하여 GaAs와의 계면에서 계면 준위를 발생시키기 어렵다. 따라서, 절연성 재료 (130)이 화합물 반도체 (120)의 (111) A면과 접하는 경우에는, 계면 준위를 더욱 감소시킬 수 있다.

또한, 반도체 장치 (110)이 2개의 입출력 전극 (150)을 구비하는 경우에 대해서 설명했지만, 반도체 장치 (110)은 1개의 입출력 전극을 구비할 수도 있다. 예를 들면, 반도체 장치 (110)이 다이오드인 경우에는, 반도체 장치 (110)은 1개의 입출력 전극을 구비한다. 이 경우, 입출력 전극이란 입력 또는 출력에 이용되는 전극을 의미한다. 또한, 반도체 장치 (110)이 양방향 사이리스터인 경우에는, 반도체 장치 (110)은 2개 이상의 입출력 전극을 구비한다. 반도체 장치 (110)이 복수의 전자 소자를 구비하는 경우에는, 반도체 장치 (110)은 2개 이상의 입출력 전극을 구비할 수도 있다.

도 2는 반도체 장치 (210)의 단면의 일례를 개략적으로 도시한다. 반도체 장치 (210)은 화합물 반도체 (220), 절연성 재료 (230), MIS형 전극 (240) 및 한쌍의 입출력 전극 (250)을 구비한다. 반도체 장치 (210)은 절연성 재료 (236) 및 절연성 재료 (238)을 구비할 수도 있다. 화합물 반도체 (220)은 제1 주면 (226) 및 제2 주면 (228)을 갖는다.

반도체 장치 (210)은, 예를 들면 화합물 반도체 (220)을 채널층에 이용한 N 채널 또는 P 채널 MIS형 전계 효과형 트랜지스터(MISFET이라 칭하는 경우가 있음)이다. 반도체 장치 (210)은 채널층에 In_zGa_1-zAs_z'Sb_1-z'(식 중, 0≤z≤1, 0≤z'≤1) 또는 In_xGa_1-xAs_yP_1-y(식 중, 0≤x≤1, 0≤y≤1)을 이용한 N 채널 MISFET 또는 P 채널 MISFET일 수도 있다.

화합물 반도체 (220)과 화합물 반도체 (120)은 동등하다. 따라서, 화합물 반도체 (120)과의 상위점 이외에 대해서는 설명을 생략한다. 화합물 반도체 (220)은 소스 영역 (222) 및 드레인 영역 (224)를 갖는다. 소스 영역 (222) 및 드레인 영역 (224)는, 예를 들면 화합물 반도체 (220)에 불순물을 도핑함으로써 형성된다. 상기 불순물은, 예를 들면 도너 불순물 또는 억셉터 불순물이다. 예를 들면, 이온 주입 등에 의해 화합물 반도체 (220)에 불순물을 도입한 후, 화합물 반도체 (220)을 어닐링함으로써 불순물을 도핑할 수 있다.

절연성 재료 (230)과 절연성 재료 (130)은 동등하다. 따라서, 절연성 재료 (230)에 대해서는 설명을 생략한다. 절연성 재료 (236) 및 절연성 재료 (238)은 화합물 반도체 (220)의 제1 주면 (226)을 보호한다. 절연성 재료 (236) 및 절연성 재료 (238)은, 예를 들면 절연성 재료 (230)과 동일한 공정에서 형성된다.

MIS형 전극 (240)과 MIS형 전극 (140)은 동등하다. 따라서, MIS형 전극 (140)과의 상위점 이외에 대해서는 설명을 생략한다. MIS형 전극 (240)은 중간층 (242) 및 도전층 (244)를 갖는다. MIS형 전극 (240)은 절연성 재료 (230)에 접하여 중간층 (242)를 갖는 점에서 MIS형 전극 (140)과 상이하다.

중간층 (242)는 절연성 재료 (130)에 접한다. 중간층 (242)는 MISFET의 임계치 전압에 영향을 준다. 중간층 (242)는, 예를 들면 금속 전도성 재료로부터 형성된다. 중간층 (242)는 상기 금속 전도성 재료로서, TaC, TaN, TiN, Pt, Ti, Au, W 및 Pd 중 적어도 하나를 가질 수도 있다. 중간층 (242)는, 예를 들면 스퍼터링법, 증착법 또는 ALD법에 의해 형성된다.

도전층 (244)는, 예를 들면 중간층 (242)보다도 저항률이 작은 재료에 의해 형성된다. 도전층 (244)는 금속 전도성 재료로부터 형성될 수도 있다. 도전층 (244)의 재질은 입출력 전극 (250)과 동일할 수도 있다. 도전층 (244)는, 예를 들면 Ti, Au, Al, Cu, W이다. 도전층 (244)는 입출력 전극 (250)과 동일한 공정에서 형성될 수도 있다. 도전층 (244)는, 예를 들면 진공 증착법에 의해 형성된다.

입출력 전극 (250)과 입출력 전극 (150)은 동등하다. 따라서, 입출력 전극 (150)의 상위점 이외에 대해서는 설명을 생략한다. 한쌍의 입출력 전극 (250)의 한쪽은, 예를 들면 소스 영역 (222)에 접한다. 다른쪽의 입출력 전극 (250)은 드레인 영역 (224)에 접한다.

화합물 반도체 (220)은, 예를 들면 섬아연광형의 결정 구조를 갖는다. 절연성 재료 (230)은 화합물 반도체 (220)의 (111)면 또는 (111)면과 등가인 면에 접한다. 또한, 절연성 재료 (230)은 화합물 반도체 (120)의 (111)면, 또는 (111)면과 등가인 면에 접할 수도 있다. 또한, 절연성 재료 (230)은 화합물 반도체 (120)의 (111)면으로부터 기울어진 오프각을 갖는 면, 또는 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접할 수도 있다. 이에 따라, 화합물 반도체 (220)과 절연성 재료 (230)과의 계면에 형성되는 계면 준위를 감소시킬 수 있다. 또한, 결함 밀도가 작은 절연성 재료 (230)이 얻어진다.

도 3 내지 도 10을 이용하여 반도체 장치 (210)의 제조 방법의 일례를 설명한다. 도 3 내지 도 10은 반도체 장치 (210)의 제조 과정의 일례를 개략적으로 도시한다.

도 3은 화합물 반도체 (220)을 준비하는 단계를 도시한다. 도 3에 도시하는 바와 같이, 우선 화합물 반도체 (220)을 준비한다. 화합물 반도체 (220)은, 예를 들면 이하의 절차로 형성된다. 우선, 화합물 반도체 (220)을 형성하는 베이스 기판을 준비한다. 상기 베이스 기판은, 예를 들면 Si 기판, SOI 기판 및 GOI 기판으로부터 선택된다. Si 기판 및 SOI 기판은 Si 결정을 포함한다. 상기 베이스 기판은 Ge 기판, 사파이어 기판, GaAs 기판 또는 InP 기판일 수도 있다.

다음으로, MOCVD법, MBE법 등의 에피택셜 성장법에 의해, 상기 베이스 기판의 적어도 일부에 화합물 반도체 (220)이 형성된다. 화합물 반도체 (220)은 상기 베이스 기판의 주면에 국소적으로 형성될 수도 있다. 화합물 반도체 (220)은, 예를 들면 그 (111)면 또는 (111)면과 등가인 면이, 베이스 기판의 주면에 평행하게 배치되도록 형성된다. 화합물 반도체 (220)은 (111)면으로부터 기울어진 오프각을 갖는 면, 또는 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면이 베이스 기판의 주면에 평행하게 배치되도록 형성될 수도 있다. 화합물 반도체 (220)은 Si 기판 또는 SOI 기판의 Si 결정의 (111)면에 형성될 수도 있다.

도 4는 불순물 도입 공정을 구비하고, 소정의 형상으로 패터닝된 포토마스크 (390)을 화합물 반도체 (220)에 형성하는 단계의 일례를 개략적으로 도시한다. 도 4에 도시하는 바와 같이, 화합물 반도체 (220)의 제1 주면 (226)에 희생막 (360)이 형성된다. 희생막 (360)은 불순물 도입 공정에서 화합물 반도체 (220)을 보호한다. 희생막 (360)은, 예를 들면 SiO₂ 박막이다.

희생막 (360)은, 예를 들면 스퍼터링법, 증착법 또는 ALD법에 의해 형성된다. 스퍼터링법은 이온빔 스퍼터링법(IBS법이라 칭하는 경우가 있음)일 수도 있다. 희생막 (360)에 레지스트를 도포한 후, 포토리소그래피법에 의해 상기 레지스트를 패터닝함으로써 포토마스크 (390)이 얻어진다. 포토마스크 (390)에는 개구 (392)가 형성된다. 개구 (392)는 희생막 (360)의 적어도 일부를 노출한다.

도 5는 화합물 반도체 (220)에 불순물이 도입되는 단계의 일례를 개략적으로 도시한다. 도 5에 도시하는 바와 같이, 개구 (392)를 통해서 화합물 반도체 (220)에 불순물이 도입된다. 이에 따라, 소스 영역이 되는 영역 (422) 및 드레인 영역이 되는 영역 (424)가 화합물 반도체 (220)에 형성된다. 예를 들면, 불순물로서의 Si가 이온 주입법에 의해 화합물 반도체 (220)에 도입된다. N형 MIS 다이오드 또는 N 채널 MISFET을 형성하는 경우, 불순물은 Si, Se, Ge, Sn, Te 등의 도너 불순물일 수도 있다. P형 MIS 다이오드 또는 P 채널 MISFET을 형성하는 경우, 불순물은 Be, Zn, Mn, Mg 등의 억셉터 불순물일 수도 있다. 또한, 불순물의 도입 방법은 이온 주입법에 한정되지 않다.

도 6은 화합물 반도체 (220)에 도입된 불순물을 활성화시키는 단계의 일례를 개략적으로 도시한다. 도 6에 도시하는 바와 같이, 불순물이 도입된 화합물 반도체 (220)이 어닐링되어, 소스 영역 (222) 및 드레인 영역 (224)가 화합물 반도체 (220)에 형성된다. 소스 영역 (222) 및 드레인 영역 (224)는, 예를 들면 이하의 절차로 형성된다.

우선, 레지스트 박리액에 의해 포토마스크 (390)이 박리된다. 다음으로, 희생막 (360)이 화합물 반도체 (220) 상에 설치된 상태에서 어닐링이 실시된다. 이에 따라, 소스 영역 (222) 및 드레인 영역 (224)가 형성된다. 어닐링은, 예를 들면 급속 열어닐링(RTA(Rapid Thermal Annealing)라고 칭하는 경우가 있음)이다. 어닐링은, 예를 들면 800℃에서 5분간 행해진다. 그 후, 에칭 등에 의해 희생막 (360)이 제거된다. 그 결과, 소스 영역 (222) 및 드레인 영역 (224)를 갖는 화합물 반도체 (220)이 얻어진다.

도 7은 절연성 재료 (730)이 형성되는 단계의 일례를 개략적으로 도시한다. 도 7에 도시하는 바와 같이, 화합물 반도체 (220)의 제1 주면 (226)에 절연성 재료 (730)이 형성된다. 절연성 재료 (730)은, 예를 들면 ALD법에 의해 형성된다. 이에 따라, 화합물 반도체 (220)의 (111)면, (111)면과 등가인 면, (111)면으로부터 기울어진 오프각을 갖는 면, 또는 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접하는 절연성 재료 (730)을 형성한다. 절연성 재료 (730)은 ALD법에 의해 형성된 후, 진공 또는 수소를 포함하는 분위기 하에서 어닐링될 수도 있다. 어닐링은, 예를 들면 450℃에서 2분간 행해진다.

절연성 재료 (730)은, 예를 들면 ALD법 또는 MOCVD법에 의해 형성된다. 절연성 재료 (730)은 환원성 재료를 포함하는 분위기에서의 ALD법 또는 MOCVD법에 의해 형성될 수도 있다. 예를 들면, 절연성 재료 (730)의 형성에 이용하는 원료 가스는 기저 상태, 여기 상태, 이온화한 상태 또는 라디칼화한 상태에서 산소 또는 산화물에 대하여 환원 작용을 갖는 환원성 재료를 포함한다. 이에 따라, 환원성 재료를 포함하는 분위기 하에서 절연성 재료 (730)을 형성할 수 있다.

그 결과, 화합물 반도체 (220)의 표면이 산화막으로 덮여져 있는 경우에도 해당 산화막을 효과적으로 제거할 수 있기 때문에, 반도체 장치 (210)의 MIS 특성이 향상된다. 상기 원료 가스로서는, 절연성 재료 (730)의 구성 원소를 포함하는 유기 금속 화합물 또는 수소화물일 수도 있다. 예를 들면, 절연성 재료 (730)으로서 Al₂O₃을 형성하는 경우에는, 상기 환원성 재료로서 트리메틸알루미늄을 사용할 수 있다.

도 8은 MIS형 전극 (240)의 형성 과정의 일례를 개략적으로 도시한다. 도 8에 도시하는 바와 같이, 절연성 재료 (730)에 접하는 중간층 (842)가 형성된다. 중간층 (842)는, 예를 들면 TaC, TaN, TiN, Ti, Au, W, Pt 및 Pd 등의 금속 전도성 재료의 박막이다. 중간층 (842)는, 예를 들면 스퍼터링법, 증착법 또는 ALD법에 의해 형성된다. 스퍼터링법은, 예를 들면 IBS법이다.

도 9는 MIS형 전극 (240)의 형성 과정의 일례를 개략적으로 도시한다. 도 9에 도시하는 바와 같이, 절연성 재료 (730)이 포토리소그래피법 등에 의해 패터닝되어, 절연성 재료 (930), 절연성 재료 (936) 및 절연성 재료 (938)이 형성된다. 또한, 중간층 (842)가 포토리소그래피법 등에 의해 패터닝되어, 중간층 (942), 중간층 (946) 및 중간층 (948)이 형성된다. 이에 따라, 화합물 반도체 (220)의 소스 영역 (222) 및 드레인 영역 (224)의 적어도 일부가 노출된다. 절연성 재료 (730) 및 중간층 (842)는, 예를 들면 이하의 절차로 패터닝된다.

우선, 도 8에 나타낸 중간층 (842)에 레지스트가 도포된 후, 에칭 등의 포토리소그래피법에 의해 상기 레지스트가 패터닝된다. 다음으로, 패터닝된 레지스트를 마스크로 하여 절연성 재료 (730) 및 중간층 (842)가 패터닝된다. 이에 따라, 절연성 재료 (930) 및 중간층 (942)를 실질적으로 동일한 형상으로 할 수 있다. 마찬가지로, 절연성 재료 (936) 및 중간층 (946)을 실질적으로 동일한 형상으로 할 수 있다. 또한, 절연성 재료 (938) 및 중간층 (948)을 실질적으로 동일한 형상으로 할 수 있다. 그 후, 레지스트 박리액에 의해 레지스트가 박리된다.

도 10은 MIS형 전극 (240)의 형성 과정의 일례를 개략적으로 도시한다. 도 10에 도시하는 바와 같이, 중간층 (942) 상에 도전층 (244)가 형성된다. 또한, 소스 영역 (222) 및 드레인 영역 (224) 상에 한쌍의 입출력 전극 (250)이 형성된다. 이에 따라, 한쌍의 입출력 전극 (250)은 화합물 반도체 (220)과 전기적으로 결합한다. 도전층 (244)와 한쌍의 입출력 전극 (250)은 동일한 공정에서 형성될 수 있다. 도전층 (244) 및 한쌍의 입출력 전극 (250)은, 예를 들면 이하의 절차로 형성된다.

우선, 레지스트가 도포된 후, 에칭 등의 포토리소그래피법에 의해 상기 레지스트가 패터닝되어 마스크가 형성된다. 상기 공정은, 예를 들면 다층 포토레지스트 공정이다. 즉, 레지스트의 종류 또는 베이킹 온도가 상이한 복수의 포토레지스트층이 적층되어, 마스크가 형성된다. 이에 따라, 리프트오프되기 쉬운 마스크를 형성할 수 있다.

다음으로, 예를 들면 진공 증착법에 의해 도전성의 박막이 형성된다. 도전성의 박막은 복수의 박막을 가질 수도 있다. 예를 들면, 진공 증착법에 의해 Ti 박막이 형성된 후, 진공 증착법에 의해 Au 박막이 형성된다. 이에 따라, Ti 박막 및 Au 박막으로 이루어지는 적층막이 형성된다. 그 후, 예를 들면 상기 적층막 중 마스크에 퇴적된 적층막을 리프트오프법에 의해 제거하여, 도전층 (244) 및 한쌍의 입출력 전극 (250)이 얻어진다. 이에 따라, 한쌍의 입출력 전극 (250)은 화합물 반도체 (220)과 전기적으로 결합된다.

그 후, 절연성 재료 (930) 및 중간층 (942)가 포토리소그래피법 등에 의해 패터닝되어, 도전층 (244)와 한쌍의 입출력 전극 (250)이 분리된다. 절연성 재료 (930) 및 중간층 (942)는 도전층 (244)를 마스크로 하여 패터닝될 수 있다. 이상의 절차에 의해 반도체 장치 (210)이 제작된다.

또한, 본 실시 형태에서, 한쌍의 입출력 전극 (250)보다 전에 MIS형 전극 (240)을 형성하는 제조 방법에 대해서 설명했지만, 반도체 장치 (210)의 제조 방법은 이것에 한정되지 않는다. 예를 들면, 절연성 재료 (230), MIS형 전극 (240), 입출력 전극 (250)을 형성하는 순서를 교체하더라도 반도체 장치 (210)을 제조할 수 있다.

반도체 장치 (210)의 제조 방법의 별도의 예로서, MIS형 전극 (240) 또는 절연성 재료 (230)을 형성하기 전에 한쌍의 입출력 전극 (250)을 형성할 수도 있다. 예를 들면, 우선 화합물 반도체 (220)을 준비한다. 다음으로, 화합물 반도체 (220)과 전기적으로 결합하는 입출력 전극 (250)을 형성한다. 그 후, 절연성 재료 (230)을 형성한 후에 MIS형 전극 (240)을 형성함으로써도 반도체 장치 (210)을 제조할 수 있다.

도 11은 반도체 장치 (1100)의 단면의 일례를 개략적으로 도시한다. 반도체 장치 (1100)은 베이스 기판 (1102), 저해층 (1160), 시드 결정 (1170), 시드 화합물 반도체 (1180) 및 측면 화합물 반도체 (1120)을 구비한다. 베이스 기판 (1102)는 제1 주면 (1106) 및 제2 주면 (1108)을 갖는다. 저해층 (1160)에는 개구 (1162)가 형성된다. 측면 화합물 반도체 (1120)에는 측면 화합물 반도체 (1120)을 채널층으로 이용한 MISFET (1110)이 형성된다.

반도체 장치 (1100)의 적어도 일부에, 베이스 기판 (1102), 저해층 (1160) 및 측면 화합물 반도체 (1120)이 제1 주면 (1106)에 대략 수직인 방향으로, 이 순으로 배치된다. 일례로서, 저해층 (1160)은 제1 주면 (1106)에 접하여 형성된다. 개구 (1162)의 내부에는, 시드 결정 (1170) 및 시드 화합물 반도체 (1180)의 적어도 일부가 배치될 수도 있다. 개구 (1162)의 내부에 있어, 베이스 기판 (1102), 시드 결정 (1170) 및 시드 화합물 반도체 (1180)이 제1 주면 (1106)에 대략 수직인 방향으로, 이 순으로 배치될 수도 있다. 여기서, 본 명세서에 있어서, 「대략 수직인 방향」이란 엄밀하게 수직인 방향뿐만 아니라, 기판 및 각 부재의 제조 오차를 고려하여, 수직으로부터 약간 기운 방향도 포함한다.

베이스 기판 (1102)는, 예를 들면 Si 기판, SOI 기판 및 GOI 기판 중 어느 하나이다. Si 기판 또는 SOI 기판은 Si 결정을 포함한다. 베이스 기판 (1102)는 Ge 기판, 사파이어 기판, GaAs 기판 또는 InP 기판일 수도 있다.

저해층 (1160)은 화합물 반도체가 결정 성장하는 것을 저해한다. 또한, MOCVD법을 이용하여 화합물 반도체의 결정을 에피택셜 성장시키는 경우에 있어서, 저해층 (1160)은 상기 화합물 반도체가 저해층 (1160)의 표면에서 에피택셜 성장하는 것을 저해한다. 저해층 (1160)은, 예를 들면 산화규소층, 산화알루미늄층, 질화규소층, 산질화규소층, 질화탄탈층 또는 질화티탄층, 또는 이들을 적층한 층이다. 저해층 (1160)의 두께는, 예를 들면 0.05 내지 5 ㎛이다. 저해층 (1160)은, 예를 들면 CVD법에 의해 형성된다.

개구 (1162)는 제1 주면 (1106)에 대략 수직인 방향으로 제1 주면 (1106)까지 저해층 (1160)을 관통한다. 개구 (1162)는 제1 주면 (1106)을 노출시킨다. 이에 따라, 개구 (1162)의 내부에 선택적으로 결정을 성장시킬 수 있다. 개구 (1162)는, 예를 들면 에칭 등의 포토리소그래피법에 의해 형성된다.

개구 (1162)는, 예를 들면 (√3)/3 이상의 종횡비를 갖는다. 종횡비가 (√3)/3 이상인 개구 (1162)의 내부에 어느 정도의 두께를 갖는 결정이 형성되면, 해당 결정에 포함되는 격자 결함 등의 결함이 개구 (1162)의 벽면에서 종단된다. 그 결과, 개구 (1162)에 노출된 상기 결정의 표면은 해당 결정이 형성된 시점에서 우수한 결정성을 갖는다.

여기서, 본 명세서에 있어서, 「개구의 종횡비」란 「개구의 깊이」를 「개구의 폭」으로 나눈 값을 말한다. 예를 들면, 전자 정보 통신학회편, 「전자 정보 통신 핸드북 제1 분책」 751 페이지, 1988년, 오옴사 발행에 따르면, 종횡비로서 (에칭 깊이/패턴폭)로 기재되어 있다. 본 명세서에 있어서도, 동일한 의의로 종횡비의 용어를 이용한다.

또한, 「개구의 깊이」란 기판 상에 박막을 적층한 경우의 적층 방향의 깊이를 말하며, 「개구의 폭」은 적층 방향에 수직한 방향의 폭을 말한다. 개구의 폭이 복수 있는 경우에는, 개구의 종횡비의 산출에 있어서 최소의 폭을 이용한다. 예를 들면, 개구의 적층 방향으로부터 본 형상이 직사각형인 경우, 직사각형의 짧은 변의 길이를 종횡비의 계산에 이용한다.

시드 결정 (1170)은 시드 화합물 반도체 (1180)에 양호한 시드면을 제공한다. 시드 결정 (1170)은 베이스 기판 (1102) 또는 제1 주면 (1106)에 존재하는 불순물이 시드 화합물 반도체 (1180)의 결정성에 악영향을 미치는 것을 억제한다. 시드 결정 (1170)은 개구 (1162)의 내부에 형성된다. 시드 결정 (1170)은, 예를 들면 제1 주면 (1106)에 접하여 형성된다. 시드 결정 (1170)은 반도체의 결정을 포함할 수도 있다. 시드 결정 (1170)은 Si_xGe₁ _-x 결정(0≤x<1)을 포함할 수도 있고, 또한 In_xGa₁ _- _xAs_yP₁ _-y(0≤x≤1, 0≤y≤1)을 포함할 수도 있다.

시드 결정 (1170)은, 예를 들면 CVD법 등의 에피택셜 성장법에 의해 형성된다. 이 때, 저해층 (1160)의 표면에서는 시드 결정의 전구체가 결정으로 성장하는 것이 저해되기 때문에, 시드 결정 (1170)은 개구 (1162)의 내부에서 선택 성장한다.

시드 결정 (1170)은 어닐링되는 것이 바람직하다. 이에 따라, 시드 결정 (1170)의 내부의 결함 밀도를 감소시킬 수 있고, 시드 화합물 반도체 (1180)에 대하여 양호한 시드면을 제공할 수 있다. 개구 (1162)가 (√3)/3 이상의 종횡비를 갖고 있는 경우에는, 어닐링을 하지 않을 수도 있다.

복수 단계의 어닐링이 행해질 수도 있다. 예를 들면, 시드 결정 (1170)의 융점에 달하지 않는 온도에서의 고온 어닐링을 실시한 후, 고온 어닐링의 온도보다 낮은 온도에서의 저온 어닐링을 실시한다. 이러한 2단계의 어닐링이 복수회 반복된다. 고온 어닐링의 온도 및 시간은 시드 결정 (1170)이 Si_xGe₁ _-x(0≤x<1)를 포함하는 경우에는, 예를 들면 850 내지 900℃에서 2 내지 10분간이다. 저온 어닐링의 온도 및 시간은, 예를 들면 680 내지 780℃에서 2 내지 10분간이다. 이러한 2단계 어닐링이, 예를 들면 10회 반복된다.

시드 화합물 반도체 (1180)은 시드 결정 (1170)에 접하여 형성된다. 구체적으로는, 시드 화합물 반도체 (1180)은 시드 결정 (1170)에 격자 정합 또는 의사(擬) 격자 정합한다. 시드 화합물 반도체 (1180)은, 예를 들면 GaAs 등의 3-5족 화합물 반도체이다. 시드 결정 (1170)과 시드 화합물 반도체 (1180)의 계면은 개구 (1162)의 내부에 있을 수도 있다. 시드 화합물 반도체 (1180)은, 예를 들면 MOCVD법 등의 에피택셜 성장법에 의해 형성된다.

또한, 베이스 기판 (1102)는 Ge 기판 또는 GOI 기판과 같이, 제1 주면 (1106)에 Ge 결정을 갖는 기판일 수도 있다. 또한, 시드 화합물 반도체 (1180)은 GaAs 또는 Ge에 격자 정합 또는 의사 격자 정합하는 In_xGa₁ _- _xAs_yP₁ _-y(0≤x≤1, 0≤y≤1)일 수도 있다. 이러한 경우에는, 시드 화합물 반도체 (1180)이 제1 주면 (1106)에 면하는 Ge 결정에 접하여 형성될 수도 있다.

여기서, 본 명세서에 있어서, 「의사 격자 정합」이란 완전한 격자 정합이 아니지만, 서로 접한 2개의 반도체의 격자 정수의 차가 작고, 격자 부정합에 의한 결함의 발생이 현저하지 않은 범위에서, 서로 접한 2개의 반도체를 적층할 수 있는 상태를 말한다. 이때, 각 반도체의 결정 격자가 탄성 변형할 수 있는 범위 내에서 변형함으로써 상기 격자 정수의 차가 흡수된다. 예를 들면, Ge와 GaAs의 적층 상태는 의사 격자 정합이라고 불린다.

측면 화합물 반도체 (1120)은 시드 화합물 반도체 (1180)을 핵으로 하여, 저해층 (1160)을 따라서 측면 성장한다. 측면 화합물 반도체 (1120)은, 예를 들면 MOCVD법 등의 에피택셜 성장법에 의해 형성된다. 시드 화합물 반도체 (1180) 및 측면 화합물 반도체 (1120)은 동일한 재료로 일체적으로 형성될 수도 있다.

측면 화합물 반도체 (1120)은 베이스 기판 (1102)와 전기적으로 분리될 수도 있다. 예를 들면, 시드 화합물 반도체 (1180)이 시드 결정 (1170)보다도 저항률이 큰 재료를 포함함으로써, 측면 화합물 반도체 (1120)과 시드 결정 (1170)이 전기적으로 분리된다. 그 결과, 측면 화합물 반도체 (1120)이 베이스 기판 (1102)와 전기적으로 분리된다.

여기서, 「전기적으로 분리된다」란 베이스 기판 (1102)와 측면 화합물 반도체 (1120)이 완전히 절연되는 것에 한정되지 않는다. 베이스 기판 (1102)와 측면 화합물 반도체 (1120)의 사이의 저항치가 측면 화합물 반도체 (1120)에 형성된 전자 소자가 안정적으로 동작할 정도로 크면 된다. 또한, 측면 화합물 반도체 (1120)과 베이스 기판 (1102)는 측면 화합물 반도체 (1120)과 베이스 기판 (1102)의 사이 중 어느 하나에 형성된 PN 접합 장벽에 의해서 전기적으로 분리될 수도 있다.

시드 결정 (1170)보다도 저항률이 큰 재료는, 예를 들면 산화물 유전체이다. 산화물 유전체는 일례로서, Al을 포함하고 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체의 산화물이다. 상기 Al을 포함하는 3-5족 화합물 반도체는 AlGaAs 또는 AlInGaP일 수도 있다. 상기 산화물은 측면 화합물 반도체 (1120)이 형성된 후에, 상기 Al을 포함하는 3-5족 화합물 반도체가 산화됨으로써 형성될 수도 있다. 시드 결정 (1170)보다도 저항률이 큰 재료의 다른 예로서, 산소가 도핑되고 Al을 포함하는 3-5족 화합물 반도체, 또는 B를 포함하는 3-5족 화합물 반도체를 예시할 수 있다.

MISFET (1110)은 반도체 장치의 일례이다. MISFET (1110)은 반도체 장치 (110) 또는 반도체 장치 (210)과 동일한 구성을 갖는다. 구체적으로는, MISFET (1110)은 절연성 재료 (1130), MIS형 전극 (1140) 및 한쌍의 입출력 전극 (1150)을 구비한다. 절연성 재료 (1130), 절연성 재료 (130) 및 절연성 재료 (230)은 동등하다. MIS형 전극 (1140), MIS형 전극 (140) 및 MIS형 전극 (240)은 동등하다. 입출력 전극 (1150), 입출력 전극 (150) 및 입출력 전극 (250)은 동등하다. 입출력 전극 (1150)은 오믹 입출력 전극일 수도 있고, 통전 방향으로 저항이 낮은 쇼트키성 입출력 전극일 수도 있다.

도 12는 반도체 장치 (1100)의 상면의 일례를 개략적으로 도시한다. 도 11에 도시된 측면 화합물 반도체 (1120)은 제1 측면 화합물 반도체 (1122) 및 제2 측면 화합물 반도체 (1124)를 가질 수도 있다. 제1 측면 화합물 반도체 (1122)는 시드 화합물 반도체 (1180)을 핵으로 하여 저해층 (1160)을 따라서 측면 성장시킴으로써 형성된다. 제2 측면 화합물 반도체 (1124)는 제1 측면 화합물 반도체 (1122)를 핵으로 하여, 저해층 (1160)을 따라서 제1 측면 화합물 반도체 (1122)와 상이한 방향으로 측면 성장시킴으로써 형성된다.

예를 들면, 제1 측면 화합물 반도체 (1122)는 시드 화합물 반도체 (1180)의 시드면의 길이와 동일한 폭으로 측면 성장한다. 제2 측면 화합물 반도체 (1124)는 제1 측면 화합물 반도체 (1122)가 시드 화합물 반도체 (1180)에 접하지 않는 면과, 시드 화합물 반도체 (1180)의 면 중 제1 측면 화합물 반도체 (1122)에 접하지 않는 면을 시드면으로 하여 성장한다. 제1 측면 화합물 반도체 (1122) 및 제2 측면 화합물 반도체 (1124)는, 예를 들면 3-5족 화합물 반도체이다.

도 13은 도 12에 도시된 반도체 장치 (1100)의 단면을 개략적으로 도시한다. 동 도면에 있어서, 반도체 장치 (1100)은 제1 측면 화합물 반도체 (1122) 및 제2 측면 화합물 반도체 (1124)를 포함하는 측면 화합물 반도체 (1120) 상에 결정 성장한 상층 화합물 반도체 (1126)을 더 구비한다. 상층 화합물 반도체 (1126)은 도 11 및 도 12에 도시된 시드 화합물 반도체 (1180), 제1 측면 화합물 반도체 (1122) 및 제2 측면 화합물 반도체 (1124)의 상면에 접하여, 베이스 기판 (1102)의 제1 주면 (1106)에 수직인 방향으로 결정 성장함으로써 형성된다. 상층 화합물 반도체 (1126)은 제1 측면 화합물 반도체 (1122) 및 제2 측면 화합물 반도체 (1124)보다도 높은 결정성을 갖는다. MISFET (1110)은 상층 화합물 반도체 (1126) 상에 형성될 수도 있다.

또한, MOCVD법에 의해 3-5족 화합물 반도체를 형성하는 경우에는, 예를 들면 3족 원소를 포함하는 원료 가스와 5족 원소를 포함하는 원료 가스의 유량비 또는 분압비를 조정함으로써, 3-5족 화합물 반도체의 성장 방향을 제어할 수 있다. 구체적으로는, 3-5족 화합물 반도체를 저해층 (1160)의 표면을 따라서 측면 성장시킬지, 또는 베이스 기판 (1102)의 제1 주면 (1106)에 수직인 방향으로 더 성장시킬지를 제어할 수도 있다. 예를 들면, 3-5족 화합물 반도체로서 InGaAs를 형성하는 경우에는, 5족 원소를 포함하는 원료 가스에 대한 3족 원료를 포함하는 원료 가스의 분압비가 커질수록 InGaAs가 측면 성장하기 쉬워진다.

본 실시 형태에서, 반도체 장치 (1100)이 베이스 기판 (1102)와 시드 화합물 반도체 (1180)과의 사이에 시드 결정 (1170)을 구비하는 구성에 대해서 설명했지만, 반도체 장치 (1100)은 시드 결정 (1170)을 구비하지 않을 수도 있다. 예를 들면, (√3)/3 이상의 종횡비를 갖는 개구의 내부에 시드 화합물 반도체 (1180)이 형성되는 경우에는, 반도체 기판 또는 반도체 장치가 시드 결정 (1170)을 구비하지 않는 경우에도 결정성이 우수한 시드 화합물 반도체 (1180)을 형성할 수 있다.

실시예

(실시예 1)

화합물 반도체와, 그 표면에 형성되는 절연성 재료와의 계면에 형성되는 계면 준위를 조사할 목적으로, 반도체 장치의 일례로서, MIS 다이오드를 제작하였다. 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체의 일례로서, Si 도핑 N형 GaAs를 이용하였다. MIS 다이오드는 이하의 절차로 형성하였다.

우선, 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체의 일례로서, Si 도핑 N형 GaAs를 형성하였다. 상기 Si 도핑 N형 GaAs는 Si 도핑 N형 단결정 GaAs 기판의 표면에 형성하였다. 상기 Si 도핑 N형 GaAs는 Si 도핑 N형 단결정 GaAs 기판의 (111) A면에 에피택셜 성장시킴으로써 얻어졌다. 이에 따라, 기판의 주면과 평행인 면에 (111) A면을 갖는 3-5족 화합물 반도체를 형성할 수 있었다. 또한, 상기 Si 도핑 N형 GaAs의 전자 농도는 2×10¹⁶/cm³이었다. 또한, 두께는 1 ㎛였다.

다음으로, 입출력 전극의 일례로서, Cr/Au 오믹 전극을 형성하였다. Cr/Au 오믹 전극은 상기 Si 도핑 N형 단결정 GaAs 기판의 이면에 형성하였다. Cr/Au 오믹 전극은 진공 증착법에 의해 형성하였다.

다음으로, 절연성 재료의 일례로서, Al₂O₃ 박막을 형성하였다. Al₂O₃ 박막은 이하의 절차로 형성하였다. Si 도핑 N형 단결정 GaAs 기판의 표면에 형성된 Si 도핑 N형 GaAs의 표면을 암모니아 수용액으로 세정한 후, 상기 Si 도핑 N형 단결정 GaAs 기판을 ALD 제막 설비의 반응 용기에 도입하였다. 반응 용기를 충분히 진공 배기한 후, 상기 Si 도핑 N형 단결정 GaAs 기판을 250℃로 가열하였다. 그 후, 반응 용기의 내부에 트리메틸알루미늄 가스 및 수증기를 교대로 공급하는 ALD법에 의해, Si 도핑 N형 GaAs의 표면에 막 두께 6 nm의 Al₂O₃ 박막을 형성하였다. Al₂O₃ 박막을 형성한 후, 진공 분위기 하에서 어닐링을 실시하였다. 어닐링은 450℃에서 2분간 실시하였다. 냉각 후, 상기 Si 도핑 N형 단결정 GaAs 기판을 ALD 제막 설비로부터 취출하였다.

다음으로, MIS 전극의 일례로서, Au 박막을 형성하였다. Au 박막은 이하의 절차로 형성하였다. 우선, 추출된 Si 도핑 N형 단결정 GaAs 기판의 Al₂O₃ 박막의 표면에 레지스트층으로 이루어지는 마스크를 형성한 후, 상기 레지스트층을 패터닝함으로써 상기 레지스트층에 개구를 형성하였다. 다음으로, 개구로부터 노출된 Al₂O₃ 박막의 표면 및 레지스트층의 표면에 진공 증착법에 의해 막 두께 250 nm의 Au 박막을 형성하였다. 그 후, 리프트오프법에 의해 레지스트층의 표면에 퇴적된 상기 Au 적층막을 제거하였다.

이상으로부터, Si 도핑 N형 단결정 GaAs 기판과, 상기 GaAs 기판의 표면에 형성된 Si 도핑 N형 GaAs와, Si 도핑 N형 GaAs의 (111) A면에 접하는 Al₂O₃ 박막과, Al₂O₃ 박막에 접하는 Au 박막과, 상기 GaAs 기판의 이면에 형성된 Cr/Au 오믹 전극을 구비하는 MIS 다이오드가 얻어졌다. 얻어진 MIS 다이오드를 이용하여 계면 준위를 계측하였다. 계면 준위의 계측은 MIS 다이오드의 용량 전압 특성을 측정함으로써 실시하였다.

도 14는 실시예 1의 MIS 다이오드의 용량 전압 특성(CV 특성이라 칭하는 경우가 있음)를 나타낸다. 도 14에 있어서, 종축은 용량[μF/cm²]을 나타내고, 횡축은 바이어스 전압[V]을 나타낸다. 도 14는 주파수가 1 k[Hz], 10 k[Hz], 100 k[Hz], 1 M[Hz]인 경우의 CV 특성을 나타낸다. 도면 중의 실선은 바이어스 전압을 증가시켜 간 경우의 CV 특성을 나타낸다. 도면 중의 점선은 바이어스 전압을 감소시켜 간 경우의 CV 특성을 나타낸다. 도 14에 도시된 바와 같이, 실시예 1의 MIS 다이오드에 따르면, 주파수 분산 특성이 적은 양호한 특성이 얻어지는 것을 알 수 있다.

(실시예 2)

Si 도핑 N형 단결정 GaAs 기판과, 상기 GaAs 기판의 표면에 형성된 Si 도핑 N형 GaAs와, Si 도핑 N형 GaAs의 (111) B면에 접하는 Al₂O₃ 박막과, Al₂O₃ 박막에 접하는 Au 박막과, 상기 GaAs 기판의 이면에 형성된 Cr/Au 오믹 전극을 구비하는 MIS 다이오드를 제작하였다. 실시예 2의 MIS 다이오드는 Si 도핑 N형 GaAs를, Si 도핑 N형 단결정 GaAs 기판의 (111) B면에 에피택셜 성장시킨 이외에는, 실시예 1과 동일하게 하여 제작하였다.

상기 Si 도핑 N형 GaAs의 전자 농도는 2×10¹⁶/cm³이었다. 또한, 두께는 1 ㎛였다. 얻어진 MIS 다이오드를 이용하여, 실시예 1과 동일하게, 계면 준위를 계측하였다. 계면 준위의 계측은 MIS 다이오드의 용량 전압 특성을 측정함으로써 실시하였다.

도 15는 실시예 2의 MIS 다이오드의 CV 특성을 나타낸다. 도 15에 있어서 종축은 용량[㎌/cm²]을 나타내고, 횡축은 바이어스 전압[V]을 나타낸다. 도 15는 주파수가 1 k[Hz], 10 k[Hz], 100 k[Hz], 1 M[Hz]인 경우의 CV 특성을 나타낸다. 도면 중의 실선은 바이어스 전압을 증가시켜 간 경우의 CV 특성을 나타낸다. 도면 중의 점선은 바이어스 전압을 감소시켜 간 경우의 CV 특성을 나타낸다. 도 15에 도시된 바와 같이, 실시예의 MIS 다이오드에 따르면, 주파수 분산 특성이 적은 양호한 특성이 얻어지는 것을 알 수 있다.

(비교예)

비교예로서, Si 도핑 N형 단결정 GaAs 기판과, 상기 GaAs 기판의 표면에 형성된 Si 도핑 N형 GaAs와, Si 도핑 N형 GaAs의 (001)면에 접하는 Al₂O₃ 박막과, Al₂O₃ 박막에 접하는 Au 박막과, 상기 GaAs 기판의 이면에 형성된 Cr/Au 오믹 전극을 구비하는 MIS 다이오드를 제작하였다. 비교예의 MIS 다이오드는, Si 도핑 N형 GaAs를, Si 도핑 N형 단결정 GaAs 기판의 (001)면에 에피택셜 성장시킨 이외에는, 실시예 1과 동일하게 하여 제작하였다.

비교예의 MIS 다이오드의 Si 도핑 N형 GaAs의 전자 농도는 2×10¹⁶/cm³이었다. 또한, 두께는 1 ㎛였다. 얻어진 MIS 다이오드를 이용하여, 실시예 1과 동일하게, 계면 준위를 계측하였다. 계면 준위의 계측은, MIS 다이오드의 용량 전압 특성을 측정함으로써 실시하였다.

도 16은 비교예의 MIS 다이오드의 CV 특성을 나타낸다. 도 16에 있어서, 종축은 용량[μF/cm²]을 나타내고, 횡축은 바이어스 전압[V]을 나타낸다. 도 16은 주파수가 1 k[Hz], 10 k[Hz], 100 k[Hz], 1 M[Hz]인 경우의 CV 특성을 나타낸다. 도면 중의 실선은 바이어스 전압을 증가시켜 간 경우의 CV 특성을 나타낸다. 도면 중의 점선은 바이어스 전압을 감소시켜 간 경우의 CV 특성을 나타낸다. 도 16에 도시된 바와 같이, 비교예의 MIS 다이오드는, 실시예 1 및 실시예 2의 MIS 다이오드와 비교하여, 주파수 분산이 현저한 것을 알 수 있다.

이상의 결과로부터, 실시예 1 및 실시예 2의 MIS 다이오드는, Si 도핑 N형 GaAs의 (111) A면 또는 (111) B면에 접하는 Al₂O₃ 박막을 구비함으로써 Si 도핑 N형 GaAs의 (001)면에 접하는 Al₂O₃ 박막을 구비하는 경우와 비교하여, 계면 준위가 감소하고 있는 것을 알 수 있다. 또한, 이상의 결과로부터, 이러한 MIS형 전극을 트랜지스터의 게이트 전극에 채용함으로써 고주파 동작 및 대전력 동작에 적합한 스위칭 디바이스 및 아날로그 디바이스를 제작할 수 있는 것을 알 수 있다.

즉, 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체와, 3-5족 화합물 반도체의 (111) A면 또는 (111) B면, 또는 (111) A면 또는 (111) B면과 등가인 면에 접하는 절연성 재료와, 절연성 재료에 접하여 금속 전도성 재료로 형성되는 MIS형 전극과, 3-5족 화합물 반도체와 전기적으로 결합되는 한쌍의 입출력 전극을 갖는 MIS형 전계 효과형 트랜지스터는 고주파 동작 및 대전력 동작에 적합한 스위칭 디바이스 및 아날로그 디바이스로서 이용할 수 있는 것을 알 수 있다.

(실시예 3)

도 3 내지 도 10에서 설명한 방법을 이용하여 전계 효과 트랜지스터를 제조하였다. p형 InP의 기판 상에, p형 InGaAs의 화합물 반도체 (120)을 에피택셜 성장시켰다. In과 Ga의 비가 0.53:0.47이 되도록, 또한 p형 캐리어 밀도가 3×10¹⁶ cm^-3가 되도록 p형 InGaAs를 형성하고, (111) A면을 표면으로 하는 조건으로 에피택셜 성장시켰다. 희생막 (360)으로서, 두께가 6 nm인 Al₂O₃을 ALD법에 의해 형성한 후, 포토마스크 (390)을 형성하고, Si를 이온 주입하였다. 이온 주입의 조건은 주입량을 2×10¹⁴ cm^-2, 가속 전압을 30 keV로 하였다.

포토마스크 (390)을 제거한 후, 100℃, 10초의 조건으로 RTA(래피드 서멀 어닐링) 처리하여 주입한 Si를 활성화하여, 소스 영역 (222) 및 드레인 영역 (224)를 형성하였다. 완충 불산(BHF), 희불산(DHF) 및 암모니아(NH₄OH)에 의한 처리에 의해 표면의 클리닝, Al₂O₃ 박리 및 표면 처리를 행하였다. 계속해서, 원자층 퇴적(ALD)법에 의해 Al₂O₃을 13 nm의 두께로 형성하고, 이온빔 스퍼터(IBS)법에 의해 TaN을 30 nm의 두께로 형성하였다. 이에 따라 절연성 재료 (730) 및 중간층 (842)를 형성하였다.

다음으로, SF₆을 에칭 가스로 하는 반응성 이온 에칭에 의해 TaN을 에칭하고, BHF에 의한 습식 에칭에 의해 Al₂O₃을 에칭하여, 소스 전극 및 드레인 전극을 형성하는 영역에 개구를 형성하였다. 그 후, 티탄(Ti) 및 금(Au)의 적층막을 증착법에 의해 형성하고, 리프트오프법을 이용하여 소스 전극 및 드레인 전극(입출력 전극 (250))을 형성하였다. 또한, 티탄(Ti) 및 금(Au)의 적층막을 증착하여, 리프트오프법에 의해 도전층 (244)를 형성하였다. 계속해서, SF₆을 에칭 가스로 하는 반응성 이온 에칭에 의해 도전층 (244)의 하부 영역 이외의 TiN을 제거하여 게이트 전극으로 하였다.

도 17의 (a)는 (111) A면의 InGaAs와 ALD법에 의한 Al₂O₃과의 계면 부분을 관찰한 TEM 사진이다. 도 17의 (b)는 (100)면의 InGaAs와 ALD법에 의한 Al₂O₃과의 계면 부분을 관찰한 TEM 사진이다. 어느 것에 있어서도, 원자층 레벨에서 명료한 계면이 형성되어 있다. 도 18은 제조한 전계 효과 트랜지스터의 드레인 전류-드레인 전압 특성을 나타낸다. 동 도면은 게이트 전압을 0 V에서 2 V의 범위에서 0.5 V 스텝으로 변화시킨 데이터를 나타낸다. 실선은 InGaAs가 (111) A면인 경우의 특성을 나타낸다. 파선은 InGaAs가 (100)면인 경우의 특성을 비교로서 나타낸다.

InGaAs가 (111) A면인 경우에는, InGaAs가 (100)면인 경우에 비하여 동일 게이트 전압이어도 많은 전류가 흐르고, IV 특성이 양호한 것을 확인할 수 있었다. 또한, InGaAs가 (111) A면인 경우의 임계치 전압은 -0.22 V이고, S 팩터는 231 mV/dec였다. InGaAs가 (100)면인 경우의 임계치 전압은 +0.10 V이고, S 팩터는 136 mV/dec였다. S 팩터는 소자 전류가 1 자릿수 변화하는 데 필요한 게이트 전압을 나타내고, 트랜지스터를 온·오프하는 데 필요한 게이트 전압의 기준이 되는 양이다.

도 19는 캐리어 밀도를 횡축으로 하고, 유효 이동도를 종축으로 하는 그래프이다. 동그라미 표시는 InGaAs가 (111) A면인 경우를 나타내고, 삼각 표시는 InGaAs가 (100)면인 경우를 나타낸다. InGaAs가 (111) A면인 경우에는, (100)면의 경우에 비교하여 이동도가 큰 것을 알 수 있었다.

(실시예 4)

도 20은 저해층 상에 결정 성장시킨 다수의 상층 화합물 반도체 (1200)을 나타내는 SEM 사진이다. 상층 화합물 반도체 (1200)은 도 11에 도시된 반도체 장치 (1100)에 있어서의 측면 화합물 반도체 (1120) 상에 추가로 에피택셜 성장시킨 화합물 반도체층이다. 도 21은 도 20에 있어서의 하나의 상층 화합물 반도체 (1200)의 단면을 나타내는 TEM 사진이다. 도 22는 도 21의 단면에 있어서의 표면 근방을 확대한 TEM 사진이다.

Si의 베이스 기판 (1102) 상에 저해층 (1160)으로서 SiO₂를 형성하고, SiO₂에 개구 (1162)를 형성하였다. 전처리 후에, 개구 (1162)의 내부에 시드 화합물 반도체 (1180)을 선택 에피택셜 성장(제1 성장)시키고, 다음으로 측면 화합물 반도체 (1120)을 저해층 (1160)인 SiO₂ 상에 측면 성장(제2 성장)시켰다. 또한, 측면 화합물 반도체 (1120) 상에 상층 화합물 반도체 (1200)을 선택 에피택셜 성장(제3 성장)시켰다.

전 처리, 제1 성장, 제2 성장 및 제3 성장의 조건은 이하와 같다. 각 단계에서의 원료 가스는 트리메틸갈륨(TMGa), 트리메틸인듐(TMIn) 및 터셔리부틸아르신(TBAs)이다. 각 단계에서의 TMIn 및 TBAs의 분압은, 각각 0.13 Pa 및 5.4 Pa이다. 또한, 처리 온도는 620℃이다. 전처리에 있어서의 처리 시간은 5분이다. 제1 성장, 제2 성장 및 제3 성장에 있어서의 처리 시간은 모두 20분이다.

또한, 각 단계에서의 TMGa의 분압을 변화시켰다. 전처리, 제1 성장, 제2 성장 및 제3 성장에 있어서의 TMGa의 분압을 각각 0 Pa, 0.16 Pa, 0.08 Pa, 0.24 Pa로 하였다. 이와 같이 TMGa 분압을 변화시킴으로써, 개구 내의 선택 에피택셜 성장(제1 성장), 측면 성장(제2 성장) 및 추가의 선택 에피택셜 성장(제3 성장)에 대응한 결정 성장을 시킬 수 있었다.

도 22로부터 관찰되는 바와 같이, 추가의 선택 에피택셜 성장을 시킬 수 있었던 상층 화합물 반도체 (1200)은 측면 성장시킨 측면 화합물 반도체 (1120)보다 단면의 평탄성이 우수하고, 결정성도 좋다고 생각된다.

특허청구범위, 명세서 및 도면 중에서 나타낸 장치, 시스템, 프로그램 및 방법에 있어서의 동작, 절차, 스텝 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서서」 등으로 명시하지 않고, 또한 전의 처리의 출력을 후의 처리에서 이용하는 것이 아닌 한, 임의의 순서로 실현할 수 있는 것에 유의하여야한다. 특허청구범위, 명세서 및 도면 중의 동작 플로우에 대해서, 편의상 「우선,」, 「다음으로,」 등을 이용하여 설명했다고 해도, 이 순으로 실시하는 것이 필수인 것을 의미하는 것이 아니다.

110: 반도체 장치 120: 화합물 반도체
126: 제1 주면 128: 제2 주면
130: 절연성 재료 140: MIS형 전극
150: 입출력 전극 210: 반도체 장치
220: 화합물 반도체 222: 소스 영역
224: 드레인 영역 226: 제1 주면
228: 제2 주면 230: 절연성 재료
236: 절연성 재료 238: 절연성 재료
240: MIS형 전극 242: 중간층
244: 도전층 250: 입출력 전극
360: 희생막 390 포토마스크
392: 개구 422 영역
424: 영역 730: 절연성 재료
842: 중간층 930: 절연성 재료
936: 절연성 재료 938: 절연성 재료
942: 중간층 946: 중간층
948: 중간층 1100: 반도체 장치
1102: 베이스 기판 1106: 제1 주면
1108: 제2 주면 1110: MISFET
1120: 측면 화합물 반도체 1122: 제1 측면 화합물 반도체
1124: 제2 측면 화합물 반도체 1126: 상층 화합물 반도체
1130: 절연성 재료 1140: MIS형 전극
1150: 입출력 전극 1160: 저해층
1162: 개구 1170: 시드 결정
1180: 시드 화합물 반도체 1200: 상층 화합물 반도체

Claims

섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체와,
상기 3-5족 화합물 반도체의 (111)면, 상기 (111)면과 등가인 면, 또는 상기 (111)면 또는 상기 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접하는 절연성 재료와,
상기 절연성 재료에 접하고 금속 전도성 재료를 포함하는 MIS(metal-Insulator-semiconductor; 금속-절연체-반도체)형 전극
을 구비하는 반도체 장치.
제1항에 있어서, 상기 절연성 재료는 상기 3-5족 화합물 반도체의 (111) A면, 상기 (111) A면과 등가인 면, 또는 상기 (111) A면 또는 상기 (111) A면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접하는 반도체 장치.
제1항에 있어서, 상기 3-5족 화합물 반도체, 상기 절연성 재료, 상기 MIS형 전극 및 상기 3-5족 화합물 반도체와 전기적으로 결합되는 한쌍의 입출력 전극을 갖는 MIS형 전계 효과형 트랜지스터를 구비하는 반도체 장치.
제3항에 있어서, 상기 MIS형 전계 효과형 트랜지스터의 채널층은 In_zGa_1-zAs_z'Sb_1-z'(식 중, 0≤z≤1, 0≤z'≤1) 또는 In_xGa₁ _- _xAs_yP₁ _-y(식 중, 0≤x≤1, 0≤y≤1)을 포함하는 반도체 장치.
제1항에 있어서, 상기 3-5족 화합물 반도체는 N형 반도체를 포함하는 반도체 장치.
제1항에 있어서, 상기 3-5족 화합물 반도체는 P형 반도체를 포함하는 반도체 장치.
제1항에 있어서, 상기 절연성 재료는 Al₂O₃, Ga₂O₃, La₂O₃, AlN, GaN, SiO₂, ZrO₂, HfO₂, Hf_xSi_1-xO_y(식 중, 0≤x≤1, 1≤y≤2), Hf_xAl_2-xO_y(식 중, 0≤x≤2, 1≤y≤3), Hf_x'Si_1-x'O_y'N_2-y'(식 중, 0≤x'≤1, 1≤y'≤2) 및 Ga_2-x"Gd_x"O₃(식 중, 0≤x"≤2)으로 이루어지는 군에서 선택되는 적어도 하나, 또는 이들의 적층체를 포함하는 반도체 장치.
제1항에 있어서, 상기 절연성 재료는 Al을 포함하고 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체 또는 Al을 포함하고 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체의 산화물을 포함하는 반도체 장치.
제1항에 있어서, 상기 금속 전도성 재료는 TaC, TaN, TiN, Ti, Au, W, Pt 및 Pd로 이루어지는 군에서 선택되는 적어도 하나를 포함하는 반도체 장치.
제1항에 있어서, Si 기판, SOI 기판 및 GOI 기판으로 이루어지는 군에서 선택되는 베이스 기판을 더 구비하고,
상기 3-5족 화합물 반도체는 상기 베이스 기판의 일부에 배치되는 반도체 장치.
섬아연광형의 결정 구조를 갖고, (111)면, 상기 (111)면과 등가인 면, 또는 상기 (111)면 또는 상기 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면을 갖는 3-5족 화합물 반도체를 준비하는 단계와,
상기 (111)면, 상기 (111)면과 등가인 면, 또는 상기 (111)면 또는 상기 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접하는 절연성 재료를 형성하는 단계와,
상기 절연성 재료에 접하고 금속 전도성 재료로 형성되는 MIS형 전극을 형성하는 단계
를 구비하는 반도체 장치의 제조 방법.
제11항에 있어서, 상기 절연성 재료는 상기 3-5족 화합물 반도체의 (111) A면, 상기 (111) A면과 등가인 면, 또는 상기 (111) A면 또는 상기 (111) A면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접하는 반도체 장치의 제조 방법.
제11항에 있어서, 상기 3-5족 화합물 반도체와 전기적으로 결합되는 입출력 전극을 형성하는 단계를 더 구비하는 반도체 장치의 제조 방법.
제13항에 있어서, 상기 MIS형 전극을 형성하는 단계는 상기 입출력 전극을 형성하는 단계보다 전에 실행되는 반도체 장치의 제조 방법.
제13항에 있어서, 상기 입출력 전극을 형성하는 단계는 상기 절연성 재료를 형성하는 단계보다 전에 실행되는 반도체 장치의 제조 방법.
제11항에 있어서, 상기 절연성 재료는 환원성 재료를 포함하는 분위기에서의 ALD법(Atomic Layer Deposition; 원자층 성장법) 또는 MOCVD법(Metal Organic Chemical Vapor Deposition; 유기 금속 기상 성장법)에 의해 형성되어 얻어지는 반도체 장치의 제조 방법.
제15항에 있어서, 상기 절연성 재료를 형성한 후, 진공 또는 수소를 포함하는 분위기 하에서 어닐링하는 단계를 더 구비하는 반도체 장치의 제조 방법.
제11항에 있어서, 상기 3-5족 화합물 반도체를 준비하는 단계는,
Si 기판, SOI 기판 및 GOI 기판 중 어느 하나의 기판을 준비하는 단계와,
상기 기판의 일부에 상기 3-5족 화합물 반도체를 형성하는 단계를 갖는 반도체 장치의 제조 방법.
섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체가 배치된 반도체 기판으로서,
상기 3-5족 화합물 반도체의 (111)면, 상기 (111)면과 등가인 면, 또는 상기 (111)면 또는 상기 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면이 상기 반도체 기판의 주면에 평행하게 배치되는 반도체 기판.
제19항에 있어서, 상기 3-5족 화합물 반도체의 (111) A면, 상기 (111) A면과 등가인 면, 또는 상기 (111) A면 또는 상기 (111) A면과 등가인 면으로부터 기울어진 오프각을 갖는 면이 상기 반도체 기판의 주면에 평행하게 배치되는 반도체 기판.
제19항에 있어서, 상기 3-5족 화합물 반도체는 In_zGa_1-zAs_z'Sb_1-z'(식 중, 0≤z≤1, 0≤z'≤1) 또는 In_xGa₁ _- _xAs_yP₁ _-y(식 중, 0≤x≤1, 0≤y≤1)을 포함하는 반도체 기판.
제19항에 있어서, Si 기판, SOI 기판 및 GOI 기판 중 어느 하나의 기판을 더 구비하고,
상기 3-5족 화합물 반도체는 상기 기판의 일부에 배치되는 반도체 기판.
제22항에 있어서, 상기 기판의 표면의 Si 또는 Ge 결정층의 표면에 상기 3-5족 화합물 반도체가 결정 성장하는 것을 저해하는 저해층을 더 구비하고,
상기 저해층에 상기 Si 또는 Ge 결정층에까지 관통하는 개구가 형성되어 있고, 상기 3-5족 화합물 반도체가 상기 개구의 내부에 형성되어 있는 반도체 기판.
제23항에 있어서, 상기 3-5족 화합물 반도체가,
상기 저해층의 표면보다도 볼록하게 결정 성장한 시드 화합물 반도체와,
상기 시드 화합물 반도체를 핵으로 하여 상기 저해층을 따라서 측면 성장한 측면 화합물 반도체를 갖는 반도체 기판.
제24항에 있어서, 상기 측면 화합물 반도체가,
상기 시드 화합물 반도체를 핵으로 하여 상기 저해층을 따라서 측면 성장한 제1 측면 화합물 반도체와,
상기 제1 측면 화합물 반도체를 핵으로 하여 상기 저해층을 따라서 상기 제1 측면 화합물 반도체와 상이한 방향으로 결정 성장한 제2 측면 화합물 반도체를 갖는 반도체 기판.
제24항에 있어서, 상기 3-5족 화합물 반도체가 상기 측면 화합물 반도체 상에 결정 성장한 상층 화합물 반도체를 더 갖는 반도체 기판.
섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체와,
상기 3-5족 화합물 반도체의 (111)면, 상기 (111)면과 등가인 면, 또는 상기 (111)면 또는 상기 (111)면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접하는 절연성 재료를 갖는 반도체 기판.
제27항에 있어서, 상기 절연성 재료는 상기 3-5족 화합물 반도체의 (111) A면, 상기 (111) A면과 등가인 면, 상기 (111) A면으로부터 기울어진 오프각을 갖는 면, 또는 상기 (111) A면과 등가인 면으로부터 기울어진 오프각을 갖는 면에 접하는 반도체 기판.
제27항에 있어서, 상기 3-5족 화합물 반도체는 In_zGa_1-zAs_z'Sb_1-z'(식 중, 0≤z≤1, 0≤z'≤1) 또는 In_xGa₁ _- _xAs_yP₁ _-y(식 중, 0≤x≤1, 0≤y≤1)을 포함하는 반도체 기판.
제27항에 있어서, Si 기판, SOI 기판 및 GOI 기판 중 어느 하나의 기판을 더 구비하고,
상기 3-5족 화합물 반도체는 상기 기판의 일부에 배치되는 반도체 기판.
제27항에 있어서, 상기 절연성 재료는 Al₂O₃, Ga₂O₃, La₂O₃, AlN, GaN, SiO₂, ZrO₂, HfO₂, Hf_xSi_1-xO_y(식 중, 0≤x≤1, 1≤y≤2), Hf_xAl_2-xO_y(식 중, 0≤x≤2, 1≤y≤3), Hf_x'Si_1-x'O_y'N_2-y'(식 중, 0≤x'≤1, 1≤y'≤2) 및 Ga_2-x"Gd_x"O₃(식 중, 0≤x"≤2)으로 이루어지는 군에서 선택된 적어도 하나, 또는 이들의 적층체를 포함하는 반도체 기판.
제27항에 있어서, 상기 절연성 재료는 Al을 포함하고 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체 또는 Al을 포함하고 섬아연광형의 결정 구조를 갖는 3-5족 화합물 반도체의 산화물을 포함하는 반도체 기판.
3-5족 화합물 반도체를 구비하는 반도체 기판의 제조 방법으로서,
베이스 기판을 준비하는 단계와,
상기 베이스 기판 상에 상기 3-5족 화합물 반도체가 결정 성장하는 것을 저해하는 저해층을 형성하는 단계와,
상기 베이스 기판에까지 관통하는 개구를 상기 저해층에 형성하는 단계와,
상기 개구에 있어서 상기 저해층의 표면보다도 볼록하게 시드 화합물 반도체를 결정 성장시키는 단계와,
상기 시드 화합물 반도체를 핵으로 하여 상기 저해층을 따라서 측면 화합물 반도체를 결정 성장시키는 단계와,
상기 측면 화합물 반도체 상에 상층 화합물 반도체를 결정 성장시키는 단계
를 구비하는 반도체 기판의 제조 방법