TWI709242B - 半導體裝置及其製造方法 - Google Patents

Abstract

本案揭露的一些實施例係關於高速電子遷移率電晶體，包括：一基板；一通道層，設置於基板上，其中通道層包含一上表面；一插入層，設置於通道層上，其中插入層覆蓋通道層的上表面的一部分，且上表面的一暴露部未被插入層覆蓋；一障壁層，設置於插入層上，其中障壁層的一部分接觸暴露部；一耗盡層，設置於障壁層上；以及一閘極電極，位於耗盡層上。

Description

半導體裝置及其製造方法

本發明關於半導體裝置，特別是一種常關型半導體裝置及其製造方法。

近幾年來，由於高頻及高功率產品的需求與日俱增，以氮化鎵為材料的半導體功率元件，例如包含氮化鋁鎵-氮化鎵(AlGaN/GaN)的高速電子遷移率電晶體(High Electron Mobility Transistor, HEMT)裝置，因具高速電子遷移率、可達到非常快速的切換速度、可於高頻、高功率及高溫工作環境下操作的元件特性，故廣泛應用在電源供應器(power supply)、DC/DC整流器(DC/DC converter)、DC/AC換流器(AC/DC inverter)以及工業運用，其領域包含電子產品、不斷電系統、汽車、馬達、風力發電等。

然而，部份HEMT裝置屬於常開型元件。因此，需要提供額外的負偏壓，HEMT裝置才會處於關閉的狀態，此原因讓HEMT裝置的應用受到限制。因此，有必要尋求一種新的半導體裝置結構以解決上述的問題。

本申請案揭露一種半導體裝置，包括：一基板；一通道層，設置於基板上，其中通道層包含一上表面；一插入層，設置於通道層上，其中插入層覆蓋通道層的上表面的一部分，且上表面的一暴露部未被插入層覆蓋；一障壁層，設置於插入層上，其中障壁層的一部分接觸暴露部；一耗盡層，設置於障壁層上；以及一閘極電極，位於耗盡層上。

本申請案揭露一種半導體裝置的製造方法，包括：提供一基板； 形成一通道層於基板上；形成一插入層於通道層上；移除插入層的一部分以露出通道層的一上表面；形成一障壁層於插入層及通道層上，障壁層與通道層的上表面接觸；形成一耗盡層於障壁層上，其中，通道層所露出的上表面位於耗盡層的正下方；形成一閘極電極於耗盡層上；以及形成一源極電極及一汲極電極於障壁層上。

以下針對本揭露一些實施例之半導體裝置、顯示裝置及半導體裝置之製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

在此，當述及一材料層時，不限於單一層，此材料層可包含一或多層子層。多層子層之材料可以是單一材料，或在此材料基礎上做組成之變化。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。

在本揭露一些實施例中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

本發明係揭露半導體裝置之實施例，且上述實施例可被包含於例如微處理器、記憶元件及/或其他元件之積體電路(integrated circuit, IC)中。上述積體電路也可包含不同的被動和主動微電子元件，例如薄膜電阻器(thin-film resistor)、其他類型電容器例如，金屬-絕緣體-金屬電容(metal-insulator-metal capacitor, MIMCAP)、電感、二極體、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor field-effect transistors, MOSFETs)、互補式MOS電晶體、雙載子接面電晶體(bipolar junction transistors, BJTs)、橫向擴散型MOS電晶體、高功率MOS電晶體或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解也可將半導體裝置使用於包含其他類型的半導體元件於積體電路之中。

參閱第1A-1G圖，第1A-1G圖為根據一些實施例，形成半導體裝置100之各階段的製程的剖面示意圖。如第1A圖所示，提供基底110。基底110的材料可為包含半導體材料或是非半導體材料，其中，半導體材料包含矽(Si) 、氮化鎵(GaN)、碳化矽(SiC)、砷化鎵(GaAs)；非半導體材料包含藍寶石(sapphire)。另外，當以導電性來區分時，基板110可為導電基板或者是絕緣基板，其中，導電基板包含矽(Si)基板、碳化矽(SiC)基板、氮化鎵(GaN)基板、砷化鎵(GaAs)基板等，而絕緣基板則包含碳化矽(SiC)基板、藍寶石(sapphire)基板、氮化鋁(AlN) 基板、絕緣上覆半導體(semiconductor-on-insulation, SOI)基板等。在本實施例中，基板110為矽基板。於一實施例中，基底110可以是晶圓，例如為矽晶圓，於矽晶圓上完成半導體裝置100各階段製程後再切割為複數個半導體裝置100。

在一些實施例，如第1B圖所示，依序形成緩衝結構120、通道層130及插入層140於基底110上。在一些實施例，緩衝結構120設置在基板110上方。緩衝結構120之功用為減少基板110與之後形成的III-V族化合物層(例如通道層130) 因彼此熱膨脹係數不同所產生的應力(strain)或因晶格常數不匹配(mismatch)所產生的應變，進而降低晶格缺陷。緩衝結構120可為單層或多層。當緩衝結構120為多層時，可包含漸變層(grading layer)、超晶格疊層(super lattice multilayer)或兩層以上不同材料之疊層。緩衝結構120的材料包含GaN、AlN、AlGaN、AlInN、或AlInGaN等材料。例如，緩衝結構120可為一成核層及一過渡層之組合。成核層包含由單一層或是複合層構成，舉例來說，成核層可由AlN構成單一層，其厚度約50nm ~ 500nm，或是可由一低溫磊晶成長的AlN子層(厚度約40nm)及一高溫磊晶成長的AlN子層(厚度約150nm)交互堆疊構成的複合層。過渡層可為單一材料所構成的單層或由不同材料層所構成的複合層，例如漸變層或超晶格疊層，例如由氮化鋁鎵(AlGaN)層與氮化鎵(GaN)層交互堆疊所構成的超晶格疊層。此外，緩衝結構120可包含其他元素。例如，可對緩衝結構120摻雜碳，摻雜的濃度可依成長方向漸變或固定。在一些實施例中，緩衝結構120之厚度介於約0.1 μm至約10μm間。

在一些實施例，通道層130形成在緩衝結構120上。通道層130由週期表上第III-V族的元素所形成的化合物所構成並具有一第一能隙。在此，能隙指的是價帶(valence band)與導電價(conduction band)之間的能量差。在一些實施例，通道層130包含氮化銦鎵(InxGa_(1-x) N，0≦x＜1)層；在本實施例中，通道層130包含GaN層。在一些實施例，通道層130的厚度介於約50nm至約10μm間。如第1B圖所示，插入層140形成在通道層130上方。插入層140是由週期表上第III-V族的元素所形成的化合物所構成並具有一第二能隙，然而，通道層130及插入層140彼此在組成上是不同的，插入層140之能隙比通道層130之能隙還高。在一些實施例，插入層140包含Al_x Ga_1-x N層，其中0＜x≦1在一些實施例，插入層140的厚度介於約1nm至約5nm間。在一些實施例，插入層140由AlN組成。若插入層140的厚度小於1nm，則無法有效強化二維電子氣層的極化形成。若插入層140的厚度大於5nm，則可能使半導體裝置的閘極電極的邊緣的下方的電場太集中。

如第1B圖所示，通道層130與插入層140彼此直接接觸。由於通道層130及插入層140自身形成自發性極化(spontaneous polarization)，且因其不同的晶格常數形成壓電極化(piezoelectric polarization)，因此在通道層130內，鄰近通道層130及插入層140之間的異質接面(heterojunction)處會產生一二維電子氣層(two-dimensional electron gas, 2DEG)150。二維電子氣層150的強度會和插入層140的厚度有關，當插入層140的厚度越大，二維電子氣層150的電子濃度越高。此外，插入層140的鋁含量亦會影響二維電子氣層150的強度，當插入層140的鋁含量越大(亦即，插入層140的極性愈強)，會使得通道層130與插入層140之間產生的壓電場越強，而使得二維電子氣層150的電子濃度越高。

緩衝層120、通道層130及插入層140可藉由化學氣相沉積法(chemical vapor deposition, CVD)、有機金屬化學氣相沉積法(metal organic chemical vapor deposition, MOCVD)、分子束磊晶法(molecular-beam epitaxy, MBE)、物理氣相沈積法(physical vapor deposition, PVD)、原子層沉積法(atomic layer deposition, ALD)、塗佈、濺鍍或其他適合的製程形成。

在一些實施例，如第1C圖所示，執行第一蝕刻製程160，以移除部分的插入層140，形成一開口且開口露出部分的通道層130，形成通道層130上表面的一暴露部，暴露部未被插入層140所覆蓋及接觸。如第1C圖所示，在執行第一蝕刻製程160後，相較於插入層140下方的通道層，在暴露部的下方的通道層130內具有較低濃度的二維電子氣，或是沒有二維電子氣層150存在。在一些實施例，執行第一蝕刻製程160時，先以氧電漿將插入層140的一部分氧化，產生氧化物。然後，再以濕蝕刻製程，例如使用氫氟酸(HF)移除插入層140之上述被氧化的部分。在一些實施例，插入層140由AlN組成，先以氧電漿氧化一部分的插入層140以形成鋁氧化物(AlON)，之後再藉由氫氟酸移除AlON。

在一些實施例，如第1D圖所示，形成障蔽層170，以覆蓋插入層140及通道層130。障蔽層170填入插入層140之間的開口，並覆蓋插入層140開口處的側壁。此外，障蔽層170直接接觸一部分的通道層130的上表面，即，開口內的通道層130上表面的暴露部。

在一些實施例，障蔽層170的厚度介於約10nm至約50nm。在一些實施例，障蔽層170的厚度介於約15nm至約30nm。障蔽層170是由週期表上第III-V族的元素所形成的化合物所構成，並具有一第三能隙，且障蔽層170之第三能隙比通道層130之第一能隙還高。在一些實施例，障蔽層170包含Al_x Ga_1-x N層，其中0＜x＜1。障蔽層170可例如利用含鋁的前驅物、含氮的前驅物及含鎵的前驅物，並藉由有機金屬氣相磊晶法(MOVPE)磊晶長成。含鋁的前驅物包含三甲基鋁(trimethylaluminum, TMA)、三乙基鋁(triethylaluminum, TEA)或其他合適的化學品；含鎵的前驅物包含三甲基鎵(TMG)、三乙基鎵(TEG)或其他合適的化學品；含氮的前驅物包含氨(NH3)、叔丁胺(TBA)、苯肼(phenyl hydrazine)或其他合適的化學品。

在一些實施例，插入層140的鋁含量大於障蔽層170的鋁含量，例如，插入層140的鋁的原子百分比大於障蔽層170的鋁的原子百分比。在一些實施例，插入層140的鋁的原子百分比介於約50%至約100%。在一些實施例，障蔽層170的鋁的原子百分比介於約10%至約50%。此外，在一些實施例，插入層140的第二能隙大於障蔽層170的第三能隙，且障蔽層170的第三能隙大於通道層130的第一能隙。

如第1D圖所示，由於通道層130及障蔽層170亦形成自發性極化，且因其不同的晶格常數形成壓電極化，因此在通道層130內鄰近通道層130及障蔽層170之間的異質接面處產生二維電子氣層150。此外，如先前所述，二維電子氣層150的電子濃度與壓電場的大小有正相關。當通道層130上的膜層所含的鋁含量越高時，會讓其正下方產生的二維電子氣層150的電子濃度越高。在一些實施例，由於插入層140以及與障蔽層170自發與壓電總加乘效果，在障蔽層170與插入層140重疊處正下方的通道層130內的二維電子氣層150的電子濃度，會高於通道層130與障蔽層170直接接觸處所產生的二維電子氣層150的電子濃度。在此，第1D圖中以虛線的數目來表示二維電子氣層150的電子濃度。另外，障蔽層170亦有作為填平層的效果，可以使之後形成的耗盡層能形成在平坦的上表面上。

在一些實施例，如第1E圖所示，形成耗盡層(depletion layer)180於障蔽層170上。在一些實施例，耗盡層180包含p型半導體材料或金屬氧化物。於本實施例中，耗盡層180為p型的三五族半導體層，例如p型氮化鎵(p-GaN)層、p型氮化鋁鎵(p-AlGaN)層、或p型氮化硼(p-BN)層；於另一實施例中，耗盡層180為p型的二六族半導體層，例如p型氧化锌(p-ZnO)層。耗盡層180的作用為降低或空乏其下方的二維電子氣(例如二維電子氣層150)的電子濃度，達成一種常關型元件。在一些實施例，耗盡層180的厚度介於約50nm至約200nm之間。

如第1E圖所示，耗盡層180可將障蔽層170與通道層130之間界面能帶抬升，因此能降低或空乏其正下方通道層內的二維電子氣層150的電子濃度。如第1E圖所示，在形成耗盡層180後，在通道層130未被覆蓋插入層140處，二維電子氣層150濃度降低或不產生二維電子氣層150。

接下來，在一些實施例，如第1F圖所示，執行第二蝕刻製程190，以移除耗盡層180的一部分，並形成耗盡層180a。耗盡層180a的一部分位於通道層130之未被插入層140覆蓋處的上方，耗盡層180a的另一部分同時與插入層140及通道層170重疊。第二蝕刻製程190可例如為乾蝕刻製程，例如反應性離子蝕刻(reactive ion etching, RIE)製程或高密度電漿蝕刻製程(high density plasma etching)。在一些實施例，第二蝕刻製程190的蝕刻劑包含鹵素，例如氯。含有氯的蝕刻劑例如為 Cl₂ 、BCl₃ 、SiCl₄ 或其他適合的氣體。

在一些實施例，執行完第二蝕刻製程190後，耗盡層180a與插入層140之間具有一重疊部分，上述重疊部分鄰近於通道層130未被插入層140覆蓋的上表面，亦即鄰近暴露部。如第1F圖所示，通道層130可被定義成三個區域。區域R1指的是在通道層130中，其上方有插入層140而無耗盡層180a之區域；區域R2指的是在通道層130中，同時與插入層140及耗盡層180a重疊之區域；區域R3指的是在通道層130中，其上方有耗盡層180a而無插入層140之區域，且通道層130之區域R3與障蔽層170接觸。其中R1、R2、R3寬度或比例，需搭配耗盡層180a、障蔽層170、插入層140等介電常數與厚度一併考量，來達到分散電場與提高崩壓元件設計。同樣地，第1F圖中以虛線的數目來表示二維電子氣層150的電子濃度。

如先前所述，由於插入層140與通道層130之間具有產生較強的總壓電場，因此有提升二維電子氣層150的電子濃度的效果，而耗盡層180a為p型的半導體，會將障蔽層170與通道層130之間界面能帶抬升，因此有降低或空乏障蔽層170二維電子氣層150的電子濃度的效果。如第1F圖所示，通道層130對應區域R1、區域R2及區域R3三個區域，分別會具有不同的二維電子氣的電子濃度。例如，在一些實施例，在區域R1，二維電子氣層150具有第一電子濃度，在區域R2，二維電子氣層150具有第二電子濃度，在區域R3，二維電子氣層150具有第三電子濃度。其中第一電子濃度大於第二電子濃度，且第二電子濃度大於第三電子濃度。在一些實施例，如第1F圖所示，在區域R3，並未產生二維電子氣層，亦即，第三電子濃度大致上接近材料本質半導體背景濃度。

在一些實施例，如第1G圖所示，形成閘極結構200於耗盡層180a上，並形成源極電極210及汲極電極220於障蔽層170上，以形成半導體裝置100。閘極電極200可包含一或多層導體材料，如多晶矽、鋁、鎳、金、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、鎳矽化物(nickel silicide)、鈷矽化物(cobalt silicide)、氮化鈦、氮化鎢、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金或其他適合的材料；閘極電極200與耗盡層180可為歐姆接觸(Ohmic contact)或蕭特基接觸(Schottky contact)。

源極電極210與汲極電極220形成在閘極結構200的相對兩側。源極電極210與汲極電極220包含一種或一種以上的導電材料。例如，源極電極210與汲極電極220包含金屬，其係選自於由鈦、鋁、鎳與金所組成的群組。源極電極210與汲極電極220可藉由物理氣相沈積法、化學氣相沉積法、原子層沉積法(atomic layer deposition, ALD)、塗佈、濺鍍或其他適合的技術形成。

在一些實施例，在閘極結構200未施加偏壓的狀態下，半導體裝置100處於未導通的狀態。亦即，在此實施例，半導體裝置100為常關型(normally-off)半導體裝置。另外，如第1G圖所示，閘極結構200的邊緣(例如對應區域R2處)的下方的二維電子氣層150的電子濃度相對較低，可以避免電場過度集中在耗盡層180a邊緣下方處，藉此可以提升半導體裝置100的崩潰電壓。此外，當半導體裝置100處於導通狀態時，可以提升閘極結構200的元件電流，以減少半導體裝置100的動態電阻與提升輸出功率。

以上敘述許多實施例的特徵，使所屬技術領域中具有通常知識者能夠清楚理解以下的說明。所屬技術領域中具有通常知識者能夠理解其可利用本發明揭示內容作為基礎，以設計或更動其他製程及結構而完成相同於上述實施例的目的及/或達到相同於上述實施例的優點。所屬技術領域中具有通常知識者亦能夠理解不脫離本發明之精神和範圍的等效構造可在不脫離本發明之精神和範圍內作任意之更動、替代與潤飾。

100‧‧‧半導體裝置110‧‧‧基底120‧‧‧緩衝層130‧‧‧通道層140‧‧‧插入層150‧‧‧二維電子氣層160‧‧‧第一蝕刻製程170‧‧‧障蔽層180‧‧‧耗盡層180a‧‧‧耗盡層190‧‧‧第二蝕刻製程200‧‧‧閘極結構210‧‧‧源極220‧‧‧汲極R1、R2、R3‧‧‧區域

第1A-1G圖為根據一些實施例，形成半導體裝置之各階段的製程的剖面示意圖。

100‧‧‧半導體裝置

110‧‧‧基底

120‧‧‧緩衝層

130‧‧‧通道層

140‧‧‧插入層

150‧‧‧二維電子氣層

170‧‧‧障蔽層

180a‧‧‧耗盡層

200‧‧‧閘極結構

210‧‧‧源極

220‧‧‧汲極

R1、R2、R3‧‧‧區域

Claims (10)

1. 一種常關型半導體裝置，包括：一基板；一通道層，設置於該基板上，其中該通道層包含一上表面；一插入層，設置於該通道層上，其中該插入層覆蓋該通道層的該上表面的一部分，且該上表面的一暴露部未被該插入層覆蓋；一障壁層，設置於該插入層上，其中該障壁層的一部分接觸該暴露部；一耗盡層，設置於該障壁層上；以及一閘極電極，位於該耗盡層上。
2. 如申請專利範圍第1項所述之常關型半導體裝置，其中該插入層包括一重疊部位於該耗盡層的正下方，且該重疊部鄰近於該暴露部。
3. 如申請專利範圍第2項所述之常關型半導體裝置，更包括一二維電子氣層，位於該通道層內；其中該通道層包括：一第一區域位於該插入層下方但與該耗盡層不重疊；一第二區域位於該重疊部之正下方；以及一第三區域位於該暴露部之正下方；其中，該第一區域、該第二區域以及該第三區域內之該二維電子氣層分別具有一電子濃度，該些電子濃度不同。
4. 如申請專利範圍第2項所述之常關型半導體裝置，其中該障壁層覆蓋該插入層之該重疊部的一側壁。
5. 如申請專利範圍第1項所述之常關型半導體裝置，更包括一二維電子氣層，位於該通道層內； 其中該二維電子氣層具有一第一電子濃度於該耗盡層的正下方，且具有一第二電子濃度於該插入層的下方，且其中該第二電子濃度大於該第一電子濃度。
6. 如申請專利範圍第1項所述之常關型半導體裝置，其中該插入層之能隙大於該障壁層之能隙。
7. 如申請專利範圍第6項所述之常關型半導體裝置，其中；該插入層包括Al_xGa_1-xN，其中0<x

   

   1；以及該障蔽層包括Al_yGa_1-yN，其中0<y<1；其中該插入層的鋁含量大於該障壁層的鋁含量。
8. 如申請專利範圍第1項所述之常關型半導體裝置，其中該插入層之一厚度介於約1nm至約5nm。
9. 一種常關型半導體裝置的製造方法，包括：提供一基板；形成一通道層於該基板上；形成一插入層於該通道層上；移除該插入層的一部分以露出該通道層的一上表面；形成一障壁層於該插入層及該通道層上，該障壁層與該上表面接觸；形成一耗盡層於該障壁層上，其中，該上表面位於該耗盡層的正下方；形成一閘極電極於該耗盡層上；以及形成一源極電極及一汲極電極於該障壁層上。
10. 如申請專利範圍第9項所述之方法，更包括移除該耗盡層的一第一部分並保留該耗盡層的一第二部分；其中該第二部分與該上表面重疊。

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