TWI644432B - 半導體結構及其製造方法 - Google Patents

Abstract

一種半導體結構包括：基底、第一III-V族化合物層、第二III-V族化合物層、第三III-V族化合物層以及第四III-V族化合物層。基底之上方包括第一區域以及第二區域。第一III-V族化合物層設置於第一區域內，第二III-V族化合物層設置於第一III-V族化合物層上。第一載子通道形成於第一III-V族化合物層以及第二III-V族化合物層之間，第二III-V族化合物層具有第一厚度。第三III-V族化合物層設置於第二區域內，第四III-V族化合物層設置於第三III-V族化合物層上。第二載子通道形成於第四III-V族化合物層與第三III-V族化合物層之間，第四III-V族化合物層具有小於第一厚度之第二厚度。

Description

半導體結構及其製造方法

本發明係有關於一種半導體結構，特別係有關於結合被動元件以及高速電子移動電晶體元件之半導體結構。

近年來，半導體裝置在電腦、消費電子等領域中發展快速。目前，半導體裝置技術在金屬氧化物半導體場效電晶體的產品市場中已被廣泛接受，具有很高的市場佔有率。

近年來，矽上氮化鎵(GaN-on-Si)材料為主之裝置已成為電源裝置的一個具有吸引力的選項。GaN電晶體裝置可在靠近AlGaN與GaN異結構間的二維電子氣中提供高電子移動率。高電子移動率使得在高頻的射頻裝置仍可得到良好的功率增益。然而，目前的GaN電晶體裝置並非各方面皆令人滿意。

有鑑於此，本發明提出一種半導體結構，包括：一基底、一第一III-V族化合物層、一第二III-V族化合物層、一第三III-V族化合物層以及一第四III-V族化合物層。上述基底之上方包括一第一區域以及一第二區域。上述第一III-V族化合物層設置於上述第一區域內。上述第二III-V族化合物層設置於上述第一III-V族化合物層上，其中一第一載子通道形成於上述第一III-V族化合物層以及上述第二III-V族化合物層之間的 一界面上，其中上述第二III-V族化合物層具有一第一厚度。上述第三III-V族化合物層設置於上述第二區域內。上述第四III-V族化合物層，設置於上述第三III-V族化合物層上，其中一第二載子通道形成於上述第四III-V族化合物層與上述第三III-V族化合物層之間的一界面上，其中上述第四III-V族化合物層具有一第二厚度，其中上述第二厚度小於上述第一厚度。

根據本發明之一實施例，半導體結構更包括：一絕緣層。上述絕緣層形成於上述第一區域以及上述第二區域之間。

根據本發明之一實施例，上述絕緣層係利用檯面蝕刻(mesa etching)而形成。

根據本發明之另一實施例，上述絕緣層係將氧氣或氮氣植入上述第一區域以及上述第二區域之III-V族化合物層而形成。

根據本發明之一實施例，上述第一III-V族化合物層與上述第三III-V族化合物層的組成相同。

根據本發明之一實施例，上述第二III-V族化合物層與上述第四III-V族化合物層的組成相同。

根據本發明之一實施例，上述第一III-V族化合物層及上述第三III-V族化合物層包含GaN，上述第二III-V族化合物層及上述第四III-V族化合物層包含AlxGa1-xN，且0<x<1。

根據本發明之一實施例，半導體結構更包括：一閘極結構、一源極區以及一汲極區。上述閘極結構設置於上述第二III-V族化合物層上。上述源極區以及上述汲極區分別設置 於上述閘極結構的相對兩側且位於上述第一III-V族化合物層上，其中上述第一載子通道延伸於上述源極區與上述汲極區之間。

根據本發明之一實施例，一高速電子移動電晶體元件係形成於上述第一區域中。

根據本發明之一實施例，半導體結構更包括：一第一電極區以及一第二電極區。上述第一電極區設置於上述第三III-V族化合物層上。上述第二電極區設置於上述第三III-V族化合物層上，其中上述第二載子通道延伸於上述第一電極區與上述第二電極區之間。

根據本發明之一實施例，一電阻係形成於上述第二區域中。

根據本發明之一實施例，上述電阻之一導電率係與上述第二厚度呈正相關，其中上述電阻之一電阻值係與上述第二厚度呈負相關。

根據本發明之一實施例，上述第一電極區以及上述第二電極區之一者係與上述源極區電性連接。

根據本發明之另一實施例，上述第一電極區以及上述第二電極區之一者係與上述汲極區電性連接。

本發明更提出一種半導體結構的製造方法，包括：提供一基底，其中上述基底之上方包括一第一區域以及一第二區域；將一底部III-V族化合物層形成於上述基底上；將一頂部III-V族化合物層形成於上述底部III-V族化合物層上；以及在上述第一區域以及上述第二區域之間形成一絕緣層，使得 上述底部III-V族化合物層劃分為一第一III-V族化合物層以及一第三III-V族化合物層，上述頂部III-V族化合物層劃分為一第二III-V族化合物層以及一第四III-V族化合物層；其中上述第一III-V族化合物層以及上述第二III-V族化合物層係位於上述第一區域內，上述第三III-V族化合物層以及上述第四III-V族化合物層係位於上述第二區域內；其中一第一載子通道形成於上述第一III-V族化合物層以及上述第二III-V族化合物層之間的一界面上，一第二載子通道形成於上述第四III-V族化合物層與上述第三III-V族化合物層之間的一界面上。

根據本發明之一實施例，製造方法更包括：將一閘極結構設置於上述第二III-V族化合物層上；以及將一源極區以及一汲極區分別設置於上述閘極結構的相對兩側，其中上述第一載子通道延伸於上述源極區與上述汲極區之間。

根據本發明之一實施例，製造方法更包括：將一第一電極區設置於上述第三III-V族化合物層上；以及將一第二電極區設置於上述第三III-V族化合物層上，其中上述第二載子通道延伸於上述第一電極區以及上述第二電極區之間。

根據本發明之一實施例，上述第二III-V族化合物層具有一第一厚度，其中上述製造方法更包括：蝕刻上述第四III-V族化合物層，使得上述第四III-V族化合物層具有一第二厚度，其中上述第二厚度小於上述第一厚度，其中上述第一電極區以及上述第二電極區之間的一電阻值係與上述第二厚度呈負相關。

根據本發明之一實施例，製造方法更包括：將上 述第一電極區以及上述第二電極區之一者電性連接至上述源極區。

根據本發明之一實施例，製造方法更包括：將上述第一電極區以及上述第二電極區之一者電性連接至上述汲極區。

100、300、400‧‧‧半導體結構

100A、300A、400A‧‧‧第一區域

100B、300B、400B‧‧‧第二區域

110‧‧‧基底；

120‧‧‧緩衝層；

130‧‧‧底部III-V族化合物層

130A‧‧‧第一III-V族化合物層

130B‧‧‧第三III-V族化合物層

140‧‧‧頂部III-V族化合物層

140A‧‧‧第二III-V族化合物層

140B‧‧‧第四III-V族化合物層

150A‧‧‧第一載子通道

150B‧‧‧第二載子通道

160、360、460‧‧‧絕緣層

310、410、610‧‧‧高速電子移動電晶體元件

320、420、620‧‧‧電阻

330、430‧‧‧導線

600‧‧‧返馳式電源轉換器

G‧‧‧閘極結構

S‧‧‧源極區

D‧‧‧汲極區

T1‧‧‧第一電極

T2‧‧‧第二電極

X1‧‧‧第一厚度

X2‧‧‧第二厚度

S1‧‧‧S9‧‧‧步驟流程

第1圖係顯示根據本發明之一實施例所述之半導體結構之剖面圖；第2圖係顯示根據本發明之一實施例所述之二維電子氣濃度與第二厚度之關係圖；第3圖係顯示根據本發明之一實施例所述之半導體結構之上視圖；第4圖係顯示根據本發明之另一實施例所述之半導體結構之上視圖；第5圖係顯示根據本發明之一實施例所述之半導體結構之製造方法之流程圖；以及第6圖係顯示根據本發明之一實施例之馳返式電源轉換器之電路圖。

以下針對本揭露一些實施例之元件基底、半導體裝置及半導體裝置之製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同樣態。以下所述特定的元件及排列方式僅為簡單清 楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露一些實施 例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。

在本揭露一些實施例中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

本發明的實施例係揭露半導體裝置之實施例，且 上述實施例可被包含於例如微處理器、記憶元件及/或其他元件之積體電路(integrated circuit,IC)中。上述積體電路也可包含不同的被動和主動微電子元件，例如薄膜電阻器(thin-film resistor)、其他類型電容器例如，金屬-絕緣體-金屬電容(metal-insulator-metal capacitor,MIMCAP)、電感、二極體、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor field-effect transistors,MOSFETs)、互補式MOS電晶體、雙載子接面電晶體(bipolar junction transistors,BJTs)、橫向擴散型MOS電晶體、高功率MOS電晶體或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解也可將半導體裝置使用於包含其他類型的半導體元件於積體電路之中。

第1圖係顯示根據本發明之一實施例所述之半導體結構之剖面圖。如第1圖所示，半導體結構100包含基底110。基底110包含矽。或者，基底110可包含其他元素半導體，也可包含化合物半導體，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)及磷化銦(indium phosphide)。基底110可包含合金半導體，例如矽鍺(silicon germanium)、矽鍺碳(silicon germanium carbide)、砷磷化鎵(gallium arsenic phosphide)及銦磷化鎵(gallium indium phosphide)。在一些實施例，基底110包含磊晶層，例如，基底110具有位於半導體塊材上的磊晶層。再者，基底110可包含絕緣上覆半導體(semiconductor-on-insulator,SOI)結構。例如，基底110可包含下埋氧化(buried oxide,BOX)層，其藉由例如植氧分離(separation by implanted oxide,SIMOX)或其他適合的 技術，例如晶圓接合(bonding)和研磨製程來形成。

如第1圖所示，半導體裝置100亦包含緩衝層120。在一些實施例，緩衝層120設置在基底110上方。緩衝層120之功用為減少基底110與之後形成的III-V族化合物層所產生的應變。緩衝層120可例如為一AlN晶核層及AlGaN過度層之組合。緩衝層120可減小基底110以及之後形成的III-V族化合物層之間晶格錯差所造成缺陷。在一些實施例中，緩衝層120之厚度約介於0.5-2μm間。

如第1圖所示，基底110以及緩衝層120之上方包括第一區域100A以及第二區域100B，其中第一區域100A包括第一III-V族化合物層130A以及第二III-V族化合物層140A。根據本發明之一些實施例，第一III-V族化合物層130A及第二III-V族化合物層140A是具有不同能帶隙(band gap)的材料層。根據本發明之一實施例，第一III-V族化合物層130A及第二III-V族化合物層140A是由週期表上第III-V族的元素所形成的化合物所構成，然而，第一III-V族化合物層130A及第二III-V族化合物層140A彼此在組成上是不同的。根據本發明之一實施例，第一III-V族化合物層130A包含GaN層，第二III-V族化合物層140A包含Al_xGa_1-xN層，其中0<x<1。第一III-V族化合物層130A與第二III-V族化合物層140A彼此直接接觸。由於第一III-V族化合物層130A及第二III-V族化合物層140A具有不同能帶隙(band gap)，因此在第一III-V族化合物層130A及第二III-V族化合物層140A的界面形成一異質接面(heterojunction)。

第一III-V族化合物層130A可使用含鎵的前驅物以 及含氮的前驅物，藉由有機金屬氣相磊晶法(metal organic vapor phase epitaxy,MOVPE)磊晶長成，含鎵的前驅物包含三甲基鎵(trimethylgallium,TMG)、三乙基鎵(triethylgallium,TEG)或其他合適的化學品；含氮的前驅物包含氨(ammonia,NH3)、叔丁胺(tertiarybutylamine,TBAm)、苯肼(phenyl hydrazine)或其他合適的化學品。在一實施例中，第一III-V族化合物層130A的厚度範圍介於約0.5μm至約10μm之間。

如第1圖所示，第二III-V族化合物層140A磊晶成長在第一III-V族化合物層130A上方，第二III-V族化合物層140A可使用含鋁的前驅物、含鎵的前驅物以及含氮的前驅物，藉由有機金屬氣相磊晶法(MOVPE)磊晶長成，含鋁的前驅物包含三甲基鋁(trimethylaluminum,TMA)、三乙基鋁(triethylaluminum,TEA)或其他合適的化學品；含鎵的前驅物包含三甲基鎵(TMG)、三乙基鎵(TEG)或其他合適的化學品；含氮的前驅物包含氨(NH3)、叔丁胺(TBA)、苯肼(phenyl hydrazine)或其他合適的化學品。根據本發明之一實施例中，第二III-V族化合物層140A的厚度範圍介於約5nm至約50nm之間。

第一III-V族化合物層130A與第二III-V族化合物層140A之間的能帶差異(band gap discontinuity)與壓電效應(piezo-electric effect)在第一III-V族化合物層130A與第二III-V族化合物層140A之間的界面附近產生具有高移動傳導電子的第一載子通道150A，此第一載子通道150A稱為二維電子氣(two-dimensional electron gas,2-DEG)，其形成載子通道於第一III-V族化合物層130A與第二III-V族化合物層140A的界面 上。

第二區域100B包括第三III-V族化合物層130B以及第四III-V族化合物層140B。如第1圖所示，第四III-V族化合物層140B形成於第三III-V族化合物層130B上方。根據本發明之一些實施例，第三III-V族化合物層130B及第四III-V族化合物層140B是具有不同能帶隙(band gap)的材料層。根據本發明之一實施例，第三III-V族化合物層130B及第四III-V族化合物層140B是由週期表上第III-V族的元素所形成的化合物所構成，然而，第三III-V族化合物層130B及第四III-V族化合物層140B彼此在組成上是不同的。根據本發明之一實施例，第三III-V族化合物層130B包含GaN層，第四III-V族化合物層140B包含Al_xGa_1-xN層，其中0<x<1。第三III-V族化合物層130B與第四III-V族化合物層140B彼此直接接觸。上述形成第三III-V族化合物層130B及第四III-V族化合物層140B的製程與材料可個別與形成第一III-V族化合物層130A及第二III-V族化合物層140A的製程與材料相同，在此不再重複敘述。

在此實施例中，第三III-V族化合物層130B與第四III-V族化合物層140B之間的能帶差異與壓電效應在第三III-V族化合物層130B與第四III-V族化合物層140B之間的界面附近產生具有高移動傳導電子的第二載子通道150B，此第二載子通道150B亦為二維電子氣，其形成載子通道於第三III-V族化合物層130B與第四III-V族化合物層140B的界面上。

如第1圖所示，第一區域100A更包括閘極結構G、源極區S以及汲極區D，其中源極區S以及汲極區D形成在閘極 結構G的相對兩側，且位於第一III-V族化合物層130A上。根據本發明之一實施例，高速電子移動電晶體元件(High electron mobility transistor,HEMT)係形成於一第一區域100A中。

源極區S與汲極區D包含一種或一種以上的導電材料，例如源極區S與汲極區D包含金屬，其係選自於由鈦、鋁、鎳與金所組成的群組。源極區S與汲極區D可藉由物理氣相沈積法(physical vapor deposition,PVD)、化學氣相沉積法(chemical vapor deposition,CVD)、原子層沉積法(atomic layer deposition,ALD)、塗佈、濺鍍或其他適合的技術形成。在此實施例中，第一載子通道150A延伸於源極區S與汲極區D之間。此外，如第1圖所示，源極區S與汲極區D可貫穿第二III-V族化合物層140A。

如第1圖所示，閘極結構G設置於基底110上，且位於第二III-V族化合物層140A的上方。閘極結構G可包含閘極介電層和閘極電極(未繪示)。閘極介電層可包含一或多層介電材料，例如氧化矽、氮化矽、高介電常數介電材料或其他適合的介電材料。高介電常數介電材料的例子包含HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、HfO₂-Al₂O₃合金或其他適合的高介電常數介電材料。閘極電極可包含一或多層導體材料，如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、鎳矽化物(nickel silicide)、鈷矽化物(cobalt silicide)、氮化鈦、氮化鎢、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金或其他適合的材料。

如第1圖所示，第二區域100B更包括第一電極T1 以及第二電極T2，其中第一電極T1以及第二電極T2係位於第三III-V族化合物層130B上。根據本發明之一實施例，電阻係形成於第二區域100B中。

第一電極T1以及第二電極T2包括一種或一種以上的導電材料，例如第一電極T1以及第二電極T2包含金屬，其係選自於由鈦、鋁、鎳與金所組成的群組。第一電極T1與第二電極T2可藉由物理氣相沈積法(physical vapor deposition,PVD)、化學氣相沉積法(chemical vapor deposition,CVD)、原子層沉積法(atomic layer deposition,ALD)、塗佈、濺鍍或其他適合的技術形成。在此實施例中，第二載子通道150B延伸於第一電極T1以及第二電極T2之間。此外，如第1圖所示，第一電極T1以及第二電極T2可貫穿第四III-V族化合物層140B。

絕緣層160係形成於第一區域100A以及第二區域之間。根據本發明之一實施例，絕緣層160係利用檯面蝕刻(mesa etching)而形成。

根據本發明之另一實施例，當底部III-V族化合物層130先形成於緩衝層120上而頂部III-V族化合物層140再形成於底部III-V族化合物層130時，氧氣或氮氣被植入至第一區域100A以及第二區域100B之間的底部III-V族化合物層130以及頂部III-V族化合物層140，因而形成絕緣層160。

因此，絕緣層160將底部III-V族化合物層130劃分為第一III-V族化合物層130A以及第三III-V族化合物層130B，並將頂部III-V族化合物層140劃分為第二III-V族化合物層140A以及第四III-V族化合物層140B。

如第1圖所示，第二III-V族化合物層140A具有第一厚度X1，第四III-V族化合物層140B具有第二厚度X2。根據本發明之一實施例，設計者可利用蝕刻(etching)技術調整第二厚度X2，而達到第一電極區T1以及第二電極區T2之間的目標電阻值。

第2圖係顯示根據本發明之一實施例所述之二維電子氣濃度與第二厚度之關係圖。如第2圖所示，當第二厚度X2降低時，二維電子氣濃度隨之降低。也就是，當第四III-V族化合物層140B之第二厚度X2降低時，第二載子通道150B之二維電子氣的濃度隨之降低，使得第二載子通道150B之通道電阻上升。因此，第一電極T1以及第二電極T2之間的電阻值係與第二厚度X2呈負相關。根據本發明之一實施例，第二厚度X2係小於第一厚度X1。

在此實施例中，絕緣層160將底部III-V族化合物層130劃分為第一III-V族化合物層130A以及第三III-V族化合物層130B，將頂部III-V族化合物層140劃分為第二III-V族化合物層140A以及第四III-V族化合物層140B。接著，再將第四III-V族化合物層140B之厚度蝕刻至第二厚度X2，以達成第一電極區T1以及第二電極區T2之間的目標電阻值。

第3圖係顯示根據本發明之一實施例所述之半導體結構之上視圖。如第3圖所示，半導體結構300包括第一區域300A、第二區域300B以及絕緣層360，其中高速電子移動電晶體元件310係形成於第一區域300A中，電阻320係形成於第二區域300B中，絕緣層360位於第一區域300A以及第二區域300B之 間。第3圖之第一區域300A對應至第1圖之第一區域100A，第3圖之第二區域300B對應至第1圖之第二區域300B。

根據本發明之一實施例，如第3圖所示，第一電極區T1係透過導線330電性連接至源極區S。根據本發明之另一實施例，第3圖中第一電極區T1以及第二電極區T2之位置可互換。換句話說，第一電極區T1以及第二電極區T2之任一者可透過導線330電性連接至高速電子移動電晶體元件310之源極區S。

第4圖係顯示根據本發明之另一實施例所述之半導體結構之上視圖。如第4圖所示，半導體結構400包括第一區域400A、第二區域400B以及絕緣層460，其中高速電子移動電晶體元件410係形成於第一區域400A中，電阻420係形成於第二區域400B中，絕緣層460位於第一區域400A以及第二區域400B之間。將第4圖與第3圖相比，高速電子移動電晶體元件410之源極區S以及汲極區D之位置係與高速電子移動電晶體元件310之源極區S以及汲極區D之位置不同。

根據本發明之一實施例，如第4圖所示，第一電極區T1係透過導線430電性連接至源極區S。根據本發明之另一實施例，第4圖中第一電極區T1以及第二電極區T2之位置可互換。換句話說，第一電極區T1以及第二電極區T2之任一者可透過導線430電性連接至高速電子移動電晶體元件410之源極區S。

第5圖係顯示根據本發明之一實施例所述之半導體結構之製造方法之流程圖。以下針對第5圖之描述將搭配第 1、3、4圖，以利詳細說明。如第5圖所示，首先提供第1圖之基底110(步驟S1)，其中基底110之上方包括第一區域100A以及第二區域100B。將底部III-V族化合物層130形成於基底110上(步驟S2)，並且將頂部III-V族化合物層140形成於底部III-V族化合物層130上(步驟S3)。

在第一區域100A以及第二區域100B之間形成絕緣層160(步驟S4)，使得底部III-V族化合物層130被劃分為第一III-V族化合物層130A以及第三III-V族化合物層130B，頂部III-V族化合物層140也被劃分為第二III-V族化合物層140A以及第四III-V族化合物層140B。第一III-V族化合物層130A以及第二III-V族化合物層140A係位於第一區域100A內，第三III-V族化合物層130B以及第四III-V族化合物層140B係位於第二區域100B內。第一載子通道150A形成於第一III-V族化合物層130A以及第二III-V族化合物層140A之間的界面上，第二載子通道150B形成於第三III-V族化合物層130B以及第四III-V族化合物層140B之間的界面上。

接著，將閘極結構G設置於第二III-V族化合物層140A上(步驟S5)，並且將源極區S以及汲極區D分別設置於閘極結構G的相對兩側(步驟S6)，其中第一載子通道150A延伸於源極區S與汲極區D之間。

將第一電極區T1以及第二電極區T2設置於第三III-V族化合物層130B上(步驟S7)，其中第二載子通道150B延伸於第一電極區T1以及第二電極區T2之間。蝕刻第四III-V族化合物層140B(步驟S8)，用以調整第四III-V族化合物層140B之厚 度小於第二III-V族化合物層140A之厚度，其中第一電極區T1以及第二電極區T2之間的電阻值係與第四III-V族化合物層140B之厚度呈負相關。

將第一電極區T1以及第二電極區T2之任一者電性連接至源極區S或汲極區D(步驟S9)。也就是，第一電極區T1以及第二電極區T2之任一者可電性連接至源極區S(如第3圖所示)，或是第一電極區T1以及第二電極區T2之任一者可電性連接至汲極區D(如第4圖所示)。

由於高速電子移動電晶體元件以及電阻係形成於同一半導體結構上，在某些電路應用時能夠減少物料清單(Bill Of Material,BOM)上的一個電阻需求，因此能夠降低生產成本以及電路面積。

第6圖係顯示根據本發明之一實施例之馳返式電源轉換器之電路圖。如第6圖所示，返馳式電源轉換器600包括高速電子移動電晶體元件610以及電阻620，其中高速電子移動電晶體元件610以及電阻620係相互耦接。本發明提出之結合高速電子移動電晶體元件以及電阻之半導體結構的單一元件，能夠輕易置換高速電子移動電晶體元件610以及電阻620，因而省下電阻620之需求與電路面積。並且，本發明提出之半導體結構相較於一般僅具有高速電子移動電晶體元件610之半導體結構能夠提供設計者更多的設計彈性。第6圖之返馳式電源轉換器600係為應用本發明所提出之半導體結構之一實施例，並非以任何形式限定於此。

雖然本揭露的實施例及其優點已揭露如上，但應 該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。

Claims (16)

1. 一種半導體結構，包括：一基底，其中上述基底之上方包括一第一區域以及一第二區域；一第一III-V族化合物層，設置於上述第一區域內；一第二III-V族化合物層，設置於上述第一III-V族化合物層上，其中一第一載子通道形成於上述第一III-V族化合物層以及上述第二III-V族化合物層之間的一界面上，其中上述第二III-V族化合物層具有一第一厚度；一第三III-V族化合物層，設置於上述第二區域內；以及一第四III-V族化合物層，設置於上述第三III-V族化合物層上，其中一第二載子通道形成於上述第四III-V族化合物層與上述第三III-V族化合物層之間的一界面上，其中上述第四III-V族化合物層具有一第二厚度，其中上述第二厚度小於上述第一厚度，其中一電阻係形成於上述第二區域中，其中上述電阻之一導電率係與上述第二厚度呈正相關，其中上述電阻之一電阻值係與上述第二厚度呈負相關。
2. 如申請專利範圍第1項所述之半導體結構，更包括：一絕緣層，形成於上述第一區域以及上述第二區域之間。
3. 如申請專利範圍第2項所述之半導體結構，其中上述絕緣層係利用檯面蝕刻(mesa etching)而形成。
4. 如申請專利範圍第2項所述之半導體結構，其中上述絕緣層係將氧氣或氮氣植入上述第一區域以及上述第二區域之III-V族化合物層而形成。
5. 如申請專利範圍第1項所述之半導體結構，其中上述第一III-V族化合物層與上述第三III-V族化合物層的組成相同。
6. 如申請專利範圍第5項所述之半導體結構，其中上述第二III-V族化合物層與上述第四III-V族化合物層的組成相同。
7. 如申請專利範圍第1項所述之半導體結構，其中上述第一III-V族化合物層及上述第三III-V族化合物層包含GaN，上述第二III-V族化合物層及上述第四III-V族化合物層包含AlxGa1-xN，且0<x<1。
8. 如申請專利範圍第1項所述之半導體結構，更包括：一閘極結構，設置於上述第二III-V族化合物層上；一源極區；以及一汲極區，其中上述源極區以及上述汲極區分別設置於上述閘極結構的相對兩側且位於上述第一III-V族化合物層上，其中上述第一載子通道延伸於上述源極區與上述汲極區之間。
9. 如申請專利範圍第8項所述之半導體結構，其中一高速電子移動電晶體元件係形成於上述第一區域中。
10. 如申請專利範圍第8項所述之半導體結構，更包括：一第一電極區，設置於上述第三III-V族化合物層上；以及一第二電極區，設置於上述第三III-V族化合物層上，其中上述第二載子通道延伸於上述第一電極區與上述第二電極區之間。
11. 如申請專利範圍第10項所述之半導體結構，其中上述第一電極區以及上述第二電極區之一者係與上述源極區電性連 接。
12. 如申請專利範圍第10項所述之半導體結構，其中上述第一電極區以及上述第二電極區之一者係與上述汲極區電性連接。
13. 一種半導體結構的製造方法，包括：提供一基底，其中上述基底之上方包括一第一區域以及一第二區域；將一底部III-V族化合物層形成於上述基底上；將一頂部III-V族化合物層形成於上述底部III-V族化合物層上；在上述第一區域以及上述第二區域之間形成一絕緣層，使得上述底部III-V族化合物層劃分為一第一III-V族化合物層以及一第三III-V族化合物層，上述頂部III-V族化合物層劃分為一第二III-V族化合物層以及一第四III-V族化合物層；其中上述第一III-V族化合物層以及上述第二III-V族化合物層係位於上述第一區域內，上述第三III-V族化合物層以及上述第四III-V族化合物層係位於上述第二區域內；其中一第一載子通道形成於上述第一III-V族化合物層以及上述第二III-V族化合物層之間的一界面上，一第二載子通道形成於上述第四III-V族化合物層與上述第三III-V族化合物層之間的一界面上；將一第一電極區設置於上述第三III-V族化合物層上；以及 將一第二電極區設置於上述第三III-V族化合物層上，其中上述第二載子通道延伸於上述第一電極區以及上述第二電極區之間；以及蝕刻上述第四III-V族化合物層，使得上述第四III-V族化合物層具有一第二厚度，其中上述第二III-V族化合物層具有一第一厚度，其中上述第二厚度小於上述第一厚度，其中上述第一電極區以及上述第二電極區之間的一電阻值係與上述第二厚度呈負相關。
14. 如申請專利範圍第13項所述之製造方法，更包括：將一閘極結構設置於上述第二III-V族化合物層上；以及將一源極區以及一汲極區分別設置於上述閘極結構的相對兩側，其中上述第一載子通道延伸於上述源極區與上述汲極區之間。
15. 如申請專利範圍第13項所述之製造方法，更包括：將上述第一電極區以及上述第二電極區之一者電性連接至上述源極區。
16. 如申請專利範圍第13項所述之製造方法，更包括：將上述第一電極區以及上述第二電極區之一者電性連接至上述汲極區。