TWI637516B - 半導體裝置及其製造方法 - Google Patents

Abstract

本揭露之一些實施例提供一種半導體裝置。半導體裝置包含設置於基底上的第一III-V族化合物層及設置於第一III-V族化合物層上的第二III-V族化合物層，其中第一載子通道形成於第一III-V族化合物層與第二III-V族化合物層之間的界面上。半導體裝置亦包含設置於第二III-V族化合物層上的第三III-V族化合物層及設置於第三III-V族化合物層上的第四III-V族化合物層，其中第二載子通道形成於第四III-V族化合物層與第三III-V族化合物層之間的界面上。半導體裝置更包含設置於第四III-V族化合物層上的閘極結構以及設置於閘極結構的相對兩側的源極區及汲極區，且第一載子通道及第二載子通道延伸於源極區與汲極區之間。

Description

半導體裝置及其製造方法

本揭露係有關於半導體裝置，且特別係有關於一種具有多重通道區之半導體裝置。

近年來，半導體裝置在電腦、消費電子等領域中發展快速。目前，半導體裝置技術在金屬氧化物半導體場效電晶體的產品市場中已被廣泛接受，具有很高的市場佔有率。

近年來，矽上氮化鎵(GaN-on-Si)材料為主之裝置已成為電源裝置的一個具有吸引力的選項。GaN電晶體裝置可在靠近AlGaN與GaN異結構間的二維電子雲中提供高電子移動率。高電子移動率使得在高頻的射頻裝置仍可得到良好的功率增益。然而，目前的GaN電晶體裝置並非各方面皆令人滿意。因此，業界仍須一種可更進一步提昇顯示品質或降低製造成本之GaN電晶體裝置。

本揭露一些實施例提供一種半導體裝置。半導體裝置包含設置於基底上的第一III-V族化合物層及設置於第一III-V族化合物層上的第二III-V族化合物層，其中第一載子通道形成於第一III-V族化合物層與第二III-V族化合物層之間的界面上。半導體裝置亦包含設置於第二III-V族化合物層上的第 三III-V族化合物層及設置於第三III-V族化合物層上的第四III-V族化合物層，其中第二載子通道形成於第四III-V族化合物層與第三III-V族化合物層之間的界面上。半導體裝置更包含設置於第四III-V族化合物層上的閘極結構以及設置於閘極結構的相對兩側的源極區及汲極區，且第一載子通道及第二載子通道延伸於源極區與汲極區之間。

本揭露一些實施例提供一種半導體裝置的製造方法。上述方法包含形成第一III-V族化合物層於基底上及第二III-V族化合物層於第一III-V族化合物層上，使得第一載子通道形成於第一III-V族化合物層與第二III-V族化合物層之間的界面上。上述方法亦包含形成第三III-V族化合物層於該第二III-V族化合物層上及形成第四III-V族化合物層於第三III-V族化合物層上，使得第二載子通道形成於第四III-V族化合物層與第三III-V族化合物層之間的界面上。上述方法更包含形成閘極結構於第四III-V族化合物層上，以及形成源極區及汲極區於閘極結構的相對兩側，且源極區及汲極區貫穿第四III-V族化合物層、第三III-V族化合物層及第二III-V族化合物層，其中第一載子通道與第二載子通道延伸於該源極區與該汲極區之間。

為讓本揭露實施例之特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧半導體裝置

110‧‧‧基底

120‧‧‧緩衝層

130A‧‧‧第一III-V族化合物層

130B‧‧‧第三III-V族化合物層

130C‧‧‧第五III-V族化合物層

140A‧‧‧第二III-V族化合物層

140B‧‧‧第四III-V族化合物層

140C‧‧‧第六III-V族化合物層

150A‧‧‧第一載子通道

150B‧‧‧第二載子通道

150C‧‧‧第三載子通道

160‧‧‧閘極結構

170‧‧‧源極

180‧‧‧汲極

190A‧‧‧第一延伸電極

190B‧‧‧第二延伸電極

190C‧‧‧第三延伸電極

200‧‧‧導線

210‧‧‧保護層

第1圖為根據本揭露一些實施例，半導體裝置的剖面示意 圖。

第2A圖為根據本揭露一些實施例，半導體裝置的剖面示意圖。

第2B圖為根據本揭露一些實施例，如第2A圖所示的半導體裝置沿A-A’切面的上視圖。

第3圖為根據本揭露一些實施例，半導體裝置的剖面示意圖。

第4圖為根據本揭露一些實施例，半導體裝置的剖面示意圖。

以下針對本揭露一些實施例之元件基底、半導體裝置及半導體裝置之製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元 件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的 是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。

在本揭露一些實施例中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

本發明的實施例係揭露半導體裝置之實施例，且上述實施例可被包含於例如微處理器、記憶元件及/或其他元件之積體電路(integrated circuit,IC)中。上述積體電路也可包含不同的被動和主動微電子元件，例如薄膜電阻器(thin-film resistor)、其他類型電容器例如，金屬-絕緣體-金屬電容(metal-insulator-metal capacitor,MIMCAP)、電感、二極體、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor field-effect transistors,MOSFETs)、互補式MOS電晶體、雙載子接面電晶體(bipolar junction transistors,BJTs)、橫向擴散型MOS電晶體、高功率MOS電晶體或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解也可將半導體裝 置使用於包含其他類型的半導體元件於積體電路之中。

首先，參見第1圖，第1圖為根據本揭露一些實施例，半導體裝置100的剖面示意圖。如第1圖所示，半導體裝置100包含基底110。基底110包含矽。或者，基底110可包含其他元素半導體，也可包含化合物半導體，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)及磷化銦(indium phosphide)。基底110可包含合金半導體，例如矽鍺(silicon germanium)、矽鍺碳(silicon germanium carbide)、砷磷化鎵(gallium arsenic phosphide)及銦磷化鎵(gallium indium phosphide)。在一些實施例，基底110包含磊晶層，例如，基底110具有位於半導體塊材上的磊晶層。再者，基底110可包含絕緣上覆半導體(semiconductor-on-insulator,SOI)結構。例如，基底110可包含下埋氧化(buried oxide,BOX)層，其藉由例如植氧分離(separation by implanted oxide,SIMOX)或其他適合的技術，例如晶圓接合(bonding)和研磨製程來形成。

如第1圖所示，半導體裝置100亦包含緩衝層120。在一些實施例，緩衝層120設置在基板110上方。緩衝層120之功用為減少基板110與之後形成的III-V族化合物層所產生的應變。緩衝層120可例如為一AlN晶核層及AlGaN過度層之組合。緩衝層120可減小基板110以及之後形成的III-V族化合物層之間晶格錯差所造成缺陷。在一些實施例中，緩衝層120之厚度約介於0.5-2um間。

如第1圖所示，半導體裝置100亦包含第一III-V族 化合物層130A及形成於第一III-V族化合物層130A上方的第二III-V族化合物層140A。在一些實施例，第一III-V族化合物層130A及第二III-V族化合物層140A是具有不同能帶隙(band gap)的材料層。在一實施例中，第一III-V族化合物層130A及第二III-V族化合物層140A是由週期表上第III-V族的元素所形成的化合物所構成，然而，第一III-V族化合物層130A及第二III-V族化合物層140A彼此在組成上是不同的。在一些實施例，第一III-V族化合物層130A包含GaN層，第二III-V族化合物層140A包含Al_xGa_1-xN層，其中0<x<1。第一III-V族化合物層130A與第二III-V族化合物層140A彼此直接接觸。由於第一III-V族化合物層130A及第二III-V族化合物層140A具有不同能帶隙(band gap)，因此在第一III-V族化合物層130A及第二III-V族化合物層140A的界面形成一異質接面(heterojunction)。

第一III-V族化合物層130A可使用含鎵的前驅物以及含氮的前驅物，藉由有機金屬氣相磊晶法(metal organic vapor phase epitaxy,MOVPE)磊晶長成，含鎵的前驅物包含三甲基鎵(trimethylgallium,TMG)、三乙基鎵(triethylgallium,TEG)或其他合適的化學品；含氮的前驅物包含氨(ammonia,NH3)、叔丁胺(tertiarybutylamine,TBAm)、苯肼(phenyl hydrazine)或其他合適的化學品。在一例子中，第一III-V族化合物層130A的厚度範圍介於約0.5μm至約10μm之間。

如第1圖所示，第二III-V族化合物層140A磊晶成長在第一III-V族化合物層130A上方，第二III-V族化合物層140A可使用含鋁的前驅物、含鎵的前驅物以及含氮的前驅物，藉由 有機金屬氣相磊晶法(MOVPE)磊晶長成，含鋁的前驅物包含三甲基鋁(trimethylaluminum,TMA)、三乙基鋁(triethylaluminum,TEA)或其他合適的化學品；含鎵的前驅物包含三甲基鎵(TMG)、三乙基鎵(TEG)或其他合適的化學品；含氮的前驅物包含氨(NH3)、叔丁胺(TBA)、苯肼(phenyl hydrazine)或其他合適的化學品。在一例子中，第二III-V族化合物層140A的厚度範圍介於約5nm至約50nm之間。

第一III-V族化合物層130A與第二III-V族化合物層140A之間的能帶差異(band gap discontinuity)與壓電效應(piezo-electric effect)在第一III-V族化合物層130A與第二III-V族化合物層140A之間的界面附近產生具有高移動傳導電子的第一載子通道150A，此第一載子通道150A稱為二維電子氣(two-dimensional electron gas,2-DEG)，其形成載子通道於第一III-V族化合物層130A與第二III-V族化合物層140A的界面上。

在一些實施例，如第1圖所示，半導體裝置100更包含第三III-V族化合物層130B與第四III-V族化合物層140B。如第1圖所示，第三III-V族化合物層130B形成於第二III-V族化合物層140A上方，第四III-V族化合物層140B形成於第三III-V族化合物層130B上方。在一些實施例，第三III-V族化合物層130B包含GaN層，第四III-V族化合物層140B包含Al_xGa_1-xN層，其中0<x<1。第三III-V族化合物層130B與第四III-V族化合物層140B彼此直接接觸。上述形成第三III-V族化合物層130B及第四III-V族化合物層140B的製程與材料可個別與形成第一 III-V族化合物層130A及第二III-V族化合物層140A的製程與材料相同或相似，在此不再重複敘述。

在此實施例，第三III-V族化合物層130B與第四III-V族化合物層140B之間的能帶差異與壓電效應在第三III-V族化合物層130B與第四III-V族化合物層140B之間的界面附近產生具有高移動傳導電子的第二載子通道150B，此第二載子通道150B亦為二維電子氣，其形成載子通道於第三III-V族化合物層130B與第四III-V族化合物層140B的界面上。值得注意的是，如同第一III-V族化合物層130A，第三III-V族化合物層130B與第二III-V族化合物層140A(例如為AlxGa1-xN)亦會形成一異質接面(heterojunction)。但由於第二III-V族化合物層140A壓電效應(piezo-electric effect)所產生之極化方向，其會於第一III-V族化合物層130A界面產生二維電子氣，但並未在第三III-V族化合物層130B界面產生二維電子氣。如第1圖所示，半導體裝置100也包含閘極結構160、源極170與汲極180。源極170與汲極180形成在閘極結構160的相對兩側。源極170與汲極180包含一種或一種以上的導電材料，例如源極170與汲極180包含金屬，其係選自於由鈦、鋁、鎳與金所組成的群組。源極170與汲極180可藉由物理氣相沈積法(physical vapor deposition,PVD)、化學氣相沉積法(chemical vapor deposition,CVD)、原子層沉積法(atomic layer deposition,ALD)、塗佈、濺鍍或其他適合的技術形成。在此實施例，第一載子通道150A與第二載子通道150B延伸於源極170與汲極180之間。此外，如第1圖所示，源極170與汲極180可貫穿第二III-V族化合物層140A、第三 III-V族化合物層130B與第四III-V族化合物層140B。

如第1圖所示，閘極結構160設置於基底110上，且位於第四III-V族化合物層140B的上方。閘極結構160可包含閘極介電層和閘極電極(未繪示)。閘極介電層可包含一或多層介電材料，例如氧化矽、氮化矽、高介電常數介電材料或其他適合的介電材料。高介電常數介電材料的例子包含HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、HfO₂-Al₂O₃合金或其他適合的高介電常數介電材料。閘極電極可包含一或多層導體材料，如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、鎳矽化物(nickel silicide)、鈷矽化物(cobalt silicide)、氮化鈦、氮化鎢、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金或其他適合的材料。

此外，在一些實施例，第二III-V族化合物層140A與第四III-V族化合物層140B的組成相同。在另一些實施例，第二III-V族化合物層140A與第四III-V族化合物層140B的組成不同，例如，第二III-V族化合物層140A的鋁的重量百分比大於第四III-V族化合物層140B。在另一些實施例，第二III-V族化合物層140A的鋁的重量百分比小於第四III-V族化合物層140B。

參閱第2A圖，第2A圖為根據本揭露一些實施例，半導體裝置100的剖面示意圖。在一些實施例，如第2A圖所示，半導體裝置100更包含第一延伸電極190A及第二延伸電極190B。在一些實施例，第一延伸電極190A形成於第二III-V族化合物層140A內，且被第二III-V族化合物層140A圍繞。第二 延伸電極190B形成於第四III-V族化合物層140B內，且被第四III-V族化合物層140B圍繞。在一些實施例，如第2A圖所示，部份的第二III-V族化合物層140A位於第一延伸電極190A與第一III-V族化合物層130A之間，部份的第四III-V族化合物層140B位於第二延伸電極190B與第三III-V族化合物層130B之間。此外，如第2A圖所示，在一些實施例，第一延伸電極190A及第二延伸電極190B位於閘極結構160的正下方。第一延伸電極190A及第二延伸電極190B的厚度可介於約20nm-100nm的範圍間。

第一延伸電極190A及第二延伸電極190B與閘極結構160電性連接，且可分別用來作為第一載子通道150A與第二載子通道150B的開關。在一些實施例，第一延伸電極190A及第二延伸電極190B包含p型摻雜III-V族層或金屬。在一些實施例，p型摻雜III-V族層包含p型摻雜氮化鎵，金屬包含一或多層導體材料，例如包含金、鉑、銠、銥、鈦、鋁、銅、鉭、鎢、上述合金或其他適合的材料。在一些實施例，第一延伸電極190A及第二延伸電極190B分別鑲嵌於第二III-V族化合物層140A及第四III-V族化合物層140B內。

參閱第2B圖，第2B圖為根據本揭露一些實施例，如第2A圖所示的半導體裝置100沿A-A’切面的上視圖。如第2B圖所示，半導體裝置100更包含導線200，導線200是設置來電性連接第一延伸電極190A、第二延伸電極190B與閘極結構160。導線200設置於基底110內，且可貫穿第一III-V族化合物層130A、第二III-V族化合物層140A、第三III-V族化合物層 130B與第四III-V族化合物層140B，以連接延伸電極190A及190B與閘極結構160。導線200可包含金、鉑、銠、銥、鈦、鋁、銅、鉭、鎢、上述合金或其他適合的材料。

參閱第3圖，第3圖為根據本揭露一些實施例，半導體裝置100的剖面示意圖。在一些實施例，如第3圖所示，半導體裝置100更包含保護層210。在一些實施例，保護層210設置於第四III-V族化合物層140B表面。保護層210是設置來保護第四III-V族化合物層140B(例如，Al_xGa_1-xN)，減少表面缺陷。在一些實施例，保護層210包含氮化鎵，氮化矽或其他適合的材料，其厚度可介於10-100nm的範圍間。

參閱第4圖，第4圖為根據本揭露一些實施例，半導體裝置100的剖面示意圖。在一些實施例，如第4圖所示，半導體裝置100更包含第五III-V族化合物層130C、第六III-V族化合物層140C及第三延伸電極190C。第五III-V族化合物層130C形成於第四III-V族化合物層140B上方，第六III-V族化合物層140C形成於第五III-V族化合物層130C上方。在一些實施例，第五III-V族化合物層130C包含GaN層，第六III-V族化合物層140C包含Al_xGa_1-xN層。上述形成第五III-V族化合物層130C及第六III-V族化合物層140C的製程可個別與第一III-V族化合物層130A及第二III-V族化合物層140A相同或相似，在此不再重複敘述。

在此實施例，第五III-V族化合物層130C及第六III-V族化合物層140C之間的界面形成了第三載子通道150C，此第三載子通道150C亦為二維電子氣，其形成載子通道於第五 III-V族化合物層130C及第六III-V族化合物層140C的界面上。值得注意的是，如同第三III-V族化合物層130B，第五III-V族化合物層130C與第四III-V族化合物層140B(例如為Al_xGa_1-xN)亦會形成一異質接面(heterojunction)。但由於第四III-V族化合物層140B壓電效應(piezo-electric effect)所產生之極化方向，其會於第三III-V族化合物層130B界面產生二維電子氣，但並未在第五III-V族化合物層130C界面產生二維電子氣。

第三載子通道150C的開關可藉由第三延伸電極190C來控制。上述形成第三延伸電極190C的材料可與第一延伸電極190A和第二延伸電極190B相同或相似，在此不再重複敘述。

本揭露實施例提供的半導體裝置包含了多層的III-V族化合物層，以形成多重的載子通道。此外，藉由多重延伸電極可個別控制每一個載子通道的開關。本揭露實施所提供的半導體裝置可形成更多的III-V族化合物層，以形成更多的通道，以增進半導體裝置的導通能力。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相 同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。

Claims (20)

1. 一種半導體裝置，包括：一基底；一第一III-V族化合物層，設置於該基底上；一第二III-V族化合物層，設置於該第一III-V族化合物層上，其中一第一載子通道形成於該第一III-V族化合物層與該第二III-V族化合物層之間的一界面上；一第三III-V族化合物層，設置於該第二III-V族化合物層上；一第一延伸電極，設置於該第二III-V族化合物層與該第三III-V族化合物層之間，其中該第一延伸電極與該閘極結構電性連接；以及一第四III-V族化合物層，設置於該第三III-V族化合物層上，其中一第二載子通道形成於該第四III-V族化合物層與該第三III-V族化合物層之間的一界面上；一閘極結構，設置於該第四III-V族化合物層上；以及一源極區及一汲極區，設置於該閘極結構的相對兩側，其中該第一載子通道及該第二載子通道延伸於該源極區與該汲極區之間。
2. 如申請專利範圍第1項所述之半導體裝置，其中該第一III-V族化合物層及該第三III-V族化合物層包含GaN，該第二III-V族化合物層及該第四III-V族化合物層包含Al_xGa_1-xN，且0<x<1。
3. 如申請專利範圍第2項所述之半導體裝置，其中該第二III-V族化合物層與該第四III-V族化合物層的組成相同。
4. 如申請專利範圍第2項所述之半導體裝置，其中該第二III-V族化合物層與該第四III-V族化合物層的組成不同。
5. 如申請專利範圍第1項所述之半導體裝置，更包括：一第二延伸電極，設置於該第四III-V族化合物層與該閘極結構之間，其中該第二延伸電極與該閘極結構電性連接。
6. 如申請專利範圍第5項所述之半導體裝置，其中該第一延伸電極與該第二延伸電極包含p型摻雜III-V族化合物或金屬。
7. 如申請專利範圍第6項所述之半導體裝置，其中該第一延伸電極與該第二延伸電極為p型摻雜氮化鎵。
8. 如申請專利範圍第5項所述之半導體裝置，更包括：一導線，設置於該基底內，並連接該第一延伸電極、該第二延伸電極與該閘極結構。
9. 如申請專利範圍第5項所述之半導體裝置，其中該第一延伸電極及該第二延伸電極位於該閘極結構正下方。
10. 如申請專利範圍第5項所述之半導體裝置，其中該第一延伸電極被該第二III-V族化合物層環繞，且該第二延伸電極被該第四III-V族化合物層環繞。
11. 如申請專利範圍第5項所述之半導體裝置，其中該第四III-V族化合物層的一部份設置於該第二延伸電極與該第三III-V族化合物層之間，且該第二III-V族化合物層的一部份設置於該第一延伸電極與該第一III-V族化合物層之間。
12. 如申請專利範圍第1項所述之半導體裝置，更包括：一保護層，設置於該第四III-V族化合物層表面，其中該保護層包含GaN或SiN。
13. 如申請專利範圍第1項所述之半導體裝置，其中該第二III-V族化合物層與該第三III-V族化合物層的一界面未形成載子通道。
14. 一種半導體裝置的製造方法，包括：提供一基底；形成一第一III-V族化合物層於該基底內；形成一第二III-V族化合物層於該第一III-V族化合物層上，使得一第一載子通道形成於該第一III-V族化合物層與該第二III-V族化合物層之間的一界面上；形成一第三III-V族化合物層於該第二III-V族化合物層上；形成一第四III-V族化合物層於該第三III-V族化合物層上，使得一第二載子通道形成於該第四III-V族化合物層與該第三III-V族化合物層之間的一界面上；形成一閘極結構於該第四III-V族化合物層上；形成一第一延伸電極於該第二III-V族化合物層與該第三III-V族化合物層之間，其中該第一延伸電極與該閘極結構電性連接；以及形成一源極區及一汲極區於該閘極結構的相對兩側，且該源極區及該汲極區貫穿該第四III-V族化合物層、該第三III-V族化合物層及該第二III-V族化合物層，其中該第一載子通道與該第二載子通道延伸於該源極區與該汲極區之間。
15. 如申請專利範圍第14項所述之方法，其中該第一III-V族化合物層及該第三III-V族化合物層包含GaN，該第二III-V族 化合物層及該第四III-V族化合物層包含AlxGa1-xN，且0<x<1。
16. 如申請專利範圍第14項所述之方法，更包括：形成一第二延伸電極於該第四III-V族化合物層與該閘極結構之間，其中該第二延伸電極與該閘極結構電性連接，且該第一延伸電極與該第二延伸電極包含p型摻雜III-V族化合物或金屬。
17. 如申請專利範圍第16項所述之方法，其中該第一延伸電極與該第二延伸電極為p型摻雜氮化鎵。
18. 如申請專利範圍第16項所述之方法，更包括：形成一導線於該基底內，以將該第一延伸電極、該第二延伸電極電性連接至該閘極結構。
19. 如申請專利範圍第14項所述之方法，更包括：形成一保護層於該第四III-V族化合物層表面，其中該保護層包含GaN或SiN。
20. 如申請專利範圍第14項所述之方法，其中該第二III-V族化合物層與該第三III-V族化合物層的一界面未形成載子通道。