CN110246894B - 电子器件和形成电子器件的方法 - Google Patents

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Abstract

本公开涉及一种电子器件和形成所述电子器件的方法。电子器件可以包括晶体管。所述晶体管可以包括：第一层，包含第一III‑V材料；第二层，覆盖在所述第一层上面并包含第二III‑V材料；以及第三层，覆盖在所述第一层上面并包含第三III‑V材料。在一个实施方案中，第一层和第二层中的每一者包含Al，并且第二层与第一层相比具有更高的Al含量。在另一个实施方案中，晶体管可以进一步包括：栅极介电层，覆盖在第三层上面；以及所述晶体管的栅极电极，覆盖在栅极介电层和第三层上面。所述晶体管可以是增强型高电子迁移率晶体管。与常规的增强型高电子迁移率晶体管相比，层的构型可以允许实现相对更高的阈值电压而不显著增加RDSON。

Description

电子器件和形成电子器件的方法
技术领域
本公开涉及电子器件和形成电子器件的方法，并且更具体地讲，涉及包括包含III-V材料的晶体管的电子器件及其形成方法。
背景技术
相关领域
高电子迁移率晶体管可以包括GaN沟道层和上覆的AlGaN势垒层。晶体管可以被构造为耗尽型晶体管或增强型晶体管。作为耗尽型晶体管，二维电子气位于GaN沟道层与AlGaN势垒层之间的异质结处并在晶体管的源极、栅极和漏极下面。在增强型晶体管中，p型GaN层可以是晶体管的栅极的一部分，其中栅极通过大于2nm的AlGaN层与沟道层间隔开。增强型具有小于1V的阈值电压。期望进一步改进增强型高电子迁移率晶体管。
发明内容
本发明解决的问题是增加增强型高电子迁移率晶体管的阈值电压而不显著增加RDSON。
在一方面，提供了电子器件。该电子器件包括晶体管，该晶体管包括：第一层，该第一层包含具有第一Al含量的第一III-V材料；第二层，该第二层接触第一层并包含具有大于第一Al含量的第二Al含量的第二III-V材料；以及第三层，该第三层覆盖在第一层上面并至少部分地延伸穿过第二层，其中第三层具有比第一层低的Al含量并包含AlzGa(1-z)N，其中0.00≤z≤0.10。
在一个实施方案中，第三层向第一层中凹陷不超过10nm。
在另一个实施方案中，第一层包含AlxGa(1-x)N，其中0.05≤x≤0.20，并且第二层包含AlyGa(1-y)N，其中0.20≤y≤0.50。
在一个具体实施方案中，第三层包含无意掺杂或p型掺杂的GaN。
在另一个具体实施方案中，第二层包括第一部分和通过空间与第一部分间隔开的第二部分，其中第三层设置在第二层的第一部分和第二部分之间的空间内。
在另外的实施方案中，该晶体管是增强型高电子迁移率晶体管，二维电子气位于第一层与第二层之间的界面处，并且二维空穴气在第三层下面。
在另一方面，提供了电子器件。该电子器件包括晶体管，该晶体管包括：
第一层，该第一层包含第一III-V材料；
第二层，该第二层覆盖在第一层上面并包含第二III-V材料；
第三层，该第三层覆盖在第一层上面并包含第三III-V材料；
栅极介电层，该栅极介电层覆盖在第三层上面；以及
晶体管的栅极电极，该栅极电极覆盖在栅极介电层和第三层上面，
其中：
第一层、第二层和第三层中的每一者具有彼此不同的组成，
第二层具有耦接到晶体管的源极电极的第一部分和耦接到晶体管的漏极电极的第二部分，并且
第三层设置在第二层的第一部分和第二部分之间。
在一个实施方案中，该晶体管是增强型高电子迁移率晶体管，二维电子气位于第一层与第二层之间的界面处，并且二维空穴气位于第一层与第三层之间的界面处。
在另一个实施方案中，第一层包含AlxGa(1-x)N，其中0.05≤x≤0.20，并且具有在20nm至2000nm范围内的厚度，第二层包含AlyGa(1-y)N，其中0.20≤y≤0.50，并且具有在4nm至100nm范围内的厚度，基于阳离子含量，第二层具有比第一层多15原子％至30原子％的Al，第三层包含无意掺杂或p型掺杂的GaN，并且具有在4nm至100nm范围内的厚度，第二层包括通过空间与第二部分间隔开的第一部分，其中第三层设置在第一部分与第二部分之间的空间内，第三层向第一层中凹陷不超过10nm，并且晶体管是增强型高电子迁移率晶体管。
在另外的方面，提供了形成电子器件的方法。该方法包括：在衬底上方形成第一层，其中第一层包含具有第一Al含量的第一III-V材料；形成第二层，该第二层接触第一层并包含具有大于第一Al含量的第二Al含量的第二III-V材料；以及形成第三层，该第三层在第一层上方并至少部分地延伸穿过第二层，其中第三层具有比第一层低的Al含量并包含AlzGa(1-z)N，其中0.00≤z≤0.10。
本发明实现的技术效果是与常规的增强型高电子迁移率晶体管相比，提供相对更高的阈值电压而不会显著影响RDSON。
附图说明
在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。
图1包括工件的一部分的剖视图的图示，该工件包括增强型高电子迁移率晶体管。
图2包括在衬底上方形成层之后在方法的早期的图1的工件的剖视图的图示。
图3包括在将一些层图案化以限定开口之后图2的工件的剖视图的图示。
图4包括在开口内形成另一个层和栅极介电层之后图3的工件的剖视图的图示。
技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可相对于其他元件放大，以有助于理解本发明的实施方案。
具体实施方式
提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导的具体实现方式和实施方案。提供该着重点以帮助描述所述教导，而不应被解释为对所述教导的范围或适用性的限制。然而，基于如本申请中所公开的教导，可以采用其他实施方案。
III-V材料旨在意指包含至少一种13族元素和至少一种15族元素的材料。 III-N材料旨在意指包含至少一种13族元素和氮的半导体材料。
术语“功率晶体管”旨在意指被设计为正常操作的晶体管，其中当晶体管处于关断状态时在晶体管的源极和漏极或晶体管的发射极和集电极之间保持至少30V的差值。例如，当晶体管处于关断状态时，可以在源极与漏极之间保持 30V而不出现结击穿或其他不期望的状况。
术语“包含”、“含有”、“包括”、“具有”或其任何其他变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确列出的或该方法、制品或设备固有的其他特征。另外，除非相反地明确规定，否则“或”是指包括性的或，而非排他性的或。例如，条件A或B由以下任一项满足：A为真(或存在)而B为假(或不存在)，A为假(或不存在)而B为真(或存在)，以及A和B均为真(或存在)。
另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并给出本发明的范围的一般含义。该描述应被视为包括一个(种)、至少一个(种)，或单数形式也包括复数形式，反之亦然，除非明确有相反的含义。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。
对应于元素周期表中的列的族编号是基于2016年11月28日版IUPAC元素周期表。
除非另外定义，否则本文所用的所有技术和科学术语具有与本发明所属领域的技术人员通常理解的含义相同的含义。材料、方法和例子仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并可在半导体和电子领域中的教科书和其他来源中找到。
增强型高电子迁移率晶体管(HEMT)可以具有大于1V的阈值电压并允许与常规的增强型HEMT相比更好地控制HEMT。HEMT可以具有导通状态电阻 (RDSON)，其类似于耗尽型HEMT，其具有无意掺杂的GaN沟道层和覆盖在该沟道层上面的AlGaN势垒层以及类似的源极-栅极长度和类似的栅极-漏极长度。
在一方面，电子器件可以包括晶体管。晶体管可以包括：第一层，该第一层包含第一III-V材料；第二层，该第二层覆盖在第一层上面并包含第二III-V 材料；以及第三层，该第三层覆盖在第一层上面并包含第三III-V材料。第一层、第二层和第三层可以具有彼此不同的组成。在一个实施方案中，第一层和第二层中的每一者包含Al，并且第二层与第一层相比具有更高的Al含量。第三层具有比第一层低的Al含量并可以包含AlzGa(1-z)N，其中0.00≤z≤0.10，并且至少部分地延伸穿过第二层。在一个具体实施方案中，第三层包含GaN。在另一个实施方案中，晶体管可以进一步包括：栅极介电层，该栅极介电层覆盖在第三层上面；以及晶体管的栅极电极，该栅极电极覆盖在栅极介电层和第三层上面。第二层具有耦接到晶体管的源极电极的第一部分和耦接到晶体管的漏极电极的第二部分。第三层设置在第二层的第一部分和第二部分之间。
在另一方面，形成电子器件的方法可以包括：在衬底上方形成第一层，其中第一层包含具有第一Al含量的第一III-V材料；形成第二层，该第二层接触第一层并包含具有大于第一Al含量的第二Al含量的第二III-V材料；以及形成第三层，该第三层在第一层上方并至少部分地延伸穿过第二层，其中第三层具有比第一层122低的Al含量并可以包含AlzGa(1-z)N，其中0.00≤z≤0.10。在一个具体实施方案中，第三层包含GaN。在结合附图阅读本说明书的其余部分之后将更好地理解这些构思。
图1包括工件的一部分的剖视图，该工件包括HEMT 100。HEMT 100可以包括衬底101，该衬底包括基材102和高电压阻挡层104。基材102可以包含硅、蓝宝石(单晶Al2O-3)、碳化硅(SiC)、氮化铝(AlN)、氧化镓(Ga2O3)、尖晶石(MgAl2O4)、另一种合适的基本上单晶的材料等。可以根据将随后在基材 102上方形成的高电压阻挡层104的组成来选择沿着主表面的具体材料和晶体取向的选择。高电压阻挡层104可以包括多个膜。高电压阻挡层104的组成和厚度可取决于HEMT 100的正常操作和上覆层的组成。在高电压阻挡层104内的膜中的每一者可以包含III-N材料，并且在一个具体实施方案中包含 AlxGa(1-x)N，其中0≤x≤1。高电压阻挡层104的组成可以作为厚度的函数改变，使得高电压阻挡层104越靠近基材102其铝含量相对越高，并且越靠近层122 其镓含量相对越高。高电压阻挡层104可以具有在约1微米至5微米范围内的厚度。
异质结位于层122和124之间以及层122和144之间的界面处。层122、 124和144中的每一者可以包含III-V半导体材料。层122、124和144中的每一者可以具有彼此不同的组成。III-V半导体材料可以包括GaN、AlGaN、InGaN、 InAlGaN、InP等。与层122相比，层124可以具有更大的Al含量。在一个实施方案中，基于阳离子含量，层124可以具有比层122多15原子％至30原子％的Al含量。在一个具体实施方案中，层122包含AlxGa(1-x)N，其中0.05≤x≤0.20，并且在另一个具体实施方案中，层124包含AlyGa(1-y)N，其中0.20≤y≤0.50。二维电子气126位于层122和124的结处。层122的厚度可以在20nm至2000nm 范围内。层124可以具有在4nm至100nm范围内的厚度，并且在一个实施方案中，层124可以具有不大于50nm的厚度。
封盖层130覆盖在层124上面。封盖层130可以用于保护层124。封盖层 130可以包含氮化硅并具有在约20nm至500nm范围内的厚度。
层124和130可以包括层144与栅极介电层164位于其间的部分。在如图 1所示的实施方案中，层124的部分通过空间彼此间隔开，并且层144设置在该空间内。层144可以接触层122。在一个实施方案中，层144凹陷到层122 内。在一个实施方案中，层144向层122中凹陷不超过10nm。二维空穴气128 位于层122和144之间的界面处。
在另一个实施方案中，层144可以不凹陷到层122内。层124的薄带可以设置在层122和144之间。层124的薄带具有足够薄的厚度，以允许二维空穴气128形成在层144下方。在一个实施方案中，薄带的厚度至多为2nm。
层144可以包括无意掺杂或p型掺杂的GaN。如本说明书中所使用，无意掺杂是指在可能不期望掺杂的情况下可基于层形成的方式而发生的掺杂。例如，三甲基镓(Ga(CH3)3)可以与铵(NH3)反应以形成GaN。来自镓源的一些碳可以结合到GaN层中。对于无意掺杂的层，掺杂剂浓度小于5×1016原子/cm3。当层144 是p型掺杂的时，Mg、Ca、Be等可以用作掺杂剂，并且掺杂剂浓度可以是至少5×1016原子/cm3和至多1×1020原子/cm3。层144可以基本上不含Al，并且因此基于层144内的阳离子含量，Al含量小于0.1原子％。层144可以具有在4nm至100nm范围内的厚度，并且在一个实施方案中，层144可以具有不大于50nm 的厚度。
栅极介电层164覆盖在层144上面。栅极介电层164可以包含氮化物、氧化物或氮氧化物。栅极介电层164的示例性材料包含Si3N4、AI2O3、AlN等。栅极介电层164具有在2nm至100nm范围内、并在一个具体实施方案中在5nm 至30nm范围内的厚度。
栅极电极184覆盖在栅极介电层164上面并包括导电层。导电层具有被选择为向所形成的晶体管提供适当的功函数的组成。在另一个实施方案中，导电层可以包括导电体膜。体膜可以包含Al、Cu或另一种材料，其比导电层内的其他膜更导电。在一个实施方案中，体膜可以包含至少90原子％的Al。体膜典型地是导电层内的最厚膜。在一个实施方案中，体膜具有在20nm至1000nm范围内的厚度。在一个具体实施方案中，体膜具有在50nm至500nm范围内的厚度。在一个实施方案中，体膜是导电层内的唯一膜。
在另一个实施方案中，一个或多个其他膜可以与导电层中的体膜一起使用。示例性膜可以是抗扩散膜、抗反射膜等。该膜具有与体膜相比不同的组成。在一个实施方案中，该膜可以包含TiN、W、TiW、Pd、Pt、W、Au、Ni或它们的堆叠或任何组合。
源极电极182和漏极电极186延伸穿过封盖层130中的开口并接触层124。源极电极182和漏极电极186中的每一者覆盖在二维电子气126的部分上面。源极电极182和漏极电极186覆盖在层124上面，并且在一个实施方案中，可以凹陷在层124内。源极电极182和漏极电极186包括导电层。用于源极电极 182和漏极电极186的导电层可以具有任何的组成和厚度，如先前相对于用于栅极电极184的导电层描述的。源极电极182、栅极电极184和漏极电极186 可以具有相同或不同的组成并可以具有相同或不同的厚度。
在成品电子器件中，可以存在其他层。可以形成一个或多个附加绝缘层和一个或多个互连层。在一个具体实施方案中，一个或多个互连层可以用于提供屏蔽以减少栅极-漏极电容。US2017/0294530公开了可用于提供屏蔽的互连件，并且其有关用于提供屏蔽的互连件的教导以引用的方式并入本文。
图2至图4包括在示例性制造方法中的不同点处的器件的图示。参考图2，层104、122、124和130可以在基材102上方连续地形成。层104、122、124 和130可以具有如前面针对每个特定层所述的任何的组成和厚度。在一个具体实施方案中，可以在不破坏真空的情况下沉积所有的层104、122、124和130。在一个具体实施方案中，基材102可以是单晶的，并且层104、122和124可以从其对应的下层外延地生长。
层124和130可以被图案化以限定开口344，如图3所示。开口344的底部可以包括层122。在一个具体实施方案中，开口344可以向层122内凹陷不超过10nm的深度。在另一个实施方案中，层124的薄带可以沿着开口344的底部放置并具有不大于2nm的厚度。
层144和164形成在开口内，如图4所示。层144和164可以具有如前面针对每个特定层所述的任何的组成和厚度。可以选择性地沉积层144，使得层 144仅形成在开口内而不是在封盖层130上方。在一个具体实施方案中，层144 从层122或从层122和124外延地生长。在另一个实施方案中，沉积不是选择性的，并且层144形成在开口内和封盖层130上方。栅极介电层164形成在层 144和封盖层130上方。位于开口外的层144和164的部分被移除，如图4所示。在另一个实施方案中，层144在开口内；然而，栅极介电层164可以保留在封盖层130的部分上方(图4中未示出)。
然后，形成源极电极182、栅极电极184和漏极电极186，如图1所示。在一个实施方案中，栅极电极184的导电层可以形成在栅极介电层164上方。可以在沉积用于栅极电极184的导电层之前将栅极介电层164图案化，或可以在形成栅极电极184之后将栅极介电层164图案化。源极电极182和漏极电极186 可以在与栅极电极184相同或单独的方法序列期间形成。将层124图案化以移除层124的厚度的一些但非全部，使得层124的剩余部分在其中形成源极电极 182和漏极电极186的开口下面。如果栅极介电层164覆盖在封盖层130上面，那么将栅极介电层164图案化以限定其中形成源极电极182和漏极电极186的开口。沉积导电层并将其图案化以形成源极电极182和漏极电极186。
在一个实施方案中，在与栅极电极184相比不同的方法序列期间形成源极电极182和漏极电极186。源极电极182和漏极电极186可以在栅极电极184 之前或之后形成。在另一个实施方案中，源极电极182、栅极电极184和漏极电极186可以由相同的导电层形成。
图2至图4中所示的方法序列说明了一个具体实施方案。在另一个实施方案中，层104、122、144和164可以在基材102上方连续地形成。可以将层144 和164图案化，并且可以在将层144和164图案化之后形成层124和130。在阅读本说明书之后，技术人员将能够确定用于具体应用的方法流程。
HEMT 100是增强型晶体管。在将电压置于源极电极182和漏极电极186 之后，可以通过将栅极电极184置于高于HEMT 100的阈值电压的电压下来接通HEMT 100。当从栅极电极184移除电压时，HEMT 100关断。HEMT 100 具有大于1V的阈值电压，并且在一个实施方案中，阈值电压为至少1.2V或至少1.5V。可以选择第三层144相对于第一层122的相对Al含量以及栅极介电层164的厚度以提供所期望的阈值电压，该阈值电压大于1V但至多为20V。
HEMT 100具有RDSON，其类似于耗尽型HEMT，其具有无意掺杂的GaN 沟道层和覆盖在该沟道层上面的AlGaN势垒层以及相同的源极-栅极长度和栅极-漏极长度。如本文所用，当晶体管导通时，在电流流动方向上测量长度。由于阈值电压高于许多常规增强型HEMT，因此可以更好地控制HEMT 100。
许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本发明的范围。实施方案可根据如下所列的项目中的任一个或多个项目。
实施方案1。一种包括晶体管的电子器件可以包括：第一层，该第一层包含具有第一Al含量的第一III-V材料；第二层，该第二层接触第一层并包含具有大于第一Al含量的第二Al含量的第二III-V材料；以及第三层，该第三层覆盖在第一层上面并至少部分地延伸穿过第二层，其中第三层具有比第一层低的 Al含量并包含AlzGa(1-z)N，其中0.00≤z≤0.10。
实施方案2。实施方案1的电子器件，其中第三层向第一层中凹陷不超过 10nm。
实施方案3。实施方案1的电子器件，其中基于阳离子含量，第二Al含量比第一Al含量大15原子％至30原子％。
实施方案4。实施方案1的电子器件，其中第一层包含AlxGa(1-x)N，其中 0.05≤x≤0.20，并且第二层包含AlyGa(1-y)N，其中0.20≤y≤0.50。
实施方案5。实施方案4的电子器件，其中第三层包含无意掺杂或p型掺杂的GaN。
实施方案6。实施方案4的电子器件，其中第一层具有在20nm至2000nm 范围内的厚度，第二层具有在4nm至100nm范围内的厚度，并且第三层具有在 4nm至100nm范围内的厚度。
实施方案7。实施方案4的电子器件，其中第二层包括第一部分和通过空间与第一部分间隔开的第二部分，其中第三层设置在第二层的第一部分和第二部分之间的空间内。
实施方案8。实施方案1的电子器件，其中晶体管是增强型高电子迁移率晶体管。
实施方案9。实施方案8的电子器件，其中二维电子气位于第一层与第二层之间的界面处，并且二维空穴气在第三层下面。
实施方案10。一种包括晶体管的电子器件可以包括：
第一层，该第一层包含第一III-V材料；
第二层，该第二层覆盖在第一层上面并包含第二III-V材料；
第三层，该第三层覆盖在第一层上面并包含第三III-V材料；
栅极介电层，该栅极介电层覆盖在第三层上面；以及
晶体管的栅极电极，该栅极电极覆盖在栅极介电层和第三层上面，
其中：
第一层、第二层和第三层中的每一者具有彼此不同的组成，
第二层具有耦接到晶体管的源极电极的第一部分和耦接到晶体管的漏极电极的第二部分，并且
第三层设置在第二层的第一部分和第二部分之间。
实施方案11。实施方案10的电子器件，其中晶体管是增强型高电子迁移率晶体管。
实施方案12。实施方案11的电子器件，其中二维电子气位于第一层与第二层之间的界面处，并且二维空穴气在第三层下面。
实施方案13。实施方案10的电子器件，其中第一层和第二层包含铝，并且第二层与第一层相比具有更高的Al含量。
实施方案14。实施方案13的电子器件，其中基于阳离子含量，第二层具有比第一层多15原子％至30原子％的Al。
实施方案15。实施方案14的电子器件，其中基于阳离子含量，第一层具有5原子％至20原子％的Al。
实施方案16。实施方案11的电子器件，其中第一层包含AlxGa(1-x)N，其中 0.05≤x≤0.20，第二层包含AlyGa(1-y)N，其中0.20≤y≤0.50，并且第三层包含 AlzGa(1-z)N，其中0.00≤z≤0.10。
实施方案17。实施方案16的电子器件，其中晶体管是增强型高电子迁移率晶体管，其具有大于1V的阈值电压。
实施方案18。实施方案10的电子器件，其中：
第一层包含AlxGa(1-x)N，其中0.05≤x≤0.20，并且具有在20nm至2000nm 范围内的厚度，
第二层包含AlyGa(1-y)N，其中0.20≤y≤0.50，并且具有在4nm至100nm范围内的厚度，
基于阳离子含量，第二层具有比第一层多15原子％至30原子％的Al，
第三层包含无意掺杂或p型掺杂的GaN，并且具有在4nm至100nm范围内的厚度，
第二层包括通过空间与第二部分间隔开的第一部分，其中第三层设置在第一部分与第二部分之间的空间内，
第三层向第一层中凹陷不超过10nm，并且
晶体管是增强型高电子迁移率晶体管。
实施方案19。实施方案18的电子器件，其中二维电子气位于第一层与第二层之间的界面处，并且二维空穴气位于第一层与第三层之间的界面处。
实施方案20。一种形成电子器件的方法可以包括：在衬底上方形成第一层，该第一层包含具有第一Al含量的第一III-V材料；形成第二层，该第二层接触第一层并包含具有大于第一Al含量的第二Al含量的第二III-V材料；以及形成第三层，该第三层在第一层上方并至少部分地延伸穿过第二层，其中第三层具有比第一层低的Al含量并包含AlzGa(1-z)N，其中0.00≤z≤0.10。
实施方案21。实施方案20的方法，其中形成第一层包括：形成包含 AlxGa(1-x)N的第一层，其中0.05≤x≤0.20；形成第二层包括形成包含AlyGa(1-y)N 的第二层，其中0.20≤y≤0.50，并且形成第三层包括形成包含无意掺杂或p型掺杂的GaN的第三层。
实施方案22。实施方案21的方法，还包括：使第二层图案化以形成第一部分和通过空间与第一部分间隔开的第二部分，其中形成第三层包括在第二层的第一部分和第二部分之间的空间内形成第三层。
应当注意，并不需要上文在一般性说明或示例中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。
上文已经关于具体实施方案描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求的关键、需要或必要特征。
本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备及系统的所有要素和特征的穷尽性及全面性描述。单独的实施方案也可以按组合方式在单个实施方案中提供，相反，为了简便起见而在单个实施方案的背景下描述的各种特征也可以单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施方案仅对阅读了本说明书之后的技术人员是显而易见的。其他实施方案也可以使用并从本公开中得出，以使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。

Claims (9)

1.一种电子器件，包括晶体管，所述晶体管包括：
第一层，所述第一层包含具有第一Al含量的第一III-V材料；
第二层，所述第二层接触所述第一层并包含具有大于所述第一Al含量的第二Al含量的第二III-V材料；以及
第三层，所述第三层覆盖在所述第一层上面并至少部分地延伸穿过所述第二层，其中所述第三层向所述第一层中凹陷且所述凹陷不超过10nm，且所述第三层具有比所述第一层低的Al含量并包含AlzGa(1-z)N，其中0.00≤z≤0.10。
2.根据权利要求1所述的电子器件，其中，
所述第一层包含AlxGa(1-x)N，其中0.05≤x≤0.20，并且
所述第二层包含AlyGa(1-y)N，其中0.20≤y≤0.50。
3.根据权利要求2所述的电子器件，其中，所述第三层包含无意掺杂或p型掺杂的GaN。
4.根据权利要求2所述的电子器件，其中，所述第二层包括第一部分和通过空间与所述第一部分间隔开的第二部分，其中，所述第三层设置在所述第二层的所述第一部分和所述第二部分之间的所述空间内。
5.根据权利要求1-4中任意一项所述的电子器件，其中，
所述晶体管是增强型高电子迁移率晶体管，
二维电子气位于所述第一层与所述第二层之间的界面处，并且
二维空穴气在所述第三层下面。
6.一种电子器件，包括晶体管，所述晶体管包括：
第一层，所述第一层包含第一III-V材料；
第二层，所述第二层覆盖在所述第一层上面并包含第二III-V材料；
第三层，所述第三层覆盖在所述第一层上面，所述第三层向所述第一层中凹陷且所述凹陷不超过10nm，且所述第三层包含第三III-V材料；
栅极介电层，所述栅极介电层覆盖在所述第三层上面；以及
所述晶体管的栅极电极，所述栅极电极覆盖在所述栅极介电层和所述第三层上面，
其中：
所述第一层、所述第二层和所述第三层中的每一者具有彼此不同的组成，
所述第二层具有耦接到所述晶体管的源极电极的第一部分和耦接到所述晶体管的漏极电极的第二部分，
所述第二层的第一部分和第二部分的上表面所在的高度高于所述第三层的下表面，并且
所述第三层设置在所述第二层的所述第一部分和所述第二部分之间。
7.根据权利要求6所述的电子器件，其中，
所述晶体管是增强型高电子迁移率晶体管，
二维电子气位于所述第一层与所述第二层之间的界面处，并且
二维空穴气位于所述第一层与所述第三层之间的界面处。
8.根据权利要求6或7所述的电子器件，其中，
所述第一层包含AlxGa(1-x)N，其中0.05≤x≤0.20，并且具有在20nm至2000nm范围内的厚度，
所述第二层包含AlyGa(1-y)N，其中0.20≤y≤0.50，并且具有在4nm至100nm范围内的厚度，
基于阳离子含量，所述第二层具有比所述第一层多15原子％至30原子％的Al，
所述第三层包含无意掺杂或p型掺杂的GaN，并且具有在4nm至100nm范围内的厚度，
所述第二层包括通过空间与第二部分间隔开的第一部分，其中所述第三层设置在所述第一部分与所述第二部分之间的所述空间内，并且
所述晶体管是增强型高电子迁移率晶体管。
9.一种形成电子器件的方法，包括：
在衬底上方形成第一层，其中所述第一层包含具有第一Al含量的第一III-V材料；
形成第二层，所述第二层接触所述第一层并包含具有大于所述第一Al含量的第二Al含量的第二III-V材料；
对所述第一层和所述第二层进行图案化以限定开口，其中，所述开口延伸穿过所述第二层进入所述第一层以及
形成第三层，所述第三层在所述第一层上面，所述第三层向所述第一层中凹陷且所述凹陷不超过10nm，且所述第三层位于所述第二层的多个部分之间，其中所述第三层具有比所述第一层低的Al含量并包含AlzGa(1-z)N，其中0.00≤z≤0.10。
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