CN110676168A - 形成电子器件的方法 - Google Patents

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P·范米尔贝克
P·莫恩斯
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Abstract

本发明题为“形成电子器件的方法”。本发明公开了一种形成电子器件的方法。所述方法可包括在衬底上方形成沟道层以及在所述沟道层上方形成阻挡层。在一个实施方案中，所述方法还可包括在所述阻挡层上方形成p型半导体层，对所述p型半导体层进行图案化以限定晶体管结构的栅极电极的至少一部分，以及在所述阻挡层上方形成访问区域层。在另一个实施方案中，所述方法还可包括在所述阻挡层上方形成蚀刻停止层，在所述蚀刻停止层上方形成牺牲层，对所述蚀刻停止层和所述牺牲层进行图案化以限定栅极区域，在对所述蚀刻停止层和所述牺牲层进行图案化之后在所述阻挡层上方形成访问区域层，以及在所述栅极区域内形成p型半导体层。

Description

形成电子器件的方法
技术领域
本公开涉及形成电子器件的方法，并且更具体地讲，涉及形成包括访问区域的电子器件的方法。
背景技术
高电子迁移率晶体管可以是增强型晶体管。一种此类型的晶体管可包括p型GaN栅极电极。原位生长的p型GaN/AlGaN结构相对容易生长；然而，其他复杂情况使得此类结构难以实施。需要高精度蚀刻工具来实现高蚀刻选择性p型GaN/AlGaN蚀刻。通常，在访问区域内损失了约6nm至8nm的AlGaN阻挡层。AlGaN阻挡层可以增厚；然而，最初沉积的较厚层可导致较低的阈值电压。后p型蚀刻表面钝化是一个问题。较差的表面钝化增强了漏极和源极之间的动态导通状态电阻，并降低了器件击穿电压。期望进一步改进增强型高电子迁移率晶体管，而没有前面提到的不利复杂情况。
发明内容
本发明要解决的问题是形成电子器件，该电子器件包括具有足够高的阈值电压和击穿电压以及相对低的动态导通状态电阻的晶体管结构。
在一个方面，提供了形成电子器件的方法。该方法可包括在衬底上方形成沟道层；在沟道层上方形成阻挡层；在阻挡层上方形成p型半导体层；对p型半导体层进行图案化以限定晶体管结构的栅极电极的至少一部分；以及在阻挡层上方形成访问区域层。
在一个实施方案中，形成访问区域层可在对p型半导体层进行图案化之后进行。
在另一个实施方案中，该方法还可包括移除阻挡层的邻近栅极电极的暴露部分。
在特定实施方案中，权利要求的方法还可包括使沟道层的邻近栅极电极的一部分凹陷。
在另外的实施方案中，
形成沟道层可包括沉积包括GaN层的沟道层，
形成阻挡层包括沉积包含AlbIncGa(1-b-c)N的阻挡层，其中0<b≤1并且0≤c≤0.3，
形成p型半导体层可包括沉积p型GaN层，
形成访问区域层可包括沉积包含AlfIngGa(1-f-g)N的访问区域层，其中0<f≤1并且0≤g≤0.3，其中访问区域层具有与阻挡层相比相同或更高的Al含量，
该方法还可包括：
在访问区域层上方形成绝缘层；
对绝缘层和访问区域层进行图案化以限定接触开口；以及
在接触开口内形成漏极电极、源极电极和栅极互连件，并且
电子器件可包括高电子迁移率晶体管。
在另一方面，提供了形成电子器件的方法。该方法可包括在衬底上方形成沟道层；在沟道层上方形成阻挡层；在阻挡层上方形成蚀刻停止层；在蚀刻停止层上方形成牺牲层；对蚀刻停止层和牺牲层进行图案化以限定栅极区域；在对蚀刻停止层和牺牲层进行图案化之后在阻挡层上方形成访问区域层；以及在栅极区域内形成p型半导体层。
在一个实施方案中，形成访问区域层可包括在对蚀刻停止层和牺牲层进行图案化之后使访问区域层选择性地生长。
在另一个实施方案中，该方法还可包括在形成访问区域层之后移除栅极区域内的蚀刻停止层和牺牲层的剩余部分。
在再一个实施方案中，形成p型半导体层可包括将p型半导体层沉积在栅极区域内。
在另外的实施方案中，
形成沟道层可包括沉积包括第一GaN层的沟道层，
形成阻挡层可包括沉积包含AlbIncGa(1-b-c)N的阻挡层，其中0<b≤1并且0≤c≤0.3，
形成牺牲层可包括沉积第二GaN层，
形成蚀刻停止层可包括沉积包含AldIneGa(1-d-e)N的蚀刻停止层，其中0<d≤1并且0≤e≤0.3，并且蚀刻停止层可具有比阻挡层更高的Al含量，
形成访问区域层可包括毯式沉积包含AlfIngGa(1-f-g)N的访问区域层，其中0<f≤1并且0≤g≤0.3，其中访问区域层具有介于阻挡层和蚀刻停止层的Al含量之间的Al含量，
该方法还可包括：
移除访问区域层的位于栅极区域内的一部分；以及
在形成访问区域层之后移除栅极开口内的蚀刻停止层和牺牲层的剩余部分，
形成p型半导体层可包括在移除蚀刻停止层和牺牲层的剩余部分之后毯式沉积p型GaN层，
该方法还可包括移除p型半导体层的在栅极区域之外的一部分，并且
电子器件可包括高电子迁移率晶体管。
通过将阻挡层的至少一部分设置在沟道层和栅极电极之间并且通过形成邻近栅极电极的访问区域来实现本发明的技术效果。
附图说明
在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。
图1包括工件的一部分的剖视图的图示，该工件包括衬底和若干层。
图2包括在对蚀刻停止层和牺牲层进行图案化之后图1的工件的剖视图的图示。
图3包括在形成访问区域层之后图2的工件的剖视图的图示。
图4包括在移除栅极区域内的访问区域层和牺牲层的部分之后图3的工件的剖视图的图示。
图5包括在移除蚀刻停止层和牺牲层的剩余部分之后图4的工件的剖视图的图示。
图6包括在形成栅极电极层之后的图5的工件的剖视图的图示。
图7包括在对栅极电极层进行图案化以限定栅极电极之后图6的工件的剖视图的图示。
图8包括在形成源极和漏极电极以及栅极互连件之后图7的工件的剖视图的图示。
图9包括另一个工件的一部分的剖视图的图示，该工件包括衬底和若干层。
图10包括在对栅极区域之外的层进行图案化之后，图9的工件的剖视图的图示。
图11包括在形成另外的层之后图10的工件的剖视图的图示。
图12包括在形成源极和漏极电极以及栅极互连件之后图11的工件的剖视图的图示。
图13包括另外的工件的一部分的剖视图的图示，该工件包括衬底和若干层，并且对栅极电极层进行图案化以限定栅极电极。
图14包括在沉积访问区域层和绝缘层之后图13的工件的剖视图的图示。
图15包括在形成源极和漏极电极以及栅极互连件之后图14的工件的剖视图的图示。
技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可相对于其他元件放大，以有助于理解本发明的实施方案。
具体实施方式
提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导内容的具体实现方式和实施方案。提供该着重点以帮助描述所述教导内容，而不应被解释为对所述教导内容的范围或适用性的限制。然而，基于如本申请中所公开的教导内容，可以采用其他实施方案。
III-V材料旨在意指包含至少一种13族元素和至少一种15族元素的材料。III-N材料旨在意指包含至少一种13族元素和氮的半导体材料。
术语“半导体基极材料”是指半导体衬底、区域或层内的主要材料，并不是指半导体衬底、区域或层内的任何掺杂物。硼掺杂的Si层具有Si作为半导体基极材料，并且C掺杂的GaN层具有GaN作为半导体基极材料。
术语“包含”、“含有”、“包括”、“具有”或其任何其他变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确列出的或此类方法、制品或设备固有的其他特征。另外，除非相反地明确规定，否则“或”是指包括性的或，而不是排他性的或。例如，条件A或B由以下任一项满足：A为真(或存在)而B为假(或不存在)，A为假(或不存在)而B为真(或存在)，以及A和B均为真(或存在)。
另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并且给出本发明的范围的一般含义。该描述应被视为包括一个(种)、至少一个(种)，或单数形式也包括复数形式，反之亦然，除非明确有相反的含义。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。
词语“约”、“大约”或“基本上”的使用旨在意指参数的值接近于规定值或位置。然而，细微差值可防止值或位置完全如所规定的那样。因此，从完全如所述的理想目标来看，针对值至多百分之十(10％)的差值为合理差值。
对应于元素周期表中的列的族编号是基于2016年11月28日版IUPAC元素周期表。
除非另外定义，否则本文所用的所有技术和科学术语具有与本发明所属领域的技术人员通常理解的含义相同的含义。材料、方法和示例仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并且可在半导体和电子领域中的教科书和其他来源中找到。
电子器件可包括高电子迁移率晶体管(HEMT)，该高电子迁移率晶体管通过更加可再现并且对HEMT的阈值电压和导通状态电阻(RDSON)提供更好控制的方法来形成。该方法可有助于在栅极电极和下面的阻挡层之间形成相对高质量的晶体界面。在一些实施方案中，该方法可有助于在阻挡层和随后生长的层之间维持更平滑的界面，并有助于在栅极电极下维持良好的载流子迁移率。在一些实施方案中，不需要阈值电压屏障的再生。更具体地讲，HEMT的阈值电压可部分地由阻挡层确定，而不是在栅极电极下的阻挡层上方生长的访问区域。因此，阈值电压在HEMT内可以更均匀。访问区域可被设计有几乎任何铝含量并且保持在临界厚度以下，使得在阻挡层和访问区域之间不形成单独的二维电极气体(2DEG)。此外，可通过增厚访问区域来实现期望的RDSON。可使用毯式沉积或选择性生长来进行访问区域的形成。工艺流程可避免复杂或边缘的处理步骤(工艺裕度太少而不允许商业生产水平)。
可以在不在栅极区域内的沟道层中形成凹陷部的情况下实现如本文所述的HEMT。因此，与在栅极区域内形成沟道层中的凹陷部的HEMT相比，HEMT可具有改善的可靠性。在特定实施方案中，可在栅极电极下的阻挡层中使用相对低的铝含量以改善栅极电极与其下面的阻挡层之间的界面处的晶体质量。
在一方面，形成电子器件的方法可包括形成覆盖在衬底上面的沟道层；形成覆盖在沟道层上面的阻挡层；在阻挡层上方形成p型半导体层；对p型半导体层进行图案化以限定晶体管结构的栅极电极的至少一部分；以及在阻挡层上方形成访问区域层。
在另一方面，形成电子器件的方法可包括形成覆盖在衬底上面的沟道层；形成覆盖在沟道层上面的阻挡层；在阻挡层上方形成牺牲层；在牺牲层上方形成蚀刻停止层；对蚀刻停止层和牺牲层进行图案化以限定栅极区域；在对蚀刻停止层和牺牲层进行图案化之后在阻挡层上方形成访问区域层；以及在栅极区域内形成p型半导体层。
图1包括其中正在形成HEMT的工件100的一部分的剖视图。工件100可包括衬底102、缓冲层104、沟道层106、间隔层107、阻挡层108、蚀刻停止层122和牺牲层124。衬底102可包含硅、蓝宝石(单晶Al2O-3)、碳化硅(SiC)、氮化铝(AlN)、氧化镓(Ga2O3)、尖晶石(MgAl2O4)、另一种合适的基本上单晶的材料等。沿着主表面的具体材料和晶体取向的选择可以根据上面半导体层的组成来选择。
缓冲层104可包含III-N材料，并且在特定实施方案中，包含AlaGa(1-a)N，其中0≤a≤1。缓冲层104的组成可以取决于沟道层106的组成和HEMT的设计操作电压。缓冲层104的组成可以作为厚度的函数改变，使得缓冲层104越靠近衬底102其铝含量相对越高，并且越靠近沟道层106其镓含量相对越高。在一个具体实施方案中，靠近衬底102的缓冲层104中的阳离子(金属原子)含量可以是10原子％至100原子％的Al，其余为Ga，并且靠近沟道层106的缓冲层104中的阳离子含量可以是0原子％至50原子％的Al，其余为Ga。在另一个实施方案中，缓冲层104可包括多个膜。缓冲层104可具有在约1微米至10微米的范围内的厚度。
沟道层106可包含半导体基极材料，诸如AlzGa(1-z)N，其中0≤z≤0.1，并且具有在约20nm至4000nm的范围内的厚度。在特定实施方案中，沟道层106是GaN层(z＝0)。沟道层106可以无意中掺杂或掺杂有电子供体(n型)掺杂物或电子受体(p型)掺杂物。在一个实施方案中，受体(当载流子是电子时)或供体(当载流子是空穴时)的浓度可以合理地保持尽可能低。
在一个具体实施方案中，当使用金属有机化学气相沉积(MOCVD)来形成沟道层106时，受体可包含来自源气体(例如，Ga(CH3)3)的碳。在一个具体实施方案中，最低陷阱浓度是期望的，但是可能受到生长或沉积条件以及前体纯度的限制。因此，随着沟道层106的生长，一些碳可能变得被并入，并且这种碳可导致无意掺杂。碳含量可以通过控制诸如沉积温度和流量的沉积条件来控制。在一个实施方案中，沟道层106的载流子杂质浓度大于0，并且至多1×1014个原子/立方厘米、至多1×1015个原子/立方厘米、或者至多1×1016个原子/立方厘米。在特定实施方案中，载流子杂质浓度在1×1013个原子/立方厘米至1×1016个原子/立方厘米的范围内。
在一个实施方案中，沟道层106具有至少50nm的厚度。当厚度小于50nm时，2DEG可能更难生成、维持或两者皆难。在另一个实施方案中，沟道层106具有至多5000nm的厚度。在一个具体实施方案中，50nm至300nm范围内的厚度可以提供足够厚的沟道层106，以允许2DEG的适当生成和维持，并且仍然获得合理的导通状态电阻(RDSON)。
间隔层107是任选的。间隔层107可以是含Al层，其具有比阻挡层108的Al含量更高的Al含量。例如，如果基于阻挡层108中的总阳离子含量，阻挡层108包含10％Al，则基于间隔层107中的总阳离子含量，间隔物将为大于10％Al。间隔层107可具有在0.5nm至5nm范围内的厚度。如果需要或期望，间隔层107在对于特定应用需要或期望的情况下可更厚或更薄。
阻挡层108可包含III-V半导体材料，诸如III-N半导体材料。在特定实施方案中，阻挡层可包含AlbIncGa(1-b-c)N，其中0<b≤1并且0≤c≤0.3。阻挡层108可包括单个膜或多个膜。当阻挡层108包括多个膜时，铝含量可以保持为基本上相同或者随着距沟道层106的距离增加而增加。随着阻挡层108中铝含量的增加，阻挡层108的厚度可以相对较薄。在一个实施方案中，阻挡层108具有至少10nm的厚度，并且在另一个实施方案中，阻挡层108具有至多150nm的厚度。在特定实施方案中，阻挡层108具有在20nm至90nm范围内的厚度。
与牺牲层124相比，蚀刻停止层122可具有不同的组成，以在蚀刻牺牲层124时提供更好的工艺裕度。各种材料可用于蚀刻停止层122和牺牲层124中的每个。将III-V材料用于蚀刻停止层122和牺牲层124可有助于维持高质量结晶度和随后形成的界面的完整性。在一个实施方案中，蚀刻停止层122可包括包含AldIneGa(1-d-e)N的层，其中0<d≤1并且0≤e≤0.3，并且牺牲层124可包括无意掺杂的氮化镓层。在另一个实施方案中，氮化硅可用于牺牲层124。蚀刻停止层122比牺牲层124更薄。在一个实施方案中，蚀刻停止层122可具有使得在阻挡层108上方形成连续膜的厚度。在另一个实施方案中，蚀刻停止层122具有2nm至20nm范围内的厚度。在一个实施方案中，牺牲层124可具有20nm至200nm范围内的厚度。
在图2中，蚀刻停止层122和牺牲层124被图案化以从源极区域202和漏极区域206移除层，该源极区域和漏极区域是其中将随后形成访问区域以及源极电极和漏极电极的区域。层122和124的剩余部分限定栅极区域224，该栅极区域是其中将随后形成栅极电极的区域。可使用氟或氧化学物质来蚀刻牺牲层124。氟化学物质可包括SF6、NF3、CHF3等。当干蚀刻到达下面的含Al层(诸如阻挡层108)时，AlF3沿着阻挡层108的表面形成并且停止进一步蚀刻。包含氧化学物质的干蚀刻可包含含Cl气体和含O气体的组合，诸如用于氯源的BCl3、HCl、Cl2等，以及用于氧源的O2、O3、N2O等。当干蚀刻到达下面的含Al层(诸如阻挡层108)时，Al2O3沿着阻挡层108的表面形成并且停止进一步蚀刻。
蚀刻停止层122可使用诸如BCl3、HCl、Cl2之类的氯化学物质来蚀刻，或者使用诸如氢氧化四甲基铵((CH3)4)NOH或TMAH)、KOH、NaOH等的碱来湿蚀刻。为了减少在蚀刻蚀刻停止层122时移除的阻挡层108的量，与阻挡层108相比，蚀刻停止层122可具有显著更高的Al含量。此外，当使用湿蚀刻时，蚀刻选择性可改善。通常，与干蚀刻相比，湿化学蚀刻对不同材料的下面层(诸如阻挡层108)具有更好的选择性，并且不会造成等离子体损坏。干蚀刻可使用终点检测、定时蚀刻或终点检测与定时过蚀刻的组合来进行。
访问区域层308沿着源极区域202和漏极区域206的暴露部分形成。在示于图3的实施方案中，将访问区域层308毯式沉积在所有工件上方，包括层122和124的部分。在另一个实施方案(未示出)中，访问区域层308可从阻挡层108选择性地生长。访问区域层308可包含AlfIngGa(1-f-g)N，其中0<f≤1并且0≤g≤0.3。访问区域层308具有与阻挡层108相同或高于其的铝含量。访问区域层308可包括单个膜或多个膜。当访问区域层308包括多个膜时，铝含量可以保持为基本上相同或者随着距沟道层106的距离增加而增加。随着访问区域层308中铝含量的增加，访问区域层308的厚度可以相对较薄。在一个实施方案中，访问区域层308具有至少2nm的厚度，并且在另一个实施方案中，访问区域层308具有至多150nm的厚度。在特定实施方案中，访问区域层308具有20nm至90nm范围内的厚度。
当访问区域层308被毯式沉积时，访问区域层308的覆盖在层122和124上面的一部分被蚀刻以形成访问区域408，该访问区域覆盖源极区域202和漏极区域206，如图4所示。访问区域层308可使用氯化学物质来蚀刻，诸如BCl3、HCl、Cl2等。不需要针对牺牲层124的选择性来优化蚀刻。牺牲层124中的一些可在栅极区域224内蚀刻，如图4所示。蚀刻可作为定时蚀刻来进行。在另一个实施方案中，蚀刻可在存在或不存在定时过蚀刻的情况下使用终点检测来进行。
栅极区域224内的层122和124的剩余部分被移除，如图5所示。在一个实施方案中，牺牲层124的剩余部分可使用具有诸如SF6、CHF3、NF3等的氟化学物质的干蚀刻来移除。蚀刻停止层122可用诸如BCl3、HCl、Cl2等的氯化学物质来蚀刻，或者使用诸如TMAH、KOH、NaOH等的碱来湿蚀刻。干蚀刻可使用终点检测、定时蚀刻或终点检测与定时过蚀刻的组合来进行。
栅极电极层624被沉积在访问区域408上方以及栅极区域224内，如图6所示。在另一个实施方案中，栅极电极层624可选择性地生长。正在形成的晶体管结构是增强型HEMT。栅极电极层624可包含p型半导体材料。在特定实施方案中，栅极电极层可包含p型GaN。p型掺杂物可包括Mg、Zn、Cd等。栅极电极层624可具有在10nm至300nm的范围内的厚度。在另一个实施方案中，如果需要或期望，栅极电极层624可更厚。在另外的实施方案(未示出)中，间隔层可位于阻挡层108和栅极电极层624之间。间隔层可具有先前相对于间隔层107描述的组成和厚度中的任一个。
当栅极电极层624被毯式沉积时，栅极电极层624的位于栅极区域224之外的部分可被移除以形成栅极电极724，如图7所示。当栅极电极层624包含GaN时，栅极电极层624可使用氟或氧化学物质来蚀刻。氟化学物质可包括SF6、NF3、CHF3等。当干蚀刻到达下面的含Al层(诸如访问区域408)时，AlF3沿着访问区域408的表面形成并且停止进一步蚀刻。包含氧化学物质的干蚀刻可包含含Cl气体和含O气体的组合，诸如用于氯源的BCl3、HCl、Cl2等，以及用于氧源的O2、O3、N2O等。当干蚀刻到达下面的含Al层(诸如访问区域408)时，Al2O3沿着访问区域408的表面形成并且停止进一步蚀刻。在一个实施方案中，与访问区域408的上表面相比，栅极电极724的上表面可位于更高的高度。
在图8中，绝缘层800可形成在访问区域408和栅极电极724上方。绝缘层800可包含氧化物、氮化物或氮氧化物。绝缘层800可具有在50nm至500nm范围内的厚度。绝缘层800可被图案化以将接触开口限定在源极区域202和漏极区域206内。在一个实施方案中，接触开口可延伸穿过绝缘层800以及访问区域408的厚度的一部分而不是全部。在另一个实施方案中，接触开口可以不延伸穿过访问区域408的厚度的任何部分，并且在另一个实施方案中，接触开口可延伸穿过全部访问区域408。栅极接触开口延伸穿过绝缘层800以暴露栅极电极724。
导电层形成在绝缘层800上方以及在接触开口内。导电层可包括单个膜或多个膜。导电层可包括粘合膜和阻挡膜。这种膜可以包含Ta、TaSi、Ti、TiW、TiSi、TiN等。导电层还可包括导电体膜。体膜可以包含Al、Cu或另一种材料，其比导电层内的其他膜更导电。在一个实施方案中，体膜可包含至少90重量％的Al或Cu。体膜可具有至少与导电层内的其他膜一样厚的厚度。在一个实施方案中，体膜的厚度在20nm至900nm的范围内，并且在一个更具体的实施方案中，在50nm至500nm的范围内。在导电层中可以使用更多或更少的膜。导电层内膜的数量和组成可以取决于具体应用的需要或期望。在阅读本说明书后，技术人员将能够确定适合其器件的导电层的组成。导电层被图案化以形成源极电极802、栅极互连件824和漏极电极806。在另一个实施方案中，与源极电极802和漏极电极806相比，栅极互连件824可使用不同的互连级来形成。
用于栅极互连件824的接触开口以及用于源极电极802和漏极电极806的接触开口可使用相同工艺序列或不同工艺序列限定。栅极互连件824以及源极电极802和漏极电极806可使用相同工艺序列或不同工艺序列形成。
可以在工件上方形成一个或多个互连级和钝化层。每个互连级可以包括层间介电层和互连件。可以在每个互连级处使用导电层。导电层可以与在本说明书中前面描述的其他导电层相同或不同。已经形成了基本上完成的电子器件，包括增强型HEMT。
在另一组实施方案中，栅极电极可在形成访问区域之前形成。图9包括先前相对于另一组实施方案描述的许多层。栅极电极层924形成在阻挡层108上方。栅极电极层924可包含p型III-V半导体材料。在特定实施方案中，栅极电极层可包含p型GaN。p型掺杂物可包括Mg、Zn、Cd等。栅极电极层924可具有在10nm至300nm的范围内的厚度。在另一个实施方案中，如果需要或期望，栅极电极层924可更厚。在另外的实施方案(未示出)中，间隔层可位于阻挡层108和栅极电极层924之间。间隔层可具有先前相对于间隔层107描述的组成和厚度中的任一个。
抗蚀剂掩模(未示出)可形成在栅极区域上方，并且对栅极电极层924以及层106、107和108的部分进行图案化，如图10所示。栅极电极层924被图案化以形成栅极电极1024。源极区域1002是随后将形成源极电极的位置，并且漏极区域1006是随后将形成漏极电极的位置。可通过使用先前相对于栅极电极层624(相对于栅极电极层924)、牺牲层124(相对于沟道层106)和间隔层107(如果存在的话)和阻挡层108所述的技术进行蚀刻来对层进行图案化。在如图10所示的实施方案中，蚀刻沟道层106的厚度中的一些，而不是全部。在一个实施方案中，在栅极区域1024之外的区域中，被移除的沟道层106的厚度在1nm至5nm的范围内。移除沟道层106的厚度中的一部分确保再生工艺在沟道层106上开始，以在随后生长的半导体层中从沟道层106实现良好的晶体质量，与阻挡层108相反。
层1106、1108和1120形成在沟道层106和栅极电极1024的暴露部分上方，如图11所示。在另一个实施方案(未示出)中，间隔层可形成在层1106和1108之间。在一个实施方案中，层1106可具有如前相对于沟道层106所述的组成中的任一个，并且层1108可具有如前相对于阻挡层108所述的组成中的任一个。层1106可具有与沟道层106相比相同或不同的组成，并且层1108可具有与阻挡层108相比相同或不同的组成。如果间隔层形成在层1106和1108之间，则这样的间隔层可具有如前相对于间隔层107所述的组成中的任一个。层1106和1108可帮助增加2DEG并减少RDSON。层1120是绝缘层并且可具有先前相对于绝缘层800所述的组成和厚度中的任一个。
源极电极1202、漏极电极1206和栅极互连件1224如图12所示形成。绝缘层1120被图案化以形成接触开口，该接触开口暴露层1108和栅极电极1024的部分。当限定用于源极电极802和漏极电极806的接触开口时，可使用先前在图案化绝缘层800中描述的技术中的任一个来进行绝缘层1120的图案化。用于对用于源极电极1202和漏极电极1206的接触开口进行图案化的蚀刻可落在层1108上，可蚀刻层1108的厚度的一部分而不是全部，或者可蚀刻穿过层1108的整个厚度。绝缘层800可被蚀刻以限定通过层1106、1108和1120的开口以暴露栅极电极1024。
导电层形成在工件上方以及接触开口内，并且被图案化以形成源极电极1202和漏极电极1206以及栅极互连件1224。源极电极1202和漏极电极1206以及栅极互连件1224的组成、厚度和形成序列可以是如前相对于源极电极802和漏极电极806以及栅极互连件824所描述的组成、厚度和形成序列中的任一个。
类似于先前所述的实施方案，用于栅极互连件1224的接触开口以及用于源极电极1202和漏极电极1206的接触开口可使用相同工艺序列或不同工艺序列限定。栅极互连件1224以及源极电极1202和漏极电极1206可使用相同工艺序列或不同工艺序列形成。
在另外一组实施方案中，栅极电极可在形成访问区域之前形成，并且在形成访问区域之前不蚀刻掉阻挡层的部分。图13类似于图9，不同之处在于层106、107和108未被图案化。在该工艺的此时，阻挡层108暴露在源极区域1302和漏极区域1306内，并且栅极电极1024在栅极区域1324内。
层1408和1420形成在工件上方，如图14所示。层1408可包括如前相对于层1108所述的组成和厚度中的任一个。绝缘层1420可包括如前相对于绝缘层800所述的组成和厚度中的任一个。
源极电极1502、漏极电极1506和栅极互连件1524如图15所示形成。绝缘层1420被图案化以形成接触开口，该接触开口暴露层1408的部分。当限定用于源极电极802和漏极电极806的接触开口时，可使用先前在图案化绝缘层800中描述的技术中的任一个来进行绝缘层1420的图案化。用于对用于源极电极1502和漏极电极1506以及栅极互连件1524的接触开口进行图案化的蚀刻可在层1408上结束，可蚀刻层1408的厚度的一部分而不是全部，或者可蚀刻穿过层1408的整个厚度。在如图所示的实施方案中，蚀刻层1408的厚度的一部分，而不是全部。因此，在一些实施方案中，栅极互连件1524不需要接触栅极电极1024，并且仍然实现栅极互连件1524和栅极电极1024之间的欧姆接触。当在相同图案化序列期间对用于源极电极1502和漏极电极1506以及栅极互连件1524的接触开口进行图案化时，该实施方案可以是有用的，这与在图案化序列期间对用于源极电极1502和漏极电极1506的接触开口进行图案化，以及在不同图案化序列期间对用于栅极互连件1524的接触开口进行图案化相反。相对于单独的图案化序列，源极电极1502和漏极电极1506的接触开口可以延伸穿过层1408的厚度的一部分而不是全部，并且栅极区域内的接触开口可延伸穿过层1408的整个厚度并暴露栅极电极1024，使得栅极互连件1524可与栅极电极1024(未示出)进行物理接触。
导电层形成在工件上方以及接触开口内，并且被图案化以形成源极电极1502和漏极电极1506以及栅极互连件1524。源极电极1502和漏极电极1506以及栅极互连件1524的组成、厚度和形成序列可以是如前相对于源极电极802和漏极电极806以及栅极互连件824所描述的组成、厚度和形成序列中的任一个。类似于先前所述的实施方案，栅极互连件1524以及源极电极1502和漏极电极1506可使用相同工艺序列或不同工艺序列形成。
可以在工件上方形成一个或多个互连级和钝化层。每个互连级可以包括层间介电层和互连件。可以在每个互连级处使用导电层。导电层可以与在本说明书中前面描述的其他导电层相同或不同。已经形成了基本上完成的电子器件。
如本文所述的实施方案可有助于维持在阻挡层和随后生长的层之间更平滑的界面，以及在栅极电极下良好的载流子迁移率。在一些实施方案中，不需要阈值电压屏障的再生。更具体地讲，HEMT的阈值电压将部分地由阻挡层108确定，而不是在阻挡层108上方生长的访问区域。因此，阈值电压在HEMT内可以更均匀。访问区域408可被设计有几乎任何铝含量并且保持在临界厚度以下，使得在阻挡层108和访问区域408之间不形成单独的2DEG。此外，可通过增厚访问区域408来实现期望的RDSON。可使用毯式沉积或选择性生长来进行访问区域408的形成。工艺流程可避免复杂或边缘的处理步骤(工艺裕度太少而不允许合理的商业生产水平)。
可以在不在栅极区域内的沟道层中形成凹陷部的情况下实现如本文所述的HEMT。因此，与在栅极区域内形成沟道层中的凹陷部的HEMT相比，HEMT可具有改善的可靠性。在特定实施方案中，可在阻挡层108中使用相对低的铝含量以改善栅极电极1024下的晶体质量。
许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本发明的范围。实施方案可根据如下所列的项目中的任一者或多者。
实施方案1.形成电子器件的方法可包括在衬底上方形成沟道层；在沟道层上方形成阻挡层；在阻挡层上方形成p型半导体层；对p型半导体层进行图案化以限定晶体管结构的栅极电极的至少一部分；以及在阻挡层上方形成访问区域层。
实施方案2.实施方案1的方法，其中形成访问区域层在对p型半导体层进行图案化之后进行。
实施方案3.实施方案2的方法，其中形成访问区域层包括使访问区域层选择性地生长以形成邻近栅极电极的访问区域。
实施方案4.实施方案2的方法，其中形成访问区域层包括将访问区域层沉积在栅极电极上方。
实施方案5.实施方案4的方法，还包括移除访问区域层的覆盖在栅极电极上面的一部分。
实施方案6.实施方案1的方法，其中形成阻挡层包括形成包含AlbIncGa(1-b-c)N的阻挡层，其中0<b≤0.1并且0≤c≤0.1。
实施方案7.实施方案1的方法，还包括在栅极电极上方形成半导体层，其中沟道层和半导体层具有相同的半导体基极材料。
实施方案8.实施方案1的方法，还包括移除阻挡层的邻近栅极电极的暴露部分。
实施方案9.实施方案8的方法，还包括使沟道层的邻近栅极电极的一部分凹陷。
实施方案10.实施方案9的方法，还包括形成间隔层，使得间隔层设置在沟道层和阻挡层之间或阻挡层和栅极电极之间。
实施方案11.实施方案1的方法，还包括在访问区域层上方形成绝缘层；对绝缘层和访问区域层进行图案化以在栅极电极上方限定接触开口；以及在接触开口内形成栅极互连件。
实施方案12.实施方案1的方法，还包括形成漏极电极、源极电极、以及耦接到栅极电极的栅极互连件。
实施方案13.实施方案12的方法，其中：
形成沟道层包括沉积包括GaN层的沟道层，
形成阻挡层包括沉积包含AlbIncGa(1-b-c)N的阻挡层，其中0<b≤1并且0≤c≤0.3，
形成p型半导体层包括沉积p型GaN层，
形成访问区域层包括沉积包含AlfIngGa(1-f-g)N的访问区域层，其中0<f≤1并且0≤g≤0.3，其中访问区域层具有与阻挡层相比相同或更高的Al含量，
该方法还包括：
在访问区域层上方形成绝缘层；以及
对绝缘层和访问区域层进行图案化以在栅极电极上方限定接触开口；
形成栅极互连件包括在接触开口内形成栅极互连件，并且
电子器件包括高电子迁移率晶体管。
实施方案14.形成电子器件的方法，该方法包括：
在衬底上方形成沟道层；
在沟道层上方形成阻挡层；
在阻挡层上方形成蚀刻停止层；
在蚀刻停止层上方形成牺牲层；
对蚀刻停止层和牺牲层进行图案化以限定栅极区域；
在对蚀刻停止层和牺牲层进行图案化之后在阻挡层上方形成访问区域层；以及
在栅极区域内形成p型半导体层。
实施方案15.实施方案14的方法，还包括在形成访问区域层之后移除栅极区域内的蚀刻停止层和牺牲层的剩余部分。
实施方案16.实施方案15的方法，其中形成访问区域层包括在对蚀刻停止层和牺牲层进行图案化之后使访问区域层选择性地生长。
实施方案17.实施方案15的方法，其中：
形成访问区域层包括毯式沉积访问区域层，并且
该方法还包括在移除蚀刻停止层和牺牲层的剩余部分之前移除访问区域层的在栅极区域内的一部分。
实施方案18.实施方案15的方法，其中形成p型半导体层包括将p型半导体层沉积在栅极区域内。
实施方案19.实施方案18的方法，其中：
进行对p型半导体层的沉积作为毯式沉积，并且
该方法还包括移除p型半导体层的在栅极区域之外的一部分。
实施方案20.实施方案14的方法，其中：
形成沟道层包括沉积包括第一GaN层的沟道层，
形成阻挡层包括沉积包含AlbIncGa(1-b-c)N的阻挡层，其中0<b≤1并且0≤c≤0.3，
形成牺牲层包括沉积第二GaN层，
形成蚀刻停止层包括沉积包含AldIneGa(1-d-e)N的蚀刻停止层，其中0<d≤1并且0≤e≤0.3，并且蚀刻停止层具有比阻挡层更高的Al含量，
形成访问区域层包括毯式沉积包含AlfIngGa(1-f-g)N的访问区域层，其中0<f≤1并且0≤g≤0.3，其中访问区域层具有介于阻挡层和蚀刻停止层的Al含量之间的Al含量，
该方法还包括：
移除访问区域层的位于栅极区域内的一部分；以及
在形成访问区域层之后移除栅极开口内的蚀刻停止层和牺牲层的剩余部分，
形成p型半导体层包括在移除蚀刻停止层和牺牲层的剩余部分之后毯式沉积p型GaN层，
该方法还包括移除p型半导体层的在栅极区域之外的一部分，并且
电子器件包括高电子迁移率晶体管。
应当注意，并不需要上文在一般性说明或示例中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。
上文已经关于具体实施方案描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求书的关键、需要或必要特征。
本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备及系统的所有要素和特征的穷尽性和全面性描述。单独的实施方案可也按组合方式在单个实施方案中提供，相反，为了简便起见而在单个实施方案的背景下描述的各种特征可也单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施方案仅对阅读了本说明书之后的技术人员是显而易见的。其他实施方案可以使用并且从本公开中得出，使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。

Claims (10)

1.一种形成电子器件的方法，包括：
在衬底上方形成沟道层；
在所述沟道层上方形成阻挡层；
在所述阻挡层上方形成p型半导体层；
对所述p型半导体层进行图案化以限定晶体管结构的栅极电极的至少一部分；以及
在所述阻挡层上方形成访问区域层。
2.根据权利要求1所述的方法，其中形成所述访问区域层在对所述p型半导体层进行图案化之后进行。
3.根据权利要求1或2所述的方法，还包括移除所述阻挡层的邻近所述栅极电极的暴露部分。
4.根据权利要求3所述的方法，还包括使所述沟道层的邻近所述栅极电极的一部分凹陷。
5.根据权利要求1所述的方法，其中：
形成所述沟道层包括沉积包括GaN层的所述沟道层，
形成所述阻挡层包括沉积包含AlbIncGa(1-b-c)N的所述阻挡层，其中0<b≤1并且0≤c≤0.3，
形成所述p型半导体层包括沉积p型GaN层，
形成所述访问区域层包括沉积包含AlfIngGa(1-f-g)N的所述访问区域层，其中0<f≤1并且0≤g≤0.3，其中所述访问区域层具有与所述阻挡层相比相同或更高的Al含量，
所述方法还包括：
在所述访问区域层上方形成绝缘层；
对所述绝缘层和所述访问区域层进行图案化以限定接触开口；以及
在所述接触开口内形成漏极电极、源极电极和栅极互连件，并且
所述电子器件包括高电子迁移率晶体管。
6.一种形成电子器件的方法，包括：
在衬底上方形成沟道层；
在所述沟道层上方形成阻挡层；
在所述阻挡层上方形成蚀刻停止层；
在所述蚀刻停止层上方形成牺牲层；
对所述蚀刻停止层和所述牺牲层进行图案化以限定栅极区域；
在对所述蚀刻停止层和所述牺牲层进行图案化之后在所述阻挡层上方形成访问区域层；以及
在所述栅极区域内形成p型半导体层。
7.根据权利要求6所述的方法，其中形成所述访问区域层包括在对所述蚀刻停止层和所述牺牲层进行图案化之后使所述访问区域层选择性地生长。
8.根据权利要求6或7所述的方法，还包括在形成所述访问区域层之后移除所述栅极区域内的所述蚀刻停止层和所述牺牲层的剩余部分。
9.根据权利要求8所述的方法，其中形成所述p型半导体层包括将所述p型半导体层沉积在所述栅极区域内。
10.根据权利要求6所述的方法，其中：
形成所述沟道层包括沉积包括第一GaN层的所述沟道层，
形成所述阻挡层包括沉积包含AlbIncGa(1-b-c)N的所述阻挡层，其中0<b≤1并且0≤c≤0.3，
形成所述牺牲层包括沉积第二GaN层，
形成所述蚀刻停止层包括沉积包含AldIneGa(1-d-e)N的所述蚀刻停止层，其中0<d≤1并且0≤e≤0.3，并且所述蚀刻停止层具有比所述阻挡层更高的Al含量，
形成所述访问区域层包括毯式沉积包含AlfIngGa(1-f-g)N的所述访问区域层，其中0<f≤1并且0≤g≤0.3，其中所述访问区域层具有介于所述阻挡层的Al含量和所述蚀刻停止层的Al含量之间的Al含量，
所述方法还包括：
移除所述访问区域层的位于所述栅极区域内的一部分；以及
在形成所述访问区域层之后移除所述栅极开口内的所述蚀刻停止层和所述牺牲层的剩余部分，
形成所述p型半导体层包括在移除所述蚀刻停止层和所述牺牲层的所述剩余部分之后毯式沉积p型GaN层，
所述方法还包括移除所述p型半导体层的在所述栅极区域之外的一部分，并且
所述电子器件包括高电子迁移率晶体管。
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