JPS58147164A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPS58147164A JPS58147164A JP2890082A JP2890082A JPS58147164A JP S58147164 A JPS58147164 A JP S58147164A JP 2890082 A JP2890082 A JP 2890082A JP 2890082 A JP2890082 A JP 2890082A JP S58147164 A JPS58147164 A JP S58147164A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電界効果トランジスタ、特に砒化ガリウムシ
ョットキゲート電界効果トランジスタＧａＡｓＭＥ８Ｆ
ＥＴ及びその製造方法に関する。
ョットキゲート電界効果トランジスタＧａＡｓＭＥ８Ｆ
ＥＴ及びその製造方法に関する。
近年ＧａＡｓ Ｍｇ８ＦＥＴは、高周波帯において優れ
た低雑音、高利得特性を示す増幅素子としてマイク四波
帯通信機器のみならずテレビチューナ等の民生用機器に
も使用されるなど著しい発展を遂げている。
た低雑音、高利得特性を示す増幅素子としてマイク四波
帯通信機器のみならずテレビチューナ等の民生用機器に
も使用されるなど著しい発展を遂げている。
例えばプレナ形ＧａＡｓＭｇ８ＦＩＴは、例えば半絶縁
性ＧａＡｇ基板上に設けられたｐ型低キャリヤ濃度エピ
タキシャルバッファ層と、このバッファ層中の一部に表
面から設けられたｎ型能動領域と、前記ｎ型領域とオー
ム性接触するソース電極、ドレイン電極及びショットキ
接触するショットキゲート電極と、前記ゲート電極に接
続し前記バッファ層とショットキ接触するゲートパッド
電極とから構成されている。
性ＧａＡｇ基板上に設けられたｐ型低キャリヤ濃度エピ
タキシャルバッファ層と、このバッファ層中の一部に表
面から設けられたｎ型能動領域と、前記ｎ型領域とオー
ム性接触するソース電極、ドレイン電極及びショットキ
接触するショットキゲート電極と、前記ゲート電極に接
続し前記バッファ層とショットキ接触するゲートパッド
電極とから構成されている。
撃
この構造ＦＩＴを動作させる場合、通常ショットキゲー
ト電極はソース電極に対して数ボルト程度の負の値にバ
イアスされる。従ってゲート電極と接続するゲートパッ
ド電極本同様の負バイアス状態にある。ここでゲート電
極とｎ型能動領域とで形成されるショットキ障壁は逆バ
イアス状態であるため、障壁を通して流れるリーク電流
１１゜は小さい。これに対しゲートパッド電極とバッフ
ァ層とで形成されるショットキ障壁は、バッファ層がｐ
型であるので、順バイアス状態にある。従って障壁を通
して流れるリーク電流Ｉｉは、上記リーク電流Ｉ、６
Ｋ比べてかなり大きくなり、この結果１．０とＩｉとの
和であるゲートソース間のリーク電流Ｉ。
ト電極はソース電極に対して数ボルト程度の負の値にバ
イアスされる。従ってゲート電極と接続するゲートパッ
ド電極本同様の負バイアス状態にある。ここでゲート電
極とｎ型能動領域とで形成されるショットキ障壁は逆バ
イアス状態であるため、障壁を通して流れるリーク電流
１１゜は小さい。これに対しゲートパッド電極とバッフ
ァ層とで形成されるショットキ障壁は、バッファ層がｐ
型であるので、順バイアス状態にある。従って障壁を通
して流れるリーク電流Ｉｉは、上記リーク電流Ｉ、６
Ｋ比べてかなり大きくなり、この結果１．０とＩｉとの
和であるゲートソース間のリーク電流Ｉ。
は大きくなる。工、が大きくなると、例えばゲートと直
列に外部抵抗が挿入されているときには、抵抗両端での
電圧降下が無視できなくなり、ＧａＡｓＭＥ８ＦＥＴの
ドレイン電流ＩＤ１相互コンダクタンス輻、電力利得Ｐ
Ｇなどの特性の変化を引きおこすなど好ましくない。
列に外部抵抗が挿入されているときには、抵抗両端での
電圧降下が無視できなくなり、ＧａＡｓＭＥ８ＦＥＴの
ドレイン電流ＩＤ１相互コンダクタンス輻、電力利得Ｐ
Ｇなどの特性の変化を引きおこすなど好ましくない。
この構造に対しバッファ層を厩型とした場合にはパッド
電極とバッファ層とから形成されるショットキ障壁は、
上記と同一バイアス条件でも、逆バイアス状態であるた
めパッド電極からのリーク電流工、を小さくできる点で
好ましい。しかし能動層のキャリヤ濃度と比較してバッ
ファ層が十分に低濃度でないときには、素子間分離が不
充分となり、ＭＢＳＦｇＴのピンチオフ電圧を大にし、
ピンチオフ近傍における相互コンダクタンスｇｍの低下
を著しくする々ど好ましくないことがおこる。このため
、バッファ層のキャリヤ濃度は例えば能動層の１／１０
００程度の低濃度であることが必要であるが、このよう
な低キャリヤ濃度のバッファ層を安定Ｋ１１作すること
は困難であって素子を製作するうえで大きな制約となっ
ている。
電極とバッファ層とから形成されるショットキ障壁は、
上記と同一バイアス条件でも、逆バイアス状態であるた
めパッド電極からのリーク電流工、を小さくできる点で
好ましい。しかし能動層のキャリヤ濃度と比較してバッ
ファ層が十分に低濃度でないときには、素子間分離が不
充分となり、ＭＢＳＦｇＴのピンチオフ電圧を大にし、
ピンチオフ近傍における相互コンダクタンスｇｍの低下
を著しくする々ど好ましくないことがおこる。このため
、バッファ層のキャリヤ濃度は例えば能動層の１／１０
００程度の低濃度であることが必要であるが、このよう
な低キャリヤ濃度のバッファ層を安定Ｋ１１作すること
は困難であって素子を製作するうえで大きな制約となっ
ている。
この発明はこのような従来のＧａＡａ ＭＥ８ＦＥＴ＋
７）欠点を除きトランジスタ特性変化を起さず又容易安
定に製作出来るように改良された電界効果トランジスタ
及びその製造方法を提供するものである。
７）欠点を除きトランジスタ特性変化を起さず又容易安
定に製作出来るように改良された電界効果トランジスタ
及びその製造方法を提供するものである。
このようなこの発明は（１）半絶縁性砒化ガリウム（Ｇ
ａＡｓ）基体の一主面上に設けられた低キャリヤ濃度バ
ッファ層と、このバッファ層の表面からバッファ層の一
部内部に選択的に設けられた第一のｎ型領域である能動
領域及びこの第一のｎ型領域より低キャリヤ濃度である
第二のｎ型領域と、前記能動領域とオーム性接触するソ
ース電極及びドレイン電極と、前記ソース電極ドレイン
電極間に配置され前記能動領域とショットキ接触するシ
ョットキゲート電極と、前記ショットキゲート電極に接
続し前記第二のｎ型領域とショットキ接触するゲートパ
ッド電極とを備え成ね、前記ゲートパッド電極からのリ
ーク電流を少なくシ、従ってゲートソース間のリーク電
流を減少し得るようＫした電界効果トランジスタ及びそ
の製造方法にある。
ａＡｓ）基体の一主面上に設けられた低キャリヤ濃度バ
ッファ層と、このバッファ層の表面からバッファ層の一
部内部に選択的に設けられた第一のｎ型領域である能動
領域及びこの第一のｎ型領域より低キャリヤ濃度である
第二のｎ型領域と、前記能動領域とオーム性接触するソ
ース電極及びドレイン電極と、前記ソース電極ドレイン
電極間に配置され前記能動領域とショットキ接触するシ
ョットキゲート電極と、前記ショットキゲート電極に接
続し前記第二のｎ型領域とショットキ接触するゲートパ
ッド電極とを備え成ね、前記ゲートパッド電極からのリ
ーク電流を少なくシ、従ってゲートソース間のリーク電
流を減少し得るようＫした電界効果トランジスタ及びそ
の製造方法にある。
以下こＯ発明の実施例について図面を用いて説明する。
この例のＧａＡｓＭＥ８ＦＥＴの平面図を第１図に、こ
のＦＥＴの製造工程＃に得られる生成品断面図を第２図
イ、口、ハ、二に示す。第２図工は第１図ＡＡ’線に沿
う断面で描かれている。まず第２図でイに示すようＫＣ
ｒドープ半絶縁性ＧａＡｓ基体（１）の−主面上に、ｐ
型低キャリヤ濃度エピタキシャルバッファ層（２）を、
例えば有機ガリウムとアルシン（ＡｉＨｌ）との熱分解
気相成長法（ＭＯＣＶＤ法）を用いて成長させる。次い
で口に示すようにイオン注入法により前記バッファ層（
２）中に選択的にドナ−不純物として第一のシリコン８
１イオン注入層（３）をドース量−３ｘ １０”／ｃｄ
、加速電圧１２０ ｋｅＶで、又これより注入量の少な
い第二の８１イオン注入層（４）をドース量３ ｘ １
０”／ｃｄｓ加速電圧１２０ ｋｅｙ”設ける。続いて
前記第−及び第二の注入層の熱処理をアルシン雰囲気中
で温度８５０℃、１５分間行ない、ハに示すように能動
領域となる第一のｎ型領域（３′）と、これより低キャ
リヤ濃度の第二のｎ型領域（４つを形成する。次いで＝
に示すように前記能動領域（３′）上ＫＰｔ／ムｕＧｅ
からなるソース電極（５）、ドレイン電極（６）及びＡ
ｎからなるゲート電極（７）を設け、さらに前記ｆｉ型
領領域４′）上に前記ゲート電極と接続するようＩｃ
Ａａ ／ Ｐ ｔ ／ Ｔ ｉからなるゲートパッド電
極（８）を設ける。平面図は第１図の通りである。
のＦＥＴの製造工程＃に得られる生成品断面図を第２図
イ、口、ハ、二に示す。第２図工は第１図ＡＡ’線に沿
う断面で描かれている。まず第２図でイに示すようＫＣ
ｒドープ半絶縁性ＧａＡｓ基体（１）の−主面上に、ｐ
型低キャリヤ濃度エピタキシャルバッファ層（２）を、
例えば有機ガリウムとアルシン（ＡｉＨｌ）との熱分解
気相成長法（ＭＯＣＶＤ法）を用いて成長させる。次い
で口に示すようにイオン注入法により前記バッファ層（
２）中に選択的にドナ−不純物として第一のシリコン８
１イオン注入層（３）をドース量−３ｘ １０”／ｃｄ
、加速電圧１２０ ｋｅＶで、又これより注入量の少な
い第二の８１イオン注入層（４）をドース量３ ｘ １
０”／ｃｄｓ加速電圧１２０ ｋｅｙ”設ける。続いて
前記第−及び第二の注入層の熱処理をアルシン雰囲気中
で温度８５０℃、１５分間行ない、ハに示すように能動
領域となる第一のｎ型領域（３′）と、これより低キャ
リヤ濃度の第二のｎ型領域（４つを形成する。次いで＝
に示すように前記能動領域（３′）上ＫＰｔ／ムｕＧｅ
からなるソース電極（５）、ドレイン電極（６）及びＡ
ｎからなるゲート電極（７）を設け、さらに前記ｆｉ型
領領域４′）上に前記ゲート電極と接続するようＩｃ
Ａａ ／ Ｐ ｔ ／ Ｔ ｉからなるゲートパッド電
極（８）を設ける。平面図は第１図の通りである。
この構成をとることにより、形成されたＧａＡｓＭ Ｈ
８Ｆ Ｂ Ｔ （９）はゲート電極（７）及びゲート引
出し用パッド電極（８）に負バイアス電圧が印加された
場合、ゲート電極部のみならずゲートパッド電極部のシ
ョットキ障壁も逆バイアス状態になるため、ゲートパッ
ド電極部からのリーク電流が少ない。従ってゲートソー
ス間のリーク電流を小さくすることができる。
８Ｆ Ｂ Ｔ （９）はゲート電極（７）及びゲート引
出し用パッド電極（８）に負バイアス電圧が印加された
場合、ゲート電極部のみならずゲートパッド電極部のシ
ョットキ障壁も逆バイアス状態になるため、ゲートパッ
ド電極部からのリーク電流が少ない。従ってゲートソー
ス間のリーク電流を小さくすることができる。
、４この実施例ではｐ型低キャリヤ濃度エピタキシャル
バッファ層を用いているが、上紀注大層の熱処理工程に
おける上記バッファ層のキャリヤ濃度の変化即ち熱変成
を考慮して１０”／ｃｄ程度のｎ型低キャリヤ濃度エピ
タキシャル層を用いてもよい。
バッファ層を用いているが、上紀注大層の熱処理工程に
おける上記バッファ層のキャリヤ濃度の変化即ち熱変成
を考慮して１０”／ｃｄ程度のｎ型低キャリヤ濃度エピ
タキシャル層を用いてもよい。
熱変性はこの熱処理条件では、１０”／ｃｓｒ程度電子
濃度の減少従って正孔濃度の増加がおこることが実験的
に確められている。
濃度の減少従って正孔濃度の増加がおこることが実験的
に確められている。
エピタキシャル層の成長にはＭＯＣＶＤ法を用いている
が、三塩化砒素（Ａｓ Ｃ１ｓ ）−水素（Ｈ３）系気
相成長法あるいは液相成長法などを用いてもよい。
が、三塩化砒素（Ａｓ Ｃ１ｓ ）−水素（Ｈ３）系気
相成長法あるいは液相成長法などを用いてもよい。
ＧａＡｓ基体としてはＣｒドープ半絶縁性基体を用いて
いるが、半絶縁性基体であれば例えばノンドープ基体を
用いてもよい。
いるが、半絶縁性基体であれば例えばノンドープ基体を
用いてもよい。
ソース、ドレイン各電極はＰｔ／４ａＧｅの他日型Ｃｈ
人Ｓとオーム性接触する人ｕＧｅ 、 Ｎｉ ／ Ａｕ
Ｇｅ 、 ８ｎＡｇ。
人Ｓとオーム性接触する人ｕＧｅ 、 Ｎｉ ／ Ａｕ
Ｇｅ 、 ８ｎＡｇ。
Ｉｚ＋ＧｅＡｇなどを用いてよい。ゲート電極としてＦ
ｉＡｊを用いていゐが、調型ＧａＡｓとショットキ接触
するＴＩ、Ｖ、Ｎｂ、Ｔ巽、Ｐｔなどもよく、ゲートパ
ッド電極には人ｕ／Ｐｉ／Ｔｉの他、ゲート電極と同材
としてさし支えない。
ｉＡｊを用いていゐが、調型ＧａＡｓとショットキ接触
するＴＩ、Ｖ、Ｎｂ、Ｔ巽、Ｐｔなどもよく、ゲートパ
ッド電極には人ｕ／Ｐｉ／Ｔｉの他、ゲート電極と同材
としてさし支えない。
この実施例は、シングルゲー） ＧａλｓＭ’Ｂ８ＦＢ
Ｔについて述べているが、二本のゲートを備えたデュア
ルゲー）ＧａＡｓＭＥ８ＦＥＴＫついても適用できる。
Ｔについて述べているが、二本のゲートを備えたデュア
ルゲー）ＧａＡｓＭＥ８ＦＥＴＫついても適用できる。
８１イオンの注入は、加速電圧１２０ｋｅＶ、 ドース
量が夫々３ ｘ １０’宜／（ｄ、 ３ Ｘ １０’・
／ｄで行なわれているが、これらの値に限られず、第二
のｎ型領域（４′）が第一のｆｉ型領領域り低キャリヤ
濃度となるようにとればよろしい。そしてドナーイオン
としてＳｉイオンの他セレン（Ｓｅ）、テルル（Ｔｅ
）、硫黄（８）などを用いてもよい。
量が夫々３ ｘ １０’宜／（ｄ、 ３ Ｘ １０’・
／ｄで行なわれているが、これらの値に限られず、第二
のｎ型領域（４′）が第一のｆｉ型領領域り低キャリヤ
濃度となるようにとればよろしい。そしてドナーイオン
としてＳｉイオンの他セレン（Ｓｅ）、テルル（Ｔｅ
）、硫黄（８）などを用いてもよい。
この例はプレナ構造をとったものであるが、第一の８１
イオン注入層を設けた後メサエッチを施してバッファ層
を霧出させ、霧出したバッファ層の一部に第二の旧イオ
ン注入層を設けるように構成してもよろしい。
イオン注入層を設けた後メサエッチを施してバッファ層
を霧出させ、霧出したバッファ層の一部に第二の旧イオ
ン注入層を設けるように構成してもよろしい。
この例のようにゲートパッド電極（８）は第二のｌ型領
域（４′）と接触していてよいが、必ずしもこの構造に
こだわらなくてよい。例えばゲートパッド電極の一部が
絶縁膜上にあり、他の部分が前記ｌ型領域（４’）Ｋ接
触するように構成されて本、ゲートパッドとバッフ７層
（２）との接触は起らないから、ゲートパッド電極から
のリーク電流を少なくする目的が達成される。
域（４′）と接触していてよいが、必ずしもこの構造に
こだわらなくてよい。例えばゲートパッド電極の一部が
絶縁膜上にあり、他の部分が前記ｌ型領域（４’）Ｋ接
触するように構成されて本、ゲートパッドとバッフ７層
（２）との接触は起らないから、ゲートパッド電極から
のリーク電流を少なくする目的が達成される。
以上述べたようにこの発明によれば、ＧｍＡｓＭＩ８Ｆ
ＩＴにおいて半絶縁性ＧａＡｓ基体上に設けた低キャリ
ヤ濃度エピタキシャル層の一部に１イオン注入法によっ
てｎ聖像キャリヤ濃度領域を設け、このイオン注入領域
にショットキ接触するゲートパッド電極を設けることに
よりＧａＡａＭＢ８ＦＢＴ動作時のゲートパッ動作極か
らのリーク電流を減少できるほか、低キャリヤ濃度エピ
タキシャル層はｐ型のみならず１０１１／ｃｌＩ程度で
あればｎ型であってもさし支えないことから、前記エピ
タキシャル層への制約を少なくして製造を容易にする電
界効−果トランジスタ及びその製造方法を提供できる。
ＩＴにおいて半絶縁性ＧａＡｓ基体上に設けた低キャリ
ヤ濃度エピタキシャル層の一部に１イオン注入法によっ
てｎ聖像キャリヤ濃度領域を設け、このイオン注入領域
にショットキ接触するゲートパッド電極を設けることに
よりＧａＡａＭＢ８ＦＢＴ動作時のゲートパッ動作極か
らのリーク電流を減少できるほか、低キャリヤ濃度エピ
タキシャル層はｐ型のみならず１０１１／ｃｌＩ程度で
あればｎ型であってもさし支えないことから、前記エピ
タキシャル層への制約を少なくして製造を容易にする電
界効−果トランジスタ及びその製造方法を提供できる。
第１図はこの発明の実施例ＧａＡｓ ＭＥ１９ＦＢＴ平
面図、第２図イ乃至二はこの発明の製造法で工程順に４
１られる生成品を示す各断面図である。 （１）・・・半絶縁性ＧａＡ＠基体 （２）−・・ｐ聖像キャリヤ濃度エピタキシャル層（３
）・・・第一のＳｔイオン注入層 （３′）・−・第一のｎ型領域 （４）・・・第二の８＋イオン注入層 （４′）・−第二のｎ型領域 （５）・・・ソース電極 （６）・・・ドレイン電
極代理人 弁理士 井 上 −男
面図、第２図イ乃至二はこの発明の製造法で工程順に４
１られる生成品を示す各断面図である。 （１）・・・半絶縁性ＧａＡ＠基体 （２）−・・ｐ聖像キャリヤ濃度エピタキシャル層（３
）・・・第一のＳｔイオン注入層 （３′）・−・第一のｎ型領域 （４）・・・第二の８＋イオン注入層 （４′）・−第二のｎ型領域 （５）・・・ソース電極 （６）・・・ドレイン電
極代理人 弁理士 井 上 −男
Claims (1)
- 【特許請求の範囲】 （Ｄ 半絶縁性砒化ガリウム（ＧａＡｓ）基体の一主面
上に設けられた低キャリヤ濃度バッファ層と、このバッ
ファ屑の表面からバッファ層の一部内部にそれぞれ選択
的に設けられた第一のｎ型領域である能動領域及びこの
第一のｎ型領域より低キャリヤ＃度である第二のｎ型領
域と、前記能動領域とオーム性接触するソース電極及び
ドレイン電極と、前記ノース電極ドレイン電極間に配置
され前記第一の能動領域と整流接触するショットキゲー
ト電極と、前記ショットキゲート電極に接続し前記第二
の１１型領域とショットキ接触するゲートパッド′１１
［極とを備えて成ることを特徴とする電界効果トランジ
スタ。 ■ 半絶縁性砒化ガリウム（ＧａＡｓ ）基体の一主面
上に低キャリヤ濃度バッファ層をエピタキシャル成長す
る工程と、前記バッファ層中に第一のドナ不純物イオン
注入層とこれより佳人量の少ない第二のドナー不純物イ
オン注入層を設ける工程と、ヤリャ濃度の第二のｎ型領
域とを形成する工程と、前記能動領域とオーム性接触す
るソース電極及びドレイン電極を設ける工程と、前記ソ
ース電極ドレイン電極間に前記能動領域と接触するショ
ットキゲート電極を設ける工程と、前記ショットキゲー
ト電極に接続し前記第二の口型領域と７ヨツトキ接触す
るゲートパッド′ｗＩＬ極とを設ける工程とを含むこと
を特徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2890082A JPS58147164A (ja) | 1982-02-26 | 1982-02-26 | 電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2890082A JPS58147164A (ja) | 1982-02-26 | 1982-02-26 | 電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58147164A true JPS58147164A (ja) | 1983-09-01 |
Family
ID=12261273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2890082A Pending JPS58147164A (ja) | 1982-02-26 | 1982-02-26 | 電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58147164A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012059887A (ja) * | 2010-09-08 | 2012-03-22 | Toshiba Corp | 半導体装置 |
| US8384137B2 (en) | 2010-02-23 | 2013-02-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US9478790B2 (en) | 2011-11-17 | 2016-10-25 | Gs Yuasa International Ltd. | Water addition plug for storage battery |
-
1982
- 1982-02-26 JP JP2890082A patent/JPS58147164A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8384137B2 (en) | 2010-02-23 | 2013-02-26 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2012059887A (ja) * | 2010-09-08 | 2012-03-22 | Toshiba Corp | 半導体装置 |
| US9478790B2 (en) | 2011-11-17 | 2016-10-25 | Gs Yuasa International Ltd. | Water addition plug for storage battery |
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