KR20140036211A - 반도체 디바이스, 반도체 기판, 반도체 기판의 제조 방법 및 반도체 디바이스의 제조 방법 - Google Patents

반도체 디바이스, 반도체 기판, 반도체 기판의 제조 방법 및 반도체 디바이스의 제조 방법 Download PDF

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KR20140036211A
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semiconductor
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마사히코 하타
히사시 야마다
마사후미 요코야마
상현 김
뤼 장
미츠루 다케나카
신이치 다카기
데츠지 야스다
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스미또모 가가꾸 가부시키가이샤
고쿠리츠다이가쿠호우진 도쿄다이가쿠
내셔날 인스티튜트 오브 어드밴스드 인더스트리얼 사이언스 앤드 테크놀로지
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Abstract

Ge 기판 위에 형성된 P 채널형 MISFET의 제1 소스 및 제1 드레인이, Ge 원자와 니켈 원자의 화합물, Ge 원자와 코발트 원자의 화합물, 또는 Ge 원자와 니켈 원자와 코발트 원자의 화합물로 이루어지고, III-V족 화합물 반도체로 이루어지는 반도체 결정층에 형성된 N 채널형 MISFET의 제2 소스 및 제2 드레인이, III족 원자 및 V족 원자와 니켈 원자의 화합물, III족 원자 및 V족 원자와 코발트 원자의 화합물, 또는 III족 원자 및 V족 원자와 니켈 원자와 코발트 원자의 화합물로 이루어지는 반도체 디바이스를 제공한다.

Description

반도체 디바이스, 반도체 기판, 반도체 기판의 제조 방법 및 반도체 디바이스의 제조 방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR SUBSTRATE AND METHOD OF MANUFACTURING SEMICONDUCTOR SUBSTRATE AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 디바이스, 반도체 기판, 반도체 기판의 제조 방법 및 반도체 디바이스의 제조 방법에 관한 것이다. 특히 본 발명은, 소스·드레인 영역의 저항 또는 소스·드레인 전극 간의 접촉 저항이 작아지는 반도체 디바이스 및 그 제조 방법에 관한 것이다. 한편, 본원은 2010년도 일본 독립행정법인 신에너지·산업기술 종합개발기구(New Energy and Industrial Technology Development Organization) 위탁 연구 「나노일렉트로닉스 반도체 신재료·신구조 나노 전자 디바이스 기술 개발 - 실리콘 플랫폼 상 III-V족 반도체 채널 트랜지스터 기술의 연구 개발」, 일본 산업기술력강화법 제19조의 적용을 받는 특허 출원이다.
GaAs, InGaAs 등의 III-V족 화합물 반도체는 높은 전자 이동도를 가지며, Ge, SiGe 등의 IV족 반도체는 높은 정공 이동도를 갖는다. 따라서, III-V족 화합물 반도체로 N 채널형의 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)를 구성하고, IV족 반도체로 P 채널형의 MOSFET를 구성하면, 높은 성능을 갖춘 CMOSFET(Complementary Metal-Oxide-Semiconductor Field Effect Transistor)를 실현할 수 있다. 비특허문헌 1에는, III-V족 화합물 반도체를 채널로 하는 N 채널형 MOSFET와 Ge를 채널로 하는 P 채널형 MOSFET가 단일 기판에 형성된 CMOSFET 구조가 개시되어 있다.
S. Takagi, etal., SSE, vol. 51, pp. 526-536, 2007.
III-V족 화합물 반도체를 채널로 하는 N 채널형 MISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)(이하, 단순히 「nMISFET」라고 함)와, IV족 반도체를 채널로 하는 P 채널형 MISFET(이하, 단순히 「pMISFET」라고 함)를 하나의 기판 위에 형성하기 위해서는, nMISFET용의 III-V족 화합물 반도체와 pMISFET용의 IV족 반도체를 동일 기판 위에 형성하는 기술이 필요하게 된다.
또한, nMISFET와 pMISFET로 구성되는 CMISFET(Complementary Metal-Insulator-Semiconductor Field-Effect Transistor)를, LSI로서 저렴하게 효율적으로 제조하기 위해서는, nMISFET 및 pMISFET가 동시에 형성되는 제조 프로세스를 채용하는 것이 바람직하다. 특히, nMISFET의 소스·드레인과 pMISFET의 소스·드레인을 동시에 형성할 수 있으면, 공정을 간략화할 수 있어, 비용 삭감과 함께 소자의 미세화에도 용이하게 대응할 수 있게 된다.
예컨대 nMISFET의 소스·드레인 형성 영역과 pMISFET의 소스·드레인 형성 영역에, 소스 및 드레인으로 되는 재료를 박막으로서 형성하고, 또한 포토리소그래피 등에 의해 패터닝하여 형성함으로써, nMISFET의 소스·드레인과 pMISFET의 소스·드레인을 동시에 형성할 수 있다. 그러나, nMISFET가 형성되는 III-V족 화합물 반도체 결정층과, pMISFET가 형성되는 IV족 반도체 결정층은 구성되는 재료가 다르다. 이 때문에, nMISFET 또는 pMISFET 중 한쪽 또는 양쪽의 소스·드레인 영역의 저항이 커지거나, 혹은 nMISFET 또는 pMISFET 중 한쪽 또는 양쪽의 소스·드레인 영역과 소스·드레인 전극 간의 접촉 저항이 커진다. 따라서, nMISFET 및 pMISFET 양쪽의 소스·드레인 영역의 저항 혹은 소스·드레인 전극 간의 접촉 저항을 작게 하기가 어렵다.
본 발명의 목적은, 채널이 III-V족 화합물 반도체인 nMISFET와, 채널이 IV족 반도체인 pMISFET로 구성되는 CMISFET를, 하나의 기판 위에 형성하는 경우에 있어서, nMISFET 및 pMISFET의 각 소스 및 각 드레인을 동시에 형성하고, 또한, 소스·드레인 영역의 저항 또는 소스·드레인 전극 간의 접촉 저항이 작아지는 반도체 디바이스 및 그 제조 방법을 제공하는 데에 있다.
상기한 반도체 디바이스는, 베이스 기판과 반도체 결정층의 사이에 위치하며, 베이스 기판과 반도체 결정층을 전기적으로 분리하는 분리층을 가져도 좋다. 베이스 기판과 분리층이 접하는 경우, 베이스 기판의 분리층과 접하는 영역이 도전성이라도 좋고, 베이스 기판의 분리층과 접하는 영역에 인가한 전압이, N 채널형 MISFET에 대한 백 게이트 전압으로서 작용하여도 좋다. 베이스 기판과 반도체 결정층이 접합면에서 접하는 경우, 베이스 기판의 접합면의 근방에, p형 또는 n형의 전도형을 보이는 불순물 원자를 함유하고, 반도체 결정층의 접합면의 근방에, 베이스 기판에 함유된 불순물 원자가 보이는 전도형과는 다른 전도형을 보이는 불순물 원자를 함유하여도 좋다.
본 발명의 제2 양태에서는, 제1 양태의 반도체 디바이스에 이용하는 반도체 기판으로서, 베이스 기판과, 반도체 결정층을 갖고, 반도체 결정층이 베이스 기판의 표면 일부의 상측에 위치하는 반도체 기판을 제공한다.
베이스 기판과 반도체 결정층의 사이에 위치하며, 베이스 기판과 반도체 결정층을 전기적으로 분리하는 분리층을 더 가져도 좋다. 이 경우, 분리층으로서, 비정질 절연체로 이루어지는 것을 들 수 있다. 혹은 분리층으로서, 반도체 결정층을 구성하는 반도체 결정의 금제대폭보다 큰 금제대폭을 갖는 반도체 결정으로 이루어지는 것을 들 수 있다. 베이스 기판과 반도체 결정층이 접합면에서 접하는 경우, 베이스 기판의 접합면의 근방에, p형 또는 n형의 전도형을 보이는 불순물 원자를 함유하고, 반도체 결정층의 접합면 근방에, 베이스 기판에 함유된 불순물 원자가 보이는 전도형과는 다른 전도형을 보이는 불순물 원자를 함유하여도 좋다. 반도체 결정층을 복수개 가져도 좋고, 복수의 반도체 결정층 각각이 베이스 기판의 상면과 평행한 면내에서 규칙적으로 배열되어도 좋다.
본 발명의 제3 양태에서는, 제2 양태의 반도체 기판을 제조하는 방법으로서, 반도체 결정층 형성 기판 위에 반도체 결정층을 에피택셜 결정 성장법에 의해 형성하는 에피택셜 성장 단계와, 반도체 결정층을 베이스 기판 표면의 일부 영역 또는 그 상측 영역에 접합시키는 접합 단계를 갖는 반도체 기판의 제조 방법을 제공한다. 혹은 상기한 반도체 기판을 제조하는 방법으로서, 베이스 기판의 표면 일부의 상측에, 반도체 결정층을 구성하는 반도체 결정의 금제대폭보다 큰 금제대폭을 갖는 반도체 결정으로 이루어지는 분리층을 에피택셜 성장법에 의해 형성하는 단계와, 분리층 위에 반도체 결정층을 에피택셜 성장법에 의해 형성하는 단계를 갖는 반도체 기판의 제조 방법을 제공한다. 혹은, 상기한 반도체 기판을 제조하는 방법으로서, 베이스 기판의 표면의 근방에, p형 또는 n형의 전도형을 보이는 불순물 원자를 함유하고, 베이스 기판의 표면 일부의 상측에, 반도체 결정층을 에피택셜 성장법에 의해 형성하는 단계를 갖고, 반도체 결정층을 에피택셜 성장법에 의해 형성하는 단계에서, 베이스 기판에 함유된 불순물 원자가 보이는 전도형과는 다른 전도형을 보이는 불순물 원자로 베이스 기판을 도핑하는 반도체 기판의 제조 방법을 제공한다.
반도체 결정층 형성 기판의 표면에, 에피택셜 결정 성장법에 의해 형성된 결정성 희생층을 가져도 좋으며, 이 경우, 결정성 희생층을 제거함으로써, 반도체 결정층 형성 기판 위에 에피택셜 성장한 반도체 결정층과 반도체 결정층 형성 기판을 분리하는 것이라도 좋다. 반도체 결정층을 에피택셜 성장시킨 후에 반도체 결정층을 규칙적인 배열로 패터닝하는 단계 또는 반도체 결정층을 미리 규칙적인 배열로 선택적으로 에피택셜 성장시키는 단계 중 어느 한 단계를 가져도 좋다.
본 발명의 제4 양태에서는, 제3 양태의 반도체 기판의 제조 방법을 이용하여, 반도체 결정층을 갖는 반도체 기판을 제조하는 단계와, 반도체 결정층이 상측에 위치하지 않는 영역의 베이스 기판 위, 및 반도체 결정층 위에, 게이트 절연층을 개재해 게이트 전극을 형성하는 단계와, 베이스 기판의 소스 전극 형성 영역 위, 베이스 기판의 드레인 전극 형성 영역 위, 반도체 결정층의 소스 전극 형성 영역 위, 및 반도체 결정층의 드레인 전극 형성 영역 위에, 니켈막, 코발트막 및 니켈-코발트 합금막으로 이루어지는 그룹에서 선택된 금속막을 형성하는 단계와, 금속막을 가열하여, 베이스 기판에, Ge 원자와 니켈 원자의 화합물, Ge 원자와 코발트 원자의 화합물, 또는 Ge 원자와 니켈 원자와 코발트 원자의 화합물로 이루어지는 제1 소스 및 제1 드레인을 형성하고, 반도체 결정층에, III족 원자 및 V족 원자와 니켈 원자의 화합물, III족 원자 및 V족 원자와 코발트 원자의 화합물, 또는 III족 원자 및 V족 원자와 니켈 원자와 코발트 원자의 화합물로 이루어지는 제2 소스 및 제2 드레인을 형성하는 단계와, 미반응의 금속막을 제거하는 단계를 갖는 반도체 디바이스의 제조 방법을 제공한다.
도 1은 반도체 디바이스(100)의 단면을 도시한다.
도 2는 반도체 디바이스(100)의 제조 과정에 있어서의 단면을 도시한다.
도 3은 반도체 디바이스(100)의 제조 과정에 있어서의 단면을 도시한다.
도 4는 반도체 디바이스(100)의 제조 과정에 있어서의 단면을 도시한다.
도 5는 반도체 디바이스(100)의 제조 과정에 있어서의 단면을 도시한다.
도 6은 반도체 디바이스(100)의 제조 과정에 있어서의 단면을 도시한다.
도 7은 다른 반도체 디바이스의 제조 과정에 있어서의 단면을 도시한다.
도 8은 다른 반도체 디바이스의 제조 과정에 있어서의 단면을 도시한다.
도 9는 반도체 디바이스(200)의 단면을 도시한다.
도 10은 InGaAs층 위의 Ta 게이트 부분의 단면을 관찰한 TEM 사진이다.
도 11은 Ta 게이트 부분의 단면을 관찰한 TEM 사진이다.
도 12는 Ge 기판 위의 pMOSFET와 InGaAs층 위의 nMOSFET를 위쪽에서 관찰한 SEM 사진이다.
도 13은 Ge 기판 위 pMOSFET와 InGaAs층 위 nMOSFET의 드레인 전류 대 드레인 전압 특성을 도시한다.
도 14는 Ge 기판 위 pMOSFET의 게이트 전압 대 드레인 전류 특성을 도시한다.
도 15는 InGaAs층 위 nMOSFET의 게이트 전압 대 드레인 전류 특성을 도시한다.
도 16은 Ge 기판 위 pMOSFET의 홀 이동도를 전하 밀도 Ns와의 관계로 도시한다.
도 17은 InGaAs층 위 nMOSFET의 전자 이동도를 전하 밀도 Ns와의 관계로 도시한다.
이하, 발명의 실시형태를 통해 본 발명을 설명하지만, 이하의 실시형태는 특허청구범위에 따른 발명을 한정하는 것은 아니며, 또한 실시형태 중에 설명하는 특징의 조합 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은 반도체 디바이스(100)의 단면을 도시한다. 반도체 디바이스(100)는, Ge 결정으로 이루어지는 베이스 기판(102)과, III-V족 화합물 반도체로 이루어지는 반도체 결정층(106)을 갖고, 베이스 기판(102)과 반도체 결정층(106)의 사이에 분리층(110)을 갖는다. 본 예의 반도체 디바이스(100)는 반도체 결정층(106) 위에 절연층(112)을 갖는다. 한편, 도 1에 도시한 실시예로부터는, 베이스 기판(102)과 반도체 결정층(106)을 구성 요건으로 하는 반도체 기판의 발명과, 베이스 기판(102), 분리층(110) 및 반도체 결정층(106)을 구성 요건으로 하는 반도체 기판의 발명의 적어도 2개의 발명을 파악할 수 있다. 베이스 기판(102)에는 P 채널형 MISFET(120)가 형성되고, 반도체 결정층(106)에는 N 채널형 MISFET(130)가 형성되어 있다.
반도체 결정층(106)은 베이스 기판(102) 표면의 일부의 상측에 위치한다. 반도체 결정층(106)의 두께는 20 ㎚ 이하인 것이 바람직하다. 반도체 결정층(106)의 두께를 20 ㎚ 이하로 함으로써, 극박막 보디의 N 채널형 MISFET(130)를 구성할 수 있다. N 채널형 MISFET(130)의 보디를 극박막으로 함으로써, 짧은 채널 효과를 억제하여, N 채널형 MISFET(130)의 누설 전류를 감소할 수 있다.
반도체 디바이스(100)에서는, III-V족 화합물 반도체 결정층을 N 채널형 MISFET에 사용하고, Ge 결정을 P 채널형 MISFET에 사용한다. III-V족 화합물 반도체 결정으로서, InxGa1 -xAs(0<x<1) 결정, GaAs 결정 또는 InP 결정을 들 수 있다. 또한, III-V족 화합물 반도체 결정으로서, GaAs 또는 InP에 격자 정합 또는 의사 격자(pseudolattice) 정합하는 III-V족 화합물 반도체의 혼정(混晶)을 들 수 있다. 또한, III-V족 화합물 반도체 결정으로서, 상기 혼정과 InxGa1 -xAs(0<x<1) 결정, GaAs 결정 또는 InP 결정의 적층체를 들 수 있다. 한편, III-V족 화합물 반도체 결정으로서는, InxGa1 -xAs(0<x<1) 결정이 적합하다. III-V족 화합물 반도체 결정에서는 전자 이동도가 높고, IV족 반도체 결정, 특히 Ge에서는 정공 이동도가 높기 때문에, CMISFET의 성능을 최대화할 수 있다.
분리층(110)은 베이스 기판(102)과 반도체 결정층(106)의 사이에 위치한다. 분리층(110)은 베이스 기판(102)과 반도체 결정층(106)을 전기적으로 분리한다.
분리층(110)은 비정질 절연체로 이루어지는 것이라도 좋다. 반도체 결정층(106) 및 분리층(110)이 접합법에 의해 형성된 경우, 분리층(110)은 비정질 절연체가 된다. 비정질 절연체로 이루어지는 분리층(110)으로서, Al2O3, AlN, Ta2O5, ZrO2, HfO2, La2O3, SiOx(예컨대 SiO2), SiNx(예컨대 Si3N4) 및 SiOxNy 중 적어도 하나로 이루어지는 층, 또는 이들 중에서 선택된 적어도 2층의 적층을 들 수 있다.
분리층(110)은 반도체 결정층(106)을 구성하는 반도체 결정의 금제대폭보다 큰 금제대폭을 갖는 반도체 결정으로 이루어지는 것이라도 좋다. 이러한 반도체 결정은 에피택셜 결정 성장법에 의해 형성할 수 있다. 반도체 결정층(106)이 InGaAs 결정층 또는 GaAs 결정층인 경우, 분리층(110)을 구성하는 반도체 결정으로서, AlGaAs 결정, AlInGaP 결정, AlGaInAs 결정 또는 InP 결정을 들 수 있다.
절연층(112)의 일부(112a)는 N 채널형 MISFET(130)의 게이트 절연층으로서 기능한다. 절연층(112)으로서, Al2O3, AlN, Ta2O5, ZrO2, HfO2, La2O3, SiOx(예컨대 SiO2), SiNx(예컨대 Si3N4) 및 SiOxNy 중 적어도 하나로 이루어지는 층, 또는 이들 중에서 선택된 적어도 2층의 적층을 들 수 있다.
P 채널형 MISFET(120)는 제1 게이트(122), 제1 소스(124) 및 제1 드레인(126)을 갖는다. 제1 소스(124) 및 제1 드레인(126)은 베이스 기판(102)에 형성된다. P 채널형 MISFET(120)는 반도체 결정층(106)이 상측에 위치하지 않는 영역의 베이스 기판(102)에 형성되며, 제1 소스(124) 및 제1 드레인(126) 사이에 있는 베이스 기판(102)의 일부(102a)를 채널로 한다. 제1 게이트(122)는 이 일부(102a)의 상측에 형성된다. 채널 영역인 베이스 기판(102)의 일부(102a)와 제1 게이트(122) 사이에 있는 분리층(110)의 일부(110a)는 P 채널형 MISFET(120)의 게이트 절연층으로서 기능하여도 좋다.
제1 소스(124) 및 제1 드레인(126)은 Ge 원자와 니켈 원자의 화합물로 이루어진다. 혹은 제1 소스(124) 및 제1 드레인(126)은 Ge 원자와 코발트 원자의 화합물로 이루어진다. 혹은 제1 소스(124) 및 제1 드레인(126)은 Ge 원자와 니켈 원자와 코발트 원자의 화합물로 이루어진다. 이들 Ge의 니켈 화합물 혹은 코발트 화합물 혹은 니켈-코발트 화합물은 전기 저항이 낮은 저저항 화합물이다.
N 채널형 MISFET(130)는 제2 게이트(132), 제2 소스(134) 및 제2 드레인(136)을 갖는다. 제2 소스(134) 및 제2 드레인(136)은 반도체 결정층(106)에 형성된다. N 채널형 MISFET(130)은 제2 소스(134) 및 제2 드레인(136) 사이에 있는 반도체 결정층(106)의 일부(106a)를 채널로 한다. 제2 게이트(132)는 이 일부(106a)의 상측에 형성된다. 채널 영역인 반도체 결정층(106)의 일부(106a)와 제2 게이트(132) 사이에 있는 영역에는, 절연층(112)의 일부(112a)가 형성된다. 이 일부(112a)는 N 채널형 MISFET(130)의 게이트 절연층으로서 기능하여도 좋다.
제2 소스(134) 및 제2 드레인(136)은 III족 원자 및 V족 원자와 니켈 원자의 화합물로 이루어진다. 혹은 제2 소스(134) 및 제2 드레인(136)은 III족 원자 및 V족 원자와 코발트 원자의 화합물로 이루어진다. 혹은 제2 소스(134) 및 제2 드레인(136)은 III족 원자 및 V족 원자와 니켈 원자와 코발트 원자의 화합물로 이루어진다. 이들 III-V 족 결정의 니켈 화합물 혹은 코발트 화합물 혹은 니켈-코발트 화합물은 전기 저항이 낮은 저저항 화합물이다.
이상과 같이, P 채널형 MISFET(120)의 소스·드레인[제1 소스(124) 및 제1 드레인(126)]과, N 채널형 MISFET(130)의 소스·드레인[제2 소스(134) 및 제2 드레인(136)]이 공통의 원자(니켈 원자, 코발트 원자 또는 그 양쪽 원자)의 화합물로 이루어진다. 이것은 공통의 원자를 갖는 재료막을 이용한 그 부위의 제조를 가능하게 하는 구성이며, 제조 공정의 간략화를 가능하게 한다. 또한, 공통의 원자로서 니켈 또는 코발트 또는 그 양쪽을 이용함으로써, III-V족 화합물 반도체 결정층에 형성한 소스·드레인, Ge 결정에 형성한 소스·드레인의 어느 것이라도, 소스 영역 및 드레인 영역의 전기 저항을 낮게 할 수 있다. 이 결과, 제조 공정을 간략화하는 동시에 FET의 성능을 높일 수 있다.
한편, 제1 소스(124) 및 제1 드레인(126)에 억셉터 불순물 원자를 더 포함하면 좋고, 제2 소스(134) 및 제2 드레인(136)에 도너 불순물 원자를 더 포함하면 좋다. N 채널형 MISFET(130)의 소스·드레인[제2 소스(134) 및 제2 드레인(136)]부에 첨가되는 도너 불순물 원자로서 Si, S, Se, Ge를 들 수 있다. P 채널형 MISFET(120)의 소스·드레인[제1 소스(124) 및 제1 드레인(126)]부에 첨가되는 억셉터 불순물 원자로서 B, Al, Ga, In을 들 수 있다.
도 2 내지 도 6은 반도체 디바이스(100)의 제조 과정에 있어서의 단면을 도시한다. 우선, 베이스 기판(102)과 반도체 결정층 형성 기판(160)을 준비하여, 반도체 결정층 형성 기판(160) 위에 반도체 결정층(106)을 에피택셜 결정 성장법에 의해 형성한다. 또한, 베이스 기판(102) 위에 분리층(110)을 형성한다. 분리층(110)은 예컨대 ALD(Atomic Layer Deposition)법, 열산화법, 증착법, CVD(Chemical Vapor Deposition)법, 스퍼터법 등의 박막 형성법에 의해 형성한다. 반도체 결정층 형성 기판(160)으로서 InP 기판, GaAs 기판을 선택할 수 있다.
반도체 결정층(106)의 에피택셜 결정 성장에는 MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용할 수 있다. III-V족 화합물 반도체 결정층을 MOCVD법으로 형성하는 경우, In 소스에는 TMIn(트리메틸인듐)을, Ga 소스에는 TMGa(트리메틸갈륨)을, As 소스에는 AsH3(아르신), P 소스에는 PH3(포스핀)을 이용할 수 있다. 캐리어 가스에는 수소를 이용할 수 있다. 반응 온도는 300℃ 내지 900℃의 범위에서, 바람직하게는 450∼750℃의 범위에서 적절하게 선택할 수 있다. P 채널형 MISFET(120)를 베이스 기판(102)에 형성함에 있어서, 베이스 기판이 되는 Ge 기판 표면에 더욱 결정성이 좋은 Ge 에피택셜 결정층을 형성할 수도 있다. Ge 결정층을 CVD법으로 형성하는 경우, Ge 소스에는 GeH4(게르만)을 이용할 수도 있다. 캐리어 가스에는 수소를 이용할 수 있다. 반응 온도는 300℃ 내지 900℃의 범위에서, 바람직하게는 450∼750℃의 범위에서 적절하게 선택할 수 있다. 소스 가스 공급량이나 반응 시간을 적절하게 선택함으로써 에피택셜 성장층의 두께를 제어할 수 있다.
도 2에 도시한 바와 같이, 반도체 결정층(106)의 표면과 분리층(110)의 표면을 아르곤 빔(150)으로 활성화한다. 그 후, 도 3에 도시한 바와 같이, 반도체 결정층(106)의 표면을 분리층(110)의 표면의 일부에 맞붙여 접합한다. 접합은 실온에서 행할 수 있다. 활성화는 아르곤 빔(150)일 필요는 없고, 다른 희가스 등의 빔이라도 좋다. 그 후, 반도체 결정층 형성 기판(160)을 HCl 용액 등으로 에칭하여 제거한다. 이에 따라, 베이스 기판(102) 위에 분리층(110)이 형성되고, 분리층(110)의 표면의 일부의 위에 반도체 결정층(106)이 형성된다. 한편, 분리층(110)과 베이스 기판(102)을 접합시키기 전에, 반도체 결정층(106)의 표면을 유황 원자로 종단하는 유황 종단 처리를 실시하여도 좋다.
도 2 및 도 3에 도시하는 예에서는, 분리층(110)을 베이스 기판(102) 위에만 형성하여, 분리층(110)의 표면과 반도체 결정층(106)의 표면을 접합시키는 예를 설명했지만, 반도체 결정층(106) 위에도 분리층(110)을 형성하여, 베이스 기판(102) 위의 분리층(110)의 표면과 반도체 결정층(106) 위의 분리층(110)의 표면을 접합시켜도 좋다. 이 경우, 분리층(110)의 접합시키는 면을 친수화 처리하는 것이 바람직하다. 친수화 처리한 경우는, 분리층(110)끼리를 가열하여 접합시키는 것이 바람직하다. 혹은, 반도체 결정층(106) 위에만 분리층(110)을 형성하여, 베이스 기판(102)의 표면과 반도체 결정층(106) 위의 분리층(110)의 표면을 접합시켜도 좋다.
도 2 및 도 3에 도시하는 예에서는, 반도체 결정층(106)을 베이스 기판(102) 위의 분리층(110)에 접합시킨 후에, 반도체 결정층(106)을 반도체 결정층 형성 기판(160)으로부터 분리하는 예를 설명했지만, 반도체 결정층(106)을 반도체 결정층 형성 기판(160)으로부터 분리한 후에, 반도체 결정층(106)을 분리층(110)에 접합시켜도 좋다. 이 경우, 반도체 결정층(106)을 반도체 결정층 형성 기판(160)으로부터 분리한 후, 분리층(110)에 접합시킬 때까지 동안, 적절한 전사용 기판에 반도체 결정층(106)을 유지하는 것이 바람직하다.
도 4에 도시한 바와 같이, 반도체 결정층(106) 위에 절연층(112)을 형성한다. 절연층(112)은 예컨대 ALD법, 열산화법, 증착법, CVD법, 스퍼터법 등의 박막 형성법에 의해 형성한다. 또한, 게이트가 되는 금속, 예컨대 탄탈의 박막을 증착법, CVD법 또는 스퍼터법에 의해 형성하고, 이 박막을 포토리소그래피를 이용하여 패터닝하며, 반도체 결정층(106)이 형성되지 않은 베이스 기판(102)의 상측에 제1 게이트(122)를 형성하고, 반도체 결정층(106)의 상측에 제2 게이트(132)를 형성한다.
도 5에 도시한 바와 같이, 제1 게이트(122) 양측의 분리층(110)에, 베이스 기판(102)에 도달하는 개구를 형성하고, 제2 게이트(132) 양측의 절연층(112)에, 반도체 결정층(106)에 도달하는 개구를 형성한다. 각 게이트의 양측이란, 수평 방향에 있어서의 각 게이트의 양측을 가리킨다. 이 제1 게이트(122) 양측의 개구 및 제2 게이트(132) 양측의 개구의 각각은, 제1 소스(124), 제1 드레인(126), 제2 소스(134) 및 제2 드레인(136)의 각각이 형성되는 영역에 해당한다. 이들 개구의 바닥부에 노출된 베이스 기판(102) 및 반도체 결정층(106)의 각각에 접하도록 니켈로 이루어지는 금속막(170)을 형성한다. 금속막(170)은 코발트막 또는 니켈-코발트 합금막이라도 좋다.
도 6에 도시한 바와 같이, 금속막(170)을 가열한다. 가열에 의해, 베이스 기판(102)과 금속막(170)이 반응하여, Ge 원자와, 금속막(170)을 구성하는 원자의 화합물이 형성되어, 제1 소스(124) 및 제1 드레인(126)으로 된다. 동시에, 반도체 결정층(106)과 금속막(170)이 반응하여, III족 원자 및 V족 원자와, 금속막(170)을 구성하는 원자의 화합물이 형성되어, 제2 소스(134) 및 제2 드레인(136)으로 된다. 금속막(170)이 니켈막인 경우, 제1 소스(124) 및 제1 드레인(126)으로서, Ge 원자와 니켈 원자의 저저항 화합물이 생성되고, 제2 소스(134) 및 제2 드레인(136)으로서, 제2 반도체 결정층(106)을 구성하는 III족 원자 및 V족 원자와 니켈 원자의 저저항 화합물이 생성된다. 한편, 금속막(170)이 코발트막인 경우, 제1 소스(124) 및 제1 드레인(126)으로서, Ge 원자와 코발트 원자의 화합물이 생성되고, 제2 소스(134) 및 제2 드레인(136)으로서, III족 원자 및 V족 원자와 코발트 원자의 화합물이 생성된다. 금속막(170)이 니켈-코발트 합금막인 경우, 제1 소스(124) 및 제1 드레인(126)으로서, Ge 원자와 니켈 원자와 코발트 원자의 화합물이 생성되고, 제2 소스(134) 및 제2 드레인(136)으로서, III족 원자 및 V족 원자와 니켈 원자와 코발트 원자의 화합물이 생성된다. 마지막으로 미반응의 금속막(170)을 제거하여, 도 1의 반도체 디바이스(100)를 제조할 수 있다.
금속막(170)의 가열 방법은 RTA(Rapid Thermal Annealing)법이 바람직하다. RTA법을 이용하는 경우, 가열 온도로서는 250℃∼450℃를 이용할 수 있다. 상기와 같은 방법에 의해, 제1 소스(124), 제1 드레인(126), 제2 소스(134) 및 제2 드레인(136)을 셀프 얼라인으로 형성할 수 있다.
이상 설명한 반도체 디바이스(100)와 그 제조 방법에 따르면, 제1 소스(124), 제1 드레인(126), 제2 소스(134) 및 제2 드레인(136)이 동일 프로세스에서 동시에 형성되기 때문에, 제조 공정을 간략화할 수 있다. 그 결과, 제조 비용이 저감되고, 미세화도 용이하게 된다. 또한, 제1 소스(124), 제1 드레인(126), 제2 소스(134) 및 제2 드레인(136)이, 베이스 기판(102) 혹은 반도체 결정층(106)을 구성하는 원자, 즉 Ge 원자 혹은 III-V족 원자와 니켈, 코발트 혹은 니켈·코발트 합금의 저저항 화합물이다. 또한 이들 저저항 화합물과 반도체 디바이스(100)의 채널을 구성하는 Ge 및 반도체 결정층(106) 간의 접촉 전위 장벽은 0.1 eV 이하로 매우 작다. 또한, 제1 소스(124), 제1 드레인(126), 제2 소스(134) 및 제2 드레인(136)의 각각과 전극 금속과의 컨택트가 오믹 컨택트가 되어, P 채널형 MISFET(120) 및 N 채널형 MISFET(130)의 각 온 전류를 크게 할 수 있다. 또한, 제1 소스(124), 제1 드레인(126), 제2 소스(134) 및 제2 드레인(136)의 각 저항이 작아지므로, P 채널형 MISFET(120) 및 N 채널형 MISFET(130)의 채널 저항을 낮게 할 필요가 없어, 도핑 불순물 원자의 농도를 적게 할 수 있다. 이 결과, 채널층에서의 캐리어 이동도를 크게 할 수 있다.
상기한 반도체 디바이스(100)에서는, 베이스 기판(102)과 분리층(110)이 접해 있고, 베이스 기판(102)의 분리층(110)과 접하는 영역이 도전성이라면, 베이스 기판(102)의 분리층(110)과 접하는 영역에 전압을 인가하여, 그 전압을 N 채널형 MISFET(130)에 대한 백 게이트 전압으로서 작용시킬 수 있다. 백 게이트 전압의 작용은 N 채널형 MISFET(130)의 온 전류를 크게 하고, 오프 전류를 작게 할 수 있다.
상기한 반도체 디바이스(100)에 있어서, 반도체 결정층(106)을 복수개 가지며, 복수의 반도체 결정층(106)의 각각이, 베이스 기판(102)의 상면과 평행한 면내에서 규칙적으로 배열되어도 좋다. 이와 같이, 반도체 결정층(106)을 규칙적으로 배열함으로써, 반도체 디바이스(100)에 사용하는 반도체 기판의 생산성을 높일 수 있다. 반도체 결정층(106)의 규칙적인 배열은, 반도체 결정층(106)을 에피택셜 성장시킨 후에 반도체 결정층(106)을 규칙적인 배열로 패터닝하는 방법, 또는 반도체 결정층(106)을 미리 규칙적인 배열로 선택적으로 에피택셜 성장시키는 방법, 또는 반도체 결정층(106)을, 반도체 결정층 형성 기판(160) 위에 에피택셜 성장시킨 후, 반도체 결정층 형성 기판(160)으로부터 분리하여, 소정의 형상으로 정형한 후, 규칙적인 배열로 베이스 기판(102) 위에 접합시키는 방법 중 어느 방법에 의해 실시할 수 있으며, 또한, 어느 복수의 방법을 조합한 방법에 의해 실시할 수 있다.
상기한 반도체 디바이스(100)에 있어서, 분리층(110)을, 반도체 결정층(106)을 구성하는 반도체 결정의 금제대폭보다 큰 금제대폭을 갖는 반도체 결정으로 하는 경우, 베이스 기판(102) 위에 분리층(110) 및 반도체 결정층(106)을 연속해서 에피택셜 성장법에 의해 형성할 수 있다. 한편, 분리층(110)이 에피택셜 성장 결정인 경우, 분리층(110) 및 반도체 결정층(106)을 베이스 기판(102) 위에 형성한 후, 분리층(110)을 산화하여 비정질 절연체층으로 전환하여도 좋다. 예컨대, 분리층(110)이 AlAs 혹은 AlInP인 경우, 선택 산화 기술에 의해 분리층(110)을 절연성 산화물로 할 수 있다.
상기한 반도체 디바이스(100)의 제조 방법에 있어서의 접합 공정에서는, 반도체 결정층 형성 기판을 에칭하여 제거하는 예를 설명했지만, 도 7에 도시한 바와 같이, 결정성 희생층(190)을 이용하여 반도체 결정층 형성 기판을 제거할 수도 있다. 즉, 반도체 결정층 형성 기판(140) 위에 반도체 결정층(106)을 형성하기 전에, 반도체 결정층 형성 기판(140)의 표면에, 결정성 희생층(190)을 에피택셜 결정 성장법에 의해 형성한다. 그 후, 결정성 희생층(190)의 표면에 반도체 결정층(106)을 에피택셜 성장법에 의해 형성하고, 베이스 기판(102) 위의 분리층(110)을 형성하고, 반도체 결정층(106)의 표면과 분리층(110)의 표면을 아르곤 빔(150)으로 활성화한다. 그 후, 반도체 결정층(106)의 표면과 분리층(110)의 표면을 접합시키고, 도 8에 도시한 바와 같이, 결정성 희생층(190)을 제거한다. 이에 따라, 반도체 결정층 형성 기판(140) 위의 반도체 결정층(106)과 반도체 결정층 형성 기판(140)이 분리된다. 이 방법에 따르면, 반도체 결정층 형성 기판의 재이용이 가능하게 되어, 제조 비용을 낮출 수 있다.
도 9는 반도체 디바이스(200)의 단면을 도시한다. 반도체 디바이스(200)는, 반도체 디바이스(100)에 있어서의 분리층(110)을 갖지 않고, 반도체 결정층(106)이 베이스 기판(102)에 접하여 배치된다. 한편, 반도체 디바이스(200)에서는, 분리층(110)이 없기 때문에 P 채널형 MISFET(120)의 게이트 절연층으로서 절연층(112)이 이용된다. 그 밖에는 반도체 디바이스(100)와 동일한 구조를 갖기 때문에, 공통되는 부재 등의 설명은 생략한다.
반도체 디바이스(200)는, 베이스 기판(102)과 반도체 결정층(106)이 접합면(103)에서 접하며, 베이스 기판(102)의 접합면(103)의 근방에, p형 또는 n형의 전도형을 보이는 불순물 원자를 함유하고, 반도체 결정층(106)의 접합면(103)의 근방에, 베이스 기판(102)에 함유된 불순물 원자가 보이는 전도형과는 다른 전도형을 보이는 불순물 원자를 함유한다. 즉, 반도체 디바이스(200)는 접합면(103)의 근방에 pn 접합을 갖는다. 분리층(110)이 없는 구조라도, 접합면(103)의 근방에 형성되는 pn 접합에 의해서, 베이스 기판(102)과 반도체 결정층(106)을 전기적으로 분리할 수 있고, 베이스 기판(102)에 형성되는 P 채널형 MISFET와 반도체 결정층(106)에 형성되는 N 채널형 MISFET(130)를 전기적으로 분리할 수 있다.
한편, 반도체 디바이스(200)는, 베이스 기판(102) 위에 반도체 결정층(106)을 에피택셜 성장법에 의해 형성하고, 반도체 결정층(106) 위에 절연층(112)을 형성하는 공정 이후의 공정을 반도체 디바이스(100)의 경우와 같은 식의 공정으로 함으로써 제조할 수 있다. 단, pn 접합의 형성은, 베이스 기판(102)의 표면 근방에, p형 또는 n형의 전도형을 보이는 불순물 원자를 함유시켜, 반도체 결정층(106)을 에피택셜 성장법에 의해 형성하는 단계에 있어서, 베이스 기판(102)에 함유된 불순물 원자가 보이는 전도형과는 다른 전도형을 보이는 불순물 원자로 반도체 결정층(106)을 도핑함으로써 실시할 수 있다.
반도체 결정층(106)을 베이스 기판(102) 위에 직접 형성하는 구조에 있어서, 소자 분리의 필요성이 낮은 경우에는 분리 구조로서의 pn 접합은 필수는 아니다. 즉, 반도체 디바이스(200)는, 베이스 기판(102)의 접합면(103)의 근방에 p형 또는 n형의 전도형을 보이는 불순물 원자를 함유하지 않고, 반도체 결정층(106)의 접합면(103)의 근방에 p형 또는 n형의 전도형을 보이는 불순물 원자를 함유하지 않는 구조라도 좋다.
반도체 결정층(106)을 베이스 기판(102) 위에 직접 형성하는 경우, 에피택셜 성장 후 또는 에피택셜 성장 도중에, 어닐링 처리를 실시하여도 좋다. 어닐링 처리에 의해, 반도체 결정층(106) 내의 전위(轉位)가 저감한다. 또한, 에피택셜 성장법은 베이스 기판(102)의 표면 전부에 반도체 결정층(106)을 균일하게 성장시키는 방법, 혹은 SiO2 등의 성장 저해층으로 베이스 기판(102)의 표면을 미세하게 분할하여, 선택적으로 성장시키는 방법 중 어느 에피택셜 성장법이라도 좋다.
(실시예)
베이스 기판(102)으로서 Ge(100) 웨이퍼를 이용하고, 반도체 결정층 형성 기판(160)으로서 InP(100) 웨이퍼를 이용했다. InP(100) 웨이퍼 위에 InGaAs층을 에피택셜 성장법에 의해 형성하고, InGaAs층 위에 ALD법에 의해 Al2O3층을 형성했다. Ge(100) 웨이퍼 위에 ALD법에 의해 Al2O3층을 형성했다. InP(100) 웨이퍼 위의 Al2O3층과 Ge(100) 웨이퍼 위의 Al2O3층을 접합시키고, 어닐링 후에 InP(100) 웨이퍼를 HCl 에칭에 의해 제거했다. InGaAs층의 In 비는 0.53으로 하고, 불순물 농도는 1015 atoms/㎤의 오더로 했다. Ge 기판의 불순물 농도는 1∼2×1014 atoms/㎤으로 했다. 이때의 저항율은 7.1∼9.5 Ω·cm이었다. InGaAs층의 두께가 20 ㎚, 50 ㎚, 100 ㎚인 3 종류의 디바이스를 작성했다.
InGaAs층의 표면을 유황 화합물로 처리하고, ALD법에 의해 Al2O3층을 퇴적했다. Al2O3층의 일부를 에칭하고, 또한 InGaAs층의 일부를 에칭하여, Ge 기판 위에 InGaAs층이 없는 영역을 형성했다. Ta막을 스퍼터링하고, 이 Ta막을 패터닝하여, Ge 기판 위의 Al2O3 층 및 InGaAs층 위의 Al2O3층의 각 Al2O3층 위에 Ta로 이루어지는 게이트를 형성했다. 게이트 형성 후에 350℃에서 어닐링했다. 도 10은 InGaAs층 위의 Ta 게이트 부분의 단면을 관찰한 TEM 사진이다. 도 11은 Ge 기판 위의 Ta 게이트 부분의 단면을 관찰한 TEM 사진이다. 도 10 및 도 11은 InGaAs층의 두께가 50 ㎚인 경우이다.
게이트 양측의 Al2O3층에 개구를 형성하고, Ni막을 스퍼터링에 의해 퇴적했다. 250℃, 1분의 가열에 의해 Ni와 Ge, 및 Ni와 InGaAs를 반응시키고, 미반응의 Ni를 웨트 에칭에 의해 제거하여, InGaAs층 및 Ge 기판의 각각에 Ni 화합물로 이루어지는 소스·드레인을 형성했다. 도 12는 Ge 기판 위의 pMOSFET와 InGaAs층 위의 nMOSFET를 위쪽에서 관찰한 SEM 사진이다.
도 13은 Ge 기판 위 pMOSFET와 InGaAs층 위 nMOSFET의 드레인 전류 대 드레인 전압 특성을 도시한다. 각 FET의 게이트 폭(W) 및 게이트 길이(L)는 각각 100 ㎛ 및 50 ㎛이다. InGaAs층의 두께가 20 ㎚인 것을 나타냈다. 게이트 전압을 0∼-2 V(pMOSFET인 경우), 0∼2 V(nMOSFET인 경우)의 범위에서 변화시켰다. 게이트 전압으로 적절히 제어된 양호한 드레인 전류 대 드레인 전압 특성이 관측되었다.
도 14 및 도 15는 게이트 전압 대 드레인 전류 특성을 도시한다. 드레인 전류는 게이트 폭으로 규격화한 절대치로 나타낸다. 도 14는 Ge 기판 위 pMOSFET의 특성을 나타내고, 도 15는 InGaAs층 위 nMOSFET의 특성을 나타낸다. 각 FET의 게이트 폭(W) 및 게이트 길이(L)는 각각 100 ㎛ 및 20 ㎛이다. InGaAs층의 두께는 20 ㎚이다. 각 도면에 있어서, 드레인 전압이 1 V인 경우와 50 mV인 경우를 나타냈다. 도 15의 nMOSFET에 관해서는, 싱글 게이트(SG)인 경우와 함께 더블 게이트(DG)인 경우도 나타냈다. 도 14 및 도 15로부터, Ge 기판 위 pMOSFET 및 InGaAs층 위 nMOSFET 중 어느 FET나 정상적으로 동작하고 있음을 알 수 있다. 특히, InGaAs층 위 nMOSFET의 더블 게이트 동작에 있어서는, 전류 온/오프의 비가 106 정도로, 양호한 트랜지스터 특성을 보인다.
도 16은 Ge 기판 위 pMOSFET의 홀 이동도를 전하 밀도 Ns와의 관계로 도시한다. 도 17은 InGaAs층 위 nMOSFET의 전자 이동도를 전하 밀도 Ns와의 관계로 도시한다. 도 17에서는, InGaAs층의 두께가 20 ㎚, 50 ㎚, 100 ㎚인 각각의 경우에 관해서 도시한다. 도 16 및 도 17에 있어서, 비교로서 Si를 활성층으로 하는 경우의 이동도를 나타낸다. 도 16 및 도 17로부터, Ge 기판 위 pMOSFET의 홀 이동도, InGaAs층 위 nMOSFET의 전자 이동도의 어느 것이나 각각 260 ㎠/Vs, 1800 ㎠/Vs로 높은 값을 보이는 것을 알 수 있었다. 이들 값은 Si의 경우와 비교하여 각각 2.3배, 3.5배였다.
특허청구범위, 명세서 및 도면에서 나타낸 장치, 시스템, 프로그램 및 방법에 있어서의 동작, 순서, 스텝 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서서」 등으로 명시되어 있지 않고, 또한, 앞의 처리의 출력을 뒤의 처리에서 이용하는 것이 아닌 한, 임의의 순서로 실현할 수 있음에 유의하여야 할 것이다. 특허청구범위, 명세서 및 도면에서의 동작 플로우에 대해서, 편의상 「우선, 」,「이어서, 」등을 이용하여 설명했다고 해도, 이 순서로 실시하는 것이 필수임을 의미하는 것은 아니다. 또한, 제1 층이 제2 층의 「상측」에 있다란, 제1 층이 제2 층의 상면에 접하여 형성되는 경우와, 제1 층의 하면 및 제2 층의 상면 사이에 다른 층이 개재해 있는 경우를 포함한다. 또한, 「상」, 「하」 등의 방향을 가리키는 어구는 반도체 기판 및 반도체 디바이스에 있어서의 상대적인 방향을 나타내고 있으며, 지면 등의 외부의 기준면에 대한 절대적인 방향을 가리키는 것은 아니다.
100: 반도체 디바이스, 102: 베이스 기판, 102a: 베이스 기판의 일부, 103: 접합면, 106: 반도체 결정층, 106a: 반도체 결정층의 일부, 110: 분리층, 110a: 분리층의 일부, 112: 절연층, 112a: 절연층의 일부, 120: P 채널형 MISFET, 122: 제1 게이트, 124: 제1 소스, 126: 제1 드레인, 130: N 채널형 MISFET, 132: 제2 게이트, 134: 제2 소스, 136: 제2 드레인, 140: 반도체 결정층 형성 기판, 150: 아르곤 빔, 160: 반도체 결정층 형성 기판, 170: 금속막, 190: 결정성 희생층, 200: 반도체 디바이스

Claims (16)

  1. Ge 결정으로 이루어지는 베이스 기판과,
    상기 베이스 기판에 있어서의 일부 영역의 상측에 위치하며, III-V족 화합물 반도체로 이루어지는 반도체 결정층과,
    상기 반도체 결정층이 상측에 위치하지 않는 상기 베이스 기판의 영역 일부를 채널로 하며, 제1 소스 및 제1 드레인을 갖는 P 채널형 MISFET과,
    상기 반도체 결정층의 일부를 채널로 하며, 제2 소스 및 제2 드레인을 갖는 N 채널형 MISFET
    를 갖고,
    상기 제1 소스 및 상기 제1 드레인은, Ge 원자와 니켈 원자의 화합물, Ge 원자와 코발트 원자의 화합물, 또는 Ge 원자와 니켈 원자와 코발트 원자의 화합물로 이루어지고,
    상기 제2 소스 및 상기 제2 드레인은, III족 원자 및 V족 원자와 니켈 원자의 화합물, III족 원자 및 V족 원자와 코발트 원자의 화합물, 또는 III족 원자 및 V족 원자와 니켈 원자와 코발트 원자의 화합물로 이루어지는 것인 반도체 디바이스.
  2. 제1항에 있어서, 상기 베이스 기판과 상기 반도체 결정층의 사이에 위치하며, 상기 베이스 기판과 상기 반도체 결정층을 전기적으로 분리하는 분리층을 갖는 반도체 디바이스.
  3. 제2항에 있어서, 상기 베이스 기판과 상기 분리층이 접하고,
    상기 베이스 기판의 상기 분리층과 접하는 영역이 도전성이며,
    상기 베이스 기판의 상기 분리층과 접하는 영역에 인가한 전압이, 상기 N 채널형 MISFET에 대한 백 게이트 전압으로서 작용하는 것인 반도체 디바이스.
  4. 제1항에 있어서, 상기 베이스 기판과 상기 반도체 결정층이 접합면에서 접하며,
    상기 접합면의 근방에 있어서의 상기 베이스 기판의 영역에, p형 또는 n형의 전도형을 보이는 불순물 원자를 함유하고,
    상기 접합면의 근방에 있어서의 상기 반도체 결정층의 영역에, 상기 베이스 기판에 함유된 불순물 원자가 보이는 전도형과는 다른 전도형을 보이는 불순물 원자를 함유하는 반도체 디바이스.
  5. 제1항에 기재된 반도체 디바이스에 이용하는 반도체 기판에 있어서,
    상기 베이스 기판과, 상기 반도체 결정층을 갖고,
    상기 반도체 결정층이 상기 베이스 기판의 표면 일부의 상측에 위치하는 것인 반도체 기판.
  6. 제5항에 있어서, 상기 베이스 기판과 상기 반도체 결정층의 사이에 위치하며, 상기 베이스 기판과 상기 반도체 결정층을 전기적으로 분리하는 분리층을 더 갖는 반도체 기판.
  7. 제6항에 있어서, 상기 분리층은 비정질 절연체로 이루어지는 것인 반도체 기판.
  8. 제6항에 있어서, 상기 분리층은, 상기 반도체 결정층을 구성하는 반도체 결정의 금제대폭보다 큰 금제대폭을 갖는 반도체 결정으로 이루어지는 것인 반도체 기판.
  9. 제5항에 있어서, 상기 베이스 기판과 상기 반도체 결정층이 접합면에서 접하며,
    상기 접합면의 근방에 있어서의 상기 베이스 기판의 영역에, p형 또는 n형의 전도형을 보이는 불순물 원자를 함유하고,
    상기 접합면의 근방에 있어서의 상기 반도체 결정층의 영역에, 상기 베이스 기판에 함유된 불순물 원자가 보이는 전도형과는 다른 전도형을 보이는 불순물 원자를 함유하는 것인 반도체 기판.
  10. 제5항에 있어서, 상기 반도체 결정층을 복수개 가지며,
    복수의 상기 반도체 결정층의 각각이, 상기 베이스 기판의 상면과 평행한 면내에서 규칙적으로 배열되어 있는 것인 반도체 기판.
  11. 제5항에 기재된 반도체 기판을 제조하는 방법에 있어서,
    반도체 결정층 형성 기판 위에 상기 반도체 결정층을 에피택셜 결정 성장법에 의해 형성하는 에피택셜 성장 단계와,
    상기 반도체 결정층을 상기 베이스 기판에 있어서의 일부의 영역 또는 그 상측의 영역에 접합시키는 접합 단계
    를 갖는 반도체 기판의 제조 방법.
  12. 제5항에 기재된 반도체 기판을 제조하는 방법에 있어서,
    상기 베이스 기판에 있어서의 일부 영역의 상측에, 상기 반도체 결정층을 구성하는 반도체 결정의 금제대폭보다 큰 금제대폭을 갖는 반도체 결정으로 이루어지는 분리층을 에피택셜 성장법에 의해 형성하는 단계와,
    상기 분리층 위에 상기 반도체 결정층을 에피택셜 성장법에 의해 형성하는 단계
    를 갖는 반도체 기판의 제조 방법.
  13. 제5항에 기재된 반도체 기판을 제조하는 방법에 있어서,
    상기 베이스 기판의 표면 근방에, p형 또는 n형의 전도형을 보이는 불순물 원자를 함유시키는 단계와,
    상기 베이스 기판의 표면 일부의 상측에, 상기 반도체 결정층을 에피택셜 성장법에 의해 형성하는 단계
    를 갖고,
    상기 반도체 결정층을 에피택셜 성장법에 의해 형성하는 단계에서, 상기 베이스 기판에 함유된 불순물 원자가 보이는 전도형과는 다른 전도형을 보이는 불순물 원자로 상기 베이스 기판을 도핑하는 것인 반도체 기판의 제조 방법.
  14. 제11항에 있어서, 상기 반도체 결정층 형성 기판 위에 반도체 결정층을 형성하기 전에, 상기 반도체 결정층 형성 기판의 표면에, 에피택셜 결정 성장법에 의해 결정성 희생층을 형성하는 단계를 갖고,
    상기 반도체 결정층을 상기 베이스 기판에 접합시킨 후에 상기 결정성 희생층을 제거함으로써, 상기 반도체 결정층 형성 기판 위에 에피택셜 성장한 반도체 결정층과 상기 반도체 결정층 형성 기판을 분리하는 반도체 기판의 제조 방법.
  15. 제11항에 있어서, 상기 반도체 결정층을 에피택셜 성장시킨 후에 상기 반도체 결정층을 규칙적인 배열로 패터닝하는 단계, 또는 상기 반도체 결정층을 미리 규칙적인 배열로 선택적으로 에피택셜 성장시키는 단계 중 어느 한 단계를 갖는 반도체 기판의 제조 방법.
  16. 제11항에 기재된 반도체 기판의 제조 방법을 이용하여, 상기 반도체 결정층을 갖는 반도체 기판을 제조하는 단계와,
    상기 반도체 결정층이 상측에 위치하지 않는 영역의 상기 베이스 기판 위 및 상기 반도체 결정층 위에, 게이트 절연층을 개재해 게이트 전극을 형성하는 단계와,
    상기 베이스 기판의 소스 전극 형성 영역 위, 상기 베이스 기판의 드레인 전극 형성 영역 위, 상기 반도체 결정층의 소스 전극 형성 영역 위, 및 상기 반도체 결정층의 드레인 전극 형성 영역 위에, 니켈막, 코발트막 및 니켈-코발트 합금막으로 이루어지는 그룹에서 선택된 금속막을 형성하는 단계와,
    상기 금속막을 가열하여, 상기 베이스 기판에, Ge 원자와 니켈 원자의 화합물, Ge 원자와 코발트 원자의 화합물, 또는 Ge 원자와 니켈 원자와 코발트 원자의 화합물로 이루어지는 제1 소스 및 제1 드레인을 형성하고, 상기 반도체 결정층에, III족 원자 및 V족 원자와 니켈 원자의 화합물, III족 원자 및 V족 원자와 코발트 원자의 화합물, 또는 III족 원자 및 V족 원자와 니켈 원자와 코발트 원자의 화합물로 이루어지는 제2 소스 및 제2 드레인을 형성하는 단계와,
    미반응의 상기 금속막을 제거하는 단계
    를 갖는 반도체 디바이스의 제조 방법.
KR1020137031860A 2011-06-10 2012-06-11 반도체 디바이스, 반도체 기판, 반도체 기판의 제조 방법 및 반도체 디바이스의 제조 방법 KR20140036211A (ko)

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