TWI697125B - 異質磊晶ｎ型電晶體與ｐ型電晶體之以井為基礎之集成 - Google Patents

異質磊晶ｎ型電晶體與ｐ型電晶體之以井為基礎之集成 Download PDF

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錢德拉 莫哈帕拉
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納迪亞 雷奧洛比
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Abstract

不含矽鰭形結構從基板之井凹部中之結晶異質磊晶井材料延伸。III-V鰭式FET可形成於井凹部內鰭形結構上，同時IV族鰭式FET係形成於鄰近井凹部之基板的區中。藉由環繞柱體之非結晶隔離材料，井材料可與基板電隔離，通過隔離材料將井材料耦接至基板之晶種表面，並捕獲結晶生長缺陷。藉由橫向磊晶過度生長，及以高品質單晶填充井凹部，柱體可於井隔離材料之上擴張。井材料可與相鄰基板區被平面化。繼從基板或第二磊晶井製造p型鰭形結構後，可從井材料製造n型鰭形結構。

Description

異質磊晶n型電晶體與p型電晶體之以井為基礎之集成
本發明係關於異質磊晶n型電晶體與p型電晶體之以井為基礎之集成。
可攜式電子應用中積體電路(IC)之需求，已激發更大程度之半導體裝置整合。許多發展中先進半導體裝置利用不含矽半導體材料，包括複合半導體材料(例如GaAs、InP、InGaAs、InAs、及III-N材料)。該些不含矽材料系統可用以製造金屬氧化物半導體場效電晶體(MOSFET)及高移動性電晶體(HEMT)之其他形式。不含矽材料系統亦有用於光子裝置(例如LED)、光伏打裝置、及感測器，其一或更多者可有用於與基於矽之裝置整合於電子裝置平台中。
用於製造不含矽電晶體之一技術包括於矽基板上形成非平面之不含矽結晶裝置區(例如鰭形通道區)。裝置區材料及/或其下材料形成至少一與基板異質 結構。雖然理論上該等異質結構致能高性能n型裝置與習知矽通道p型裝置之單片集成，不同裝置架構因而使大量製造採用異質磊晶n型裝置之CMOS電路不切實際。
101‧‧‧單片鰭形結構
102‧‧‧單片結構
105‧‧‧矽基板
120‧‧‧非結晶井隔離材料
130‧‧‧異質磊晶柱體
140‧‧‧單晶異質磊晶井材料
141‧‧‧井凹部
142‧‧‧第二井凹部
145‧‧‧異質磊晶井材料
150‧‧‧n型鰭形結構
160、161‧‧‧p型鰭形結構
170‧‧‧非結晶鰭形隔離材料
172‧‧‧層際介電
181、182‧‧‧閘極堆疊
216‧‧‧基板晶種表面
235、236‧‧‧異質接面
271‧‧‧橫向間隙
301、601‧‧‧方法
310、320、330、340、350、360、370、380、390、399、652、654、656、660、670、680、690、699‧‧‧作業
415‧‧‧硬遮罩
425‧‧‧井區隔
430‧‧‧深寬比捕獲孔洞
435‧‧‧複合鰭形遮罩材料
436‧‧‧p型鰭形遮罩
437‧‧‧單體遮罩材料
438‧‧‧介面材料
440‧‧‧n型鰭形遮罩
445‧‧‧各向異性n型鰭蝕刻
450‧‧‧遮罩材料
455‧‧‧區隔清除
465‧‧‧各向異性p型鰭蝕刻
468、469‧‧‧遮罩n型鰭形結構
470‧‧‧凹部蝕刻
570‧‧‧犧牲閘極堆疊材料
575‧‧‧犧牲閘極心軸
591‧‧‧p型(PMOS)電晶體
592‧‧‧n型(NMOS)電晶體
705‧‧‧行動運算平台
706‧‧‧伺服器機器
710‧‧‧集成系統
715‧‧‧電池
720‧‧‧放大圖
725‧‧‧RF(無線)積體電路
730‧‧‧電力管理積體電路
735‧‧‧控制器
750‧‧‧單片系統晶片
760‧‧‧轉接板
800‧‧‧運算裝置
802‧‧‧主機板
804‧‧‧處理器
806‧‧‧通訊晶片
D1、D2‧‧‧深度
L1‧‧‧最小橫向井凹部尺寸
L2‧‧‧正交橫向尺寸
T1、T3‧‧‧厚度
T2‧‧‧非零厚度
Vt‧‧‧閾值電壓
文中所描述之材料係藉由範例描繪，並不侷限於附圖。為求描繪簡單清楚，圖中所描繪之元件不必然按照比例繪製。例如，為求清楚，若干元件之尺寸可相對於其他元件而誇大。此外，在適當考量處，各圖間參考標記重複以表示相應或類似元件。在圖中：圖1A依據若干實施例，為適於製造互補鰭式FET以實施CMOS積體電路(IC)之矽基板上，與複數p型鰭形結構整合之複數以井為基礎之異質磊晶n型鰭形結構之平面圖；圖1B依據若干替代實施例，為適於製造互補鰭式FET以實施CMOS積體電路(IC)之矽基板上，與複數p型鰭形結構整合之複數以井為基礎之異質磊晶n型鰭形結構之平面圖；圖2A依據若干實施例，經由圖1A中所描繪之複數n型及p型鰭形結構之寬度而描繪平面圖；圖2B依據若干實施例，經由圖1B中所描繪之複數n型及p型鰭形結構之寬度而描繪平面圖；圖3為流程圖，依據若干實施例描繪利用如圖1A中所描繪之與p型鰭形結構整合之以井為基礎之異 質磊晶n型鰭形結構，製造互補鰭式FET對之方法；圖4A、4B、4C、4D、4E、4F、4G、4H、4I、4J、4K、4L、4M、及4N依據若干實施例，為實施如圖3中所描繪之方法演變之n型及p型鰭形結構之平面圖；圖5A、5B、5C、及5D依據若干實施例，為實施如閘極置換程序演變之n型及p型鰭式FET之通道區之平面圖；圖6流程圖，依據若干實施例描繪利用如圖1B中所描繪之與複數p型鰭形結構整合之複數以井為基礎之異質磊晶n型鰭形結構，製造互補鰭式FET對之方法；圖7依據本發明之實施例，描繪採用SoC之行動運算平台及資料伺服器機器，SoC包括利用與複數p型鰭形結構整合之複數以井為基礎之異質磊晶n型鰭形結構之互補鰭式FET；以及圖8依據本發明之實施例，為電子運算裝置之功能方塊圖。
【發明內容及實施方式】
參照附圖描述一或更多個實施例。雖然詳細描繪及討論特定組態及配置，應理解的是其僅為描繪目的。熟悉相關技藝之人士將認同其他組態及配置，而未偏離描述之精神及範圍。對於熟悉相關技藝之人士將顯而易 見的是文中所描述之技術及/或配置，可用於文中詳細描述之各式其他系統及應用。
參照下列針對附圖之詳細描述，其形成示例實施例之一部分並予以描繪。此外，將理解的是可利用其他實施例，且可實施結構及/或邏輯改變而未偏離所主張技術主題之範圍。亦應注意的是，例如上、下、頂部、底部等之方向及參考可僅用以促進圖中特徵之描述。因此，下列詳細描述並未採取限制的意義，且所主張技術主題之範圍僅由申請項及其等效物件定義。
在下列描述中，提出許多細節。然而，對於熟悉本技藝之人士顯而易見的是，可無該些特定細節而實現本發明。在若干狀況下，係以方塊圖形式而非細節顯示熟知方法及裝置，以避免混淆本發明。本說明書通篇提及「實施例」或「一實施例」或「若干實施例」意指結合實施例所描述之特定部件、結構、功能、或特性係包括於本發明之至少一實施例中。因而，本說明書通篇各式地方出現之「在實施例中」或「在一實施例中」或「在若干實施例中」之用語不一定指本發明之相同實施例。此外，特定部件、結構、功能、或特性可以任何適當方式組合於一或更多個實施例中。例如，第一實施例可與第二實施例組合，其中特定部件、結構、功能、或特性與二實施例相關聯且不互斥。
如描述及申請項中所使用，除非上下文清楚表示，單一形式「一」及「該」係希望包括複數形式。亦 將理解的是，如文中使用之「及/或」用詞係指及包含一或更多個相關所列項目之任何及所有可能組合。
「耦接」及「連接」用詞，連同其衍生字，文中可用以描述組件間之功能或結構關係。應理解的是，不希望該些用詞彼此同義。而是，在特定實施例中，「連接」可用以表示二或更多個元件係彼此直接實體、光學、或電氣接觸。「耦接」可用以表示二或更多個元件係彼此直接或間接(其間具其他插入元件)實體或電氣接觸，及/或二或更多個元件彼此協作或互動(例如造成影響之關係)。
如文中使用之「之上」、「之下」、「之間」及「在上」用詞，係指一組件或材料相對於其他組件或材料之相對位置，其中該等實體關係顯著。例如，在材料的情況下，一材料或置於另一者之上或之下之材料可直接接觸或可具有一或更多個插入材料。再者，置於二材料間之一材料可與二層直接接觸或可具有一或更多個插入層。相反地，第二材料「上之」第一材料與第二材料直接接觸。類似區別係在組件總成之狀況下實施。
如本描述通篇及申請項中所使用，由「至少一」或「一或更多個」用詞結合之項目清單，可意指所列項目之任何組合。例如，「A、B或C之至少一者」用語可意指A；B；C；A及B；A及C；B及C；或A、B及C。
以下描述從嵌入矽基板之井凹部內之單晶異 質磊晶井材料延伸之不含矽鰭形結構的示例實施例。在若干實施例中，諸如III-V鰭式FET之裝置係形成於凸起鰭形結構上，同時IV族鰭式FET係形成於鄰近井凹部之矽基板之區中。在若干實施例中，除了一或更多個異質磊晶柱體通過井隔離材料，將異質磊晶井材料耦接至基板之晶種表面，並進一步用以經由深寬比捕獲(ART)而改進異質磊晶井材料之結晶品質外，異質磊晶井材料實質上藉由非結晶隔離材料而與基板隔離。橫向磊晶過度生長係用以擴張井隔離材料上之柱體。井凹部之剩餘部分係以高品質結晶之生長回填。一旦異質磊晶井材料生長並與相鄰基板區被平面化，可繼從基板之相鄰區或第二磊晶井製造p型鰭形結構後，從井材料製造n型鰭形結構。
尤其，文中若干實施例採用深寬比捕獲(ART)磊晶技術及橫向磊晶過度生長技術二者，以製造單晶材料(例如III-V材料)島，其具有充分低錯位密度及充分的大覆蓋區，並利用相容於基板之相鄰區中p型鰭製造之方式，進一步將之處理為複數的高品質單晶n型鰭。為促進平面處理，重要的是例如在鰭形結構之微影圖案化中，單晶材料係在基板中之井凹部內過度生長，並平面化至周圍基板的程度。
以下進一步描述在若干實施例中，於井隔離材料中形成複數等邊多邊形孔洞，以暴露基板晶種表面。在孔洞內生長之異質磊晶柱體係限制在二橫向尺寸中，因此增強柱體內之深寬比捕獲，並改進後續從柱體過度生長 之井材料品質。
圖1A為依據若干實施例，鄰近複數p型鰭形結構160之複數n型鰭形結構150的平面圖，該等p型及n型鰭形結構均設置於矽基板105之上。鰭形結構150、160為單片鰭形結構101之組件，適於製造互補鰭式FET以實施CMOS積體電路(IC)。鰭形結構150、160係用做裝置層，例如至少提供載子傳導通道。如文中所使用，「n型」及「p型」用詞係指採用鰭做為通道材料之FET的多數載子(電子或電洞)類型。在示例實施例中，「n型」及「p型」鰭150、160係藉由不同塊狀晶格材料區分。例如，在若干有利實施例中，每一n型鰭形結構150為III-V材料(例如GaAs、InP、InAs、InGaAs、AIGaAs、GaP、AlAs、InGaP)。至少部分由於高電子移動性，所以採用III-V材料之n型多數載子裝置(例如NMOS FETS)是有利的。
儘管為求討論清晰，文中一貫採用示例III-V n型鰭形結構及III-V n型鰭式FET實施例，預期熟悉本技藝之人士熟悉替代半導體材料系統之特性，將可順利地將文中所描述之技術施加於其他異質磊晶鰭形結構，其缺少示例III-V實施例及替代材料系統間之顯著不相容性的若干特定先驗知識。例如，替代不含矽材料系統，諸如但不侷限於III-N材料系統(例如AIN、GaN、AlGaN、InAlGaN)亦可順從文中所描述之技術及架構。
在若干實施例中，p型鰭形結構160提供半導 體通道區，其係IV族材料(例如Si、Ge、SiGe)。採用IV族材料之p型多數載子裝置為有利的，至少部份因高電洞移動性。鰭形結構150、160之任一者或二者可為固有(未特意導入外在摻雜)以求最高的載子移動性。另一方面，鰭形結構150、160之任一者或二者可摻雜電活性雜質，例如調整FET之閾值電壓(Vt)。例如當後續定義源極/汲極端部時，鰭形結構150、160之選擇部份亦可非本質地摻雜。
在一示例實施例中，基板105為矽(Si)，其有利於單片整合不含矽FET 101與習知矽通道MOSFET(未描繪)。實質上單晶Si基板之結晶方位可為(100)、(111)、或(110)之任一者。其他結晶方位亦可。例如，半導體表面可為切面或偏切，例如2-10°朝向[110]，例如促進單晶異質磊晶材料之成核。其他基板實施例亦可，例如基板105可為碳化矽(SiC)、藍寶石、III-V複合半導體(例如GaAs)、絕緣體上矽(SOI)基板、鍺(Ge)、或矽鍺(SiGe)。
每一n型鰭形結構150及p型鰭形結構160為非平面半導體基體，突出超過置於基板105上之周圍非結晶鰭形隔離材料170。非結晶鰭形隔離材料170可為適合提供採用未耦接在一起之不同鰭之電晶體間之電氣隔離的任何材料。在若干示例實施例中，鰭形隔離材料170為二氧化矽。其他適當材料包括低k材料(例如低於2.5之相對介電常數)。儘管實施例不侷限於此方面，其他示例 鰭形隔離材料包括摻碳氧化物、矽氧烷衍生物及聚合物介電(例如苯並環丁烯、多孔甲基矽倍半氧烷)。在若干實施例中，每一n型鰭形結構150及p型鰭形結構160為單晶，具第一維(例如y)之最短橫向長度及第二維(例如x)之最長橫向長度。n型鰭形結構150及p型鰭形結構160間之關鍵尺寸可改變，但在示例實施例中，二者均小於20nm，有利地小於10nm。鰭形結構可具有為許多微米之最長長度，甚至數百微米長，允許每一鰭形結構150、160後續分為許多不同鰭式FET。
在若干實施例中，n型鰭形結構150及p型鰭形結構160之至少一者從基板105中之井凹部內所包含之單晶異質磊晶井材料延伸。在示例實施例中，n型鰭形結構150係置於井凹部141之上，以虛線標示為置於鰭形隔離材料170之下。p型鰭形結構160未置於任何井凹部之上，而是直接從基板105之表面延伸。井凹部141具有最小橫向尺寸，其顯著大於n型鰭形結構150之CD。在圖1A中所描繪之示例實施例中，井凹部141具有最小橫向尺寸，其顯著大於n型鰭形結構150間距，使得複數n型鰭形結構150排列跨越最小橫向井凹部尺寸L1。儘管最小橫向井凹部尺寸L1可改變，在若干示例實施例中，L1介於150μm及200μm之間。
在若干實施例中，異質磊晶柱體最低程度地將單晶井材料耦接至基板之晶種表面。每一柱體具有最小橫向尺寸，其顯著地小於結晶井材料之最小橫向尺寸，以 便快速終止因柱體磊晶生長期間跑出柱體側壁之缺陷的磊晶材料錯位。此技術通常稱為深寬比捕獲(ART)，可藉由非對稱穿渠而於一橫向尺寸中實施。然而，在有利實施例中，每一柱體之正交橫向尺寸顯著小於結晶井材料之最小橫向尺寸，以便提供雙向缺陷捕獲。柱體之特定橫向尺寸可改變做為ART結構之z高度的函數。然而，在圖1A中所描繪之示例實施例中，柱體之最長橫向尺寸L2小於最小橫向井尺寸L1至少一個數量級，更有利地係小於兩個數量級。在L1超過100μm之若干實施例中，L2小於10μm。在若干實施例中，L1介於150μm及200μm之間，L2介於0.1μm及2μm之間。對雙向ART實施例而言，每一柱體可具有L2之正交橫向尺寸(即約正方形或圓形)。
如圖1A中進一步所描繪，複數異質磊晶柱體130係排列於井凹部141之橫向區域之上。當每一柱體130形成的尺寸達到增強雙向ART時，異質磊晶柱體130之多重性促進結晶井材料從柱體130橫向過度生長，其具有夠大的橫向尺寸而致能n型鰭形結構150之形成。可預定異質磊晶柱體130之間隔，而滿足將不同柱體晶種位置合併為所欲z厚度之結晶井材料所需之任何橫向過度生長率關係(例如橫向：垂直生長率比)。
在若干實施例中，n型鰭形結構及p型鰭形結構從結晶異質磊晶井材料延伸，均包含於基板中之井凹部內。對該等雙井實施例而言，n型異質磊晶井布局可實質 上如以上圖1A之上下文中所描述，加上從基板生長之p型井材料磊晶。該架構例如可致能基於雙軸鰭形應變及/或結晶材料組成之閾值電壓調整等。在若干實施例中，異質磊晶IV族井材料係置於鄰近，第一井凹部之基板之區中的第二井凹部內，該第一井凹部包含異質磊晶III-V(或III-N)井材料。
圖1B為置於矽基板105上之複數n型鰭形結構150及p型鰭形結構161之平面圖。依據若干替代實施例，n型鰭形結構150及p型鰭形結構161為單片結構102之組件，適於製造互補鰭式FET而實施CMOS積體電路(IC)。在圖1B中所描繪之示例實施例中，p型鰭形結構161係置於基板105之第二區(鄰近井凹部141)中之第二井凹部142之上。井凹部142內未採用異質磊晶(ART)柱體。請注意，ART結構之橫向尺寸為晶種表面(例如Si)及異質磊晶材料間之至少晶格失配之函數，在若干狀況下，在異質磊晶井材料晶格間隔充分接近匹配基板處，可避免ART結構。在若干矽基板實施例中，例如SiGe合金可磊晶生長於井凹部142內，而無ART結構。
圖2A描繪依據若干實施例，沿圖1A中所描繪之A-A’線，穿越複數n型及p型鰭形結構之寬度之平面圖。如同所示，n型鰭形結構150以z方向從結晶異質磊晶井材料140延伸。在圖2A所代表之若干實施例中，鰭形結構150具有單晶異質磊晶井材料140(即鰭形結構150為井材料140之一部分)。例如，在n型鰭形結構 150為III-V材料之實施例中，井材料140為與n型鰭形結構150之相同III-V材料。對該等實施例而言，井材料140形成一異質接面與基板晶種表面216介接。
然而，在若干實施例中，鰭形結構150是異質鰭，進一步包括一或更多個其餘異質接面235。例如，單晶異質磊晶井材料140可於劃分來自異質鰭之子鰭部的鰭部之介面，與不同材料介接。n型鰭形結構150可從井材料140之表面延伸任何高度H1，穿越厚度T3之鰭形隔離材料170而突出。在若干異質鰭實施例中，鰭形異質接面235理想上與周圍鰭形隔離材料170之表面接近平面(即從異質磊晶井材料140之頂表面測量T3之z高度)。
如圖2A中進一步所描繪，異質磊晶井材料140係置於非結晶井隔離材料120之上，後者係置於井凹部141之底部之上。在描繪實施例中，井隔離材料120與圍繞異質磊晶晶種表面216之基板105之表面介接。井隔離材料120可為任何非結晶材料，適於提供基板105及磊晶井材料140間之電氣隔離。在若干示例實施例中，井隔離材料120為二氧化矽。亦可採用其他已知材料，包括具有低於2.5之相對介電常數的低k材料。儘管實施例不侷限於此方面，其他示例井隔離材料包括摻碳氧化物、矽氧烷衍生物等。井隔離材料120亦為定義ART窗以促進異質磊晶柱體130內之缺陷捕獲，並致能結晶井材料140內之高結晶品質之材料。因此，井隔離材料120應具有充分 用於柱體130之厚度T1，以達成至少2：1之高寬比(T1：L1)，並有利地為3：1或更多。因此，井凹部141應具有足以容納厚度T1之隔離材料120及厚度T2之結晶井材料140的深度D1。
在若干實施例中，單晶井材料140具有非零厚度T2，使得連續結晶井材料將複數n型鰭形結構150連接在一起。該連續結晶結構可有利地避免n型鰭形結構150免於從其下非結晶井隔離材料120剝落或剝離。從機械觀點，柱體130可協助將結晶井材料140固定至基板105。接著，整合n型鰭形結構150與井材料140。在若干實施例中，結晶井材料140之頂表面與井凹部141之頂表面呈平面。換言之，結晶井材料嵌入凹部內，而實質上與基板表面齊平，使得隔離材料厚度T1及結晶井材料厚度T2之和等於凹部井深度D1。
如前所述，異質磊晶柱體130可具有等邊多邊形覆蓋區，其橫向尺寸L2充分小而提供在結晶柱體材料之異質磊晶生長期間控制缺陷傳播之所欲高寬比。井材料140共用異質磊晶柱體130之結晶性。因為異質磊晶柱體130係由基板晶種表面216播種，並具有相同結晶方位，文中井材料140係指藉由延伸穿越井隔離材料120之一或更多個異質磊晶柱體130，而「結晶地耦接」至晶種表面216。與井材料140共用相同結晶結構之n型鰭形結構150同樣地結晶地耦接至晶種表面216。
尤其，針對異質磊晶柱體材料及基板材料間 之晶格失配顯著之實施例而言，異質磊晶柱體130及n型鰭形結構150間之錯位密度中可存在顯著差異。例如，在若干實施例中，n型鰭形結構150內之線差排密度小於柱體130內之線差排密度至少三個數量級，及有利地小四個或更多個數量級。該結晶品質改進為ART磊晶技術成功實施之特點，並可易於以穿透式電子顯微鏡(TEM)技術檢測。例如，沿A-A'線之TEM切片可能顯示井材料140及n型鰭形結構150內之零穿透錯位，文中所描述之若干尺寸將相應於106/cm2以下之穿透錯位密度。在相同切片內，可於柱體130內見到一個以上穿透錯位，文中所描述之若干尺寸將相應於至少109/cm2(例如1010-1011/cm2)之穿透錯位密度。
在若干實施例中，非結晶鰭形隔離材料在置於井隔離材料上之結晶異質磊晶材料之側壁附近延伸，電氣絕緣結晶異質磊晶材料與基板之相鄰區。如圖2A中所描繪，例如鰭形隔離材料170覆蓋井材料側壁142，並填充井材料140及基板105間之橫向間隙271，以接觸井隔離材料120。異質磊晶柱體130接著僅為至基板105之半導電路徑，確保n型鰭形結構150及基板105間之高電阻/低洩漏電流。
圖2A亦進一步描繪p型鰭形結構160，從基板105之第二區延伸，並突出穿越鰭形隔離材料170。在描繪之示例實施例中，p型鰭形結構160為單晶矽基板105之圖案化結構。在其他實施例中，p型鰭形結構160 為具置於矽子鰭上之IV族異質磊晶鰭(SiGe或Ge)之異質鰭，形成異質接面236。如同圖2A中所示，因為異質磊晶井材料140之頂表面及基板105間之平面性，p型鰭形結構160具有與n型鰭形結構150實質上相同z高度(即H1)。實質上均勻厚度T3之鰭形隔離材料170接著留下約相同量之p型及n型鰭形結構，暴露用於電晶體形成。當然，基於異質磊晶井材料140及基板105之頂表面為平面，鰭形隔離材料170在n型區中相對於在p型區中易於薄化(反之亦然)，以調變電晶體通道電流攜帶寬度。
圖2B描繪依據若干實施例，經由沿圖1B中所描繪之B-B’線之複數n型及p型鰭形結構之寬度的平面圖。圖2B描繪n型鰭形結構150之圖2A中所描繪之相同部件。然而，p型鰭形結構161係置於第二井凹部142之上，其係以異質磊晶井材料145回填，在示例矽基板實施例中，為矽以外之IV族材料(例如SiGe或Ge)。在圖2B中所描繪之若干實施例中，井凹部142顯著較井凹部141淺，及缺少依賴於井隔離120之介電隔離。如在圖1B之上下文中所述，異質磊晶井材料145不需置於ART結構上(即缺少異質磊晶柱體130之等效物)，其中p型異質磊晶井材料145及基板105間之晶格失配顯著小於n型異質磊晶材料(例如III-V)。在進一步實施例中，p型鰭形結構161亦可為具IV族異質磊晶鰭(例如Si、Ge、或第一SiGe合金)之異質鰭，其置於 形成第二異質接面236之IV族子鰭(例如Ge或第二SiGe合金)異質磊晶之上。
單片整合異質磊晶n型鰭形結構、p型鰭形結構、及與其結合之電晶體可藉由應用各種技術及處理室組態之各種方法製造。圖3為流程圖，依據若干實施例，描繪利用複數單片整合n型及p型鰭形結構製造互補鰭式FET對之方法301。例如產生圖1A中所描繪之單片n型及p型鰭形結構101，並進一步從該鰭形結構形成互補鰭式FET，可實現方法301。方法301之討論中參照圖4A-4N及5A-5D。依據若干實施例，圖4A-4N為沿圖1A中所描繪之C-C’線之n型及p型鰭形結構之平面圖，演變為實施方法301之最初階段。依據若干實施例，圖5A-5D進一步描繪互補鰭式FET之形成。
首先參照圖3，方法301始自作業310，其中第一井凹部係界定於基板之未遮罩部中，及井底係以井隔離材料覆蓋。圖4A進一步描繪硬遮罩415，置於矽基板105之工作表面上，覆蓋將主管p型鰭形結構之區。硬遮罩415係以第一井遮罩孔洞410圖案化，其暴露基板105之表面。硬遮罩415可為本技藝中已知之任何組成，適於遮罩深矽蝕刻，諸如但不侷限於二氧化矽、氮化矽、氧氮化矽、及基於碳之硬遮罩材料(例如類鑽碳)。
如圖4B中進一步所描繪，井凹部141被蝕刻為基板105，例如基於任何已知各向異性矽蝕刻處理(例如沉積/蝕刻/沉積等)。蝕刻深度D2可微米深(例如 2-10μm)。非結晶井隔離材料120接著回填進入井凹部141，在基板105之上被平面化，及在井凹部141底部凹陷蝕刻至預定目標厚度T1。以上針對井隔離材料120所描述之任何材料可藉由任何已知沉積技術、回流、及/或拋光加以沉積。已知適於所選井隔離材料120之任何蝕刻處理，可用以凹陷至膜達厚度T1。
返回至圖3，方法301於作業320持續，其中蝕刻一或更多個ART孔洞進入井隔離材料，而於井凹部之底部暴露單晶晶種表面。於作業320，可採用任何已知圖案化技術。對圖4C中進一步所描繪之一示例實施例而言，蝕刻複數ART孔洞430穿越井隔離材料T1。在若干實施例中，每一ART孔洞430為多邊形，具小於10μm之標稱橫向CD，有利地小於4μm，更有利地介於0.1及2μm之間。在若干有利雙向ART實施例中，每一ART孔洞430於x及y橫向尺寸具有實質上相同標稱CD(即ART孔洞430為正方形或圓形)。在圖4C進一步描繪之若干實施例中，於形成ART孔洞430之前，沿井凹部之側壁形成非結晶井區隔425。井區隔425可為任何介電材料，諸如氮化矽。可採用任何已知沉積及各向異性蝕刻，以形成井區隔425，延伸直至井遮罩415。
返回至圖3，方法301前進至作業330，其中實施異質磊晶處理而於ART孔洞內生長結晶柱體。非結晶井遮罩、非結晶井隔離、及非結晶井區隔將異質磊晶生長限制在ART窗之底部的晶種表面異質磊晶生長。在若 干實施例中，於作業330使用任何已知磊晶生長技術於ART孔洞中生長III-V族材料，諸如但不侷限於金屬有機化學氣相沉積(MOCVD)、分子束磊晶(MBE)、或氫化物氣相磊晶(HVPE)。在作業340，基於從ART孔洞中之柱體橫向磊晶過度生長(LEO)而持續磊晶處理。LEO處理可持續直至連續結晶材料跨越井凹部區隔間之井凹部覆蓋區為止。接著持續具有較高垂直生長率條件之LEO處理或磊晶生長處理，直至異質磊晶材料完全回填蝕刻凹部並延伸出井凹部遮罩。
在若干實施例中，於作業330及340採用800℃或更高之上升溫度，以磊晶生長III-V單晶柱體及井材料。作業330可依靠第一磊晶生長條件(例如第一III-V生長壓力、第一III-V生長溫度、及第一V/III生長先質比)，若成核層為基板晶種表面上之第一生長，並可進一步包括多項生長條件。當實質上回填ART柱體時，可於作業340改變生長條件，以有利於井隔離材料上橫向地生長III-V結晶結構。在若干實施例中，如圖4D中所描繪，持續磊晶回填處理直至III-V結晶材料延伸超越井凹部遮罩415，例如形成傾斜側壁琢面。在最後磊晶回填階段，最終可從III-V材料生長形成電晶體通道。在若干異質鰭實施例中，於作業340(圖3)實施之異質磊晶回填處理進一步需要將LEO生長條件改變成新生長條件，該新生長條件具有於磊晶回填處理期間形成異質接面235之不同V/III生長先質比。
返回至圖3，於作業350，平面化異質磊晶結晶井材料，例如向下至井遮罩下之井遮罩或基板表面的程度。在圖4E中所描繪之示例實施例中，平面化結晶井材料140以與鄰近井凹部141之基板105的頂表面呈平面，移除了井凹部遮罩415。
基於作業360持續方法301(圖3)，其承擔n型結晶井材料及p型區上之圖案化鰭形遮罩。已知適於鰭形結構蝕刻之任何硬遮罩材料或硬遮罩材料堆疊可於作業360沉積，及使用適於橫向幾何及遮罩材料之任何習知微影及蝕刻技術圖案化。在圖4F中所描繪之示例實施例中，沉積複合鰭形遮罩材料435，其採用藉由單體遮罩材料437分隔之一或更多個介面材料436、438。圖4G進一步描繪將遮罩材料435同步圖案化為p型鰭形遮罩436及n型鰭形遮罩440。
返回至圖3，基於圖案化鰭形結構為n型異質磊晶井材料及p型基板材料而持續方法301。於作業370，首先遮罩p型區，同時將n型井材料蝕刻為鰭形結構，並於作業380，後續遮罩n型區，同時蝕刻p型井材料。在圖4H中所描繪之示例實施例中，各向異性蝕刻445凹陷未受鰭形遮罩440保護之井材料140的部分，以形成與鰭形遮罩440對齊之鰭形結構。實施各向異性n型鰭蝕刻445，同時藉由其下遮罩材料450，諸如類鑽碳材料，保護p型鰭形遮罩436。在示例III-V實施例中，n型鰭蝕刻445可為用於挑選之III-V組成的任何已知處理。
如圖4I中進一步所描繪，以任何已知處理移除遮罩材料450。實施區隔清除455，以移除井凹部側壁區隔，暴露基板105之側壁及留下井材料140及基板105間之橫向間隙271。如圖4J中進一步所描繪，實施各向異性p型鰭蝕刻465，同時藉由其下遮罩材料450，諸如類鑽碳材料，保護p型鰭形遮罩436。在示例矽基板實施例中，p型鰭蝕刻465可為任何已知各向異性矽蝕刻處理。接著移除遮罩材料450，以抵達圖4K中所描繪之複數遮罩n型鰭形結構468及遮罩n型鰭形結構469。
返回至圖3，於作業390持續方法301，期間沉積、平面化、及凹陷鰭形隔離介電，以暴露n型及p型鰭形結構之最上部。於作業390，因實施例不侷限於此方面，可使用適於回填遮罩鰭形結構之任何已知技術，沉積以上描述之任何鰭形隔離材料。在圖4L中所描繪之示例實施例中，鰭形隔離材料170回填遮罩鰭形結構及回填橫向間隙271，以接觸井隔離120。如圖4M中進一步所描繪，接著實施平面化拋光，其後為任何已知凹部蝕刻470，而同步暴露n型及p型鰭形結構之目標部。接著剝落p型及n型鰭形遮罩436、440，以抵達圖1A之上下文中導入之單片n型及p型結構101。
方法301接著於作業399結束，其中異質磊晶n型及p型鰭形結構被處理為鰭式FET。作業399承擔例如形成閘極堆疊及源極/汲極端部，其可由任何已知技術處理。圖5A-5D為依據若干實施例之沿圖1A中所描繪 之C-C'線之n型及p型鰭式FET之通道區的平面圖，演變為實施閘極替換(閘極最後)處理。
在閘極置換程序中，於n型及p型鰭形結構之通道區上形成閘極堆疊心軸。可採用任何已知犧牲閘極結構及製造技術。在若干實施例中，形成閘極堆疊心軸承擔於介電中介電沉積/平面化、圖案化孔洞，暴露鰭形結構，並以犧牲閘極堆疊回填孔洞。在圖5A所描繪之替代實施例中，犧牲閘極堆疊材料570係敷層沉積於n型及p型鰭形結構之上。如圖5B中進一步所描繪，犧牲閘極堆疊材料570圖案化為閘極心軸575。在所描繪之範例，犧牲閘極心軸575係形成於鰭形結構150、160之至少二側壁上，並置於鰭形隔離170上。可使用任何習知技術，沿鰭形結構150、160之側壁及閘極心軸575，進一步形成區隔介電(未描繪)。在形成閘極心軸之後，於鰭形結構之源極/汲極端部形成摻雜區(圖5B之平面外)。在若干實施例中，藉由於源極/汲極端部上沉積適於n型裝置及/或p型裝置之任何組成的第一重摻雜半導體，於一或更多個鰭形結構150、160上形成凸起源極/汲極區。如圖5C中進一步所描繪，接著沉積層際介電(ILD)172，並以閘極心軸575平面化。
接著相對於ILD 172而選擇性移除閘極心軸575，暴露鰭形材料及鰭形隔離材料170。在閘極心軸移除後，於鰭形結構之至少二側壁上形成永久性閘極堆疊。如圖5D中進一步所描繪，於p型鰭形結構160上沉積閘 極堆疊181，以完成複數p型(PMOS)電晶體591。於n型鰭形結構150上沉積閘極堆疊182，以完成複數n型(NMOS)電晶體592。雖然可利用任何已知閘極堆疊材料，在一示例實施例中，採用具9或更多單體相對介電常數之高k材料，連同具有適於n型鰭形結構150(例如III-V)及/或p型鰭形結構160(例如Si)之組成之功函數的閘極金屬。異質磊晶n型電晶體與p型電晶體之以井為基礎之集成，接著實質上以圖5D中所描繪之形式完成。使用任何習知金屬化，PMOS及NMOS FET 591、592接著可互連為CMOS電路，諸如6T SRAM格。亦可採用任何習知後端互連金屬化以於系統晶片(SOC)中形成處理器、記憶體、或二者之CMOS電路。
圖6為依據若干實施例之流程圖，描繪如圖1B中所描繪之利用與p型鰭形結構整合之複數以井為基礎之異質磊晶n型鰭形結構，製造互補鰭式FET對之方法601。方法601為方法301之延伸，其中第二井凹部係以p型井材料磊晶回填。方法601需要施作實質上如以上所描述之作業310、320、330、340及350，以形成被一或更多個異質磊晶回填並與相鄰基板被平面化之井凹部。在作業652，於回填之n型井凹部上形成遮罩，並以上述實質上針對n型井凹部之方式，將一或更多個p型井凹部蝕刻進入基板。在作業654，於p型井凹部內暴露基板表面上生長異質磊晶膜。例如，SiGe可形成於p型井凹部之未遮罩部。接著於作業656，以n型異質磊晶材料之頂 表面平面化p型井磊晶材料。基於平面化之二異質磊晶井，方法601實質上以與方法301相同方式進行。例如，在作業660，鰭形遮罩於n型磊晶井材料及p型磊晶井材料之上圖案化。於作業670、680，鰭形結構被圖案化為n型磊晶井材料及p型磊晶井材料。於作業690，沉積、平面化及凹陷蝕刻鰭形隔離，以暴露電氣隔離之磊晶n型及p型鰭形結構。在作業699，於鰭形結構中形成閘極堆疊及源極/汲極區，以結束方法601。
圖7描繪行動運算平台及資料伺服器機器，採用包括基於橫向過度生長異質磊晶井材料及ART結構之與p型電晶體單片整合之異質磊晶n型電晶體的SoC，例如文中其他地方所描述。伺服器機器706可為任何市售伺服器例如包括任何數量之高性能運算平台，其置於線架內並以網路連接在一起，用於電子資料處理，在示例實施例中包括封裝單片SoC 750。行動運算平台705可為任何可攜式裝置，係組配用於電子資料顯示、電子資料處理、電子資料傳輸等。例如，行動運算平台705可為平板電腦、智慧手機、膝上型電腦等任一項，並可包括顯示幕(例如電容式、電感式、電阻式、或光學觸控螢幕)、晶片型或封裝型集成系統710、及電池715。
不論係置於放大圖720中所描繪之集成系統710內，或做為伺服器機器706內之獨立封裝晶片，封裝單片SoC 750包括記憶體區塊(例如RAM)；處理器區塊(例如微處理器、多核心微處理器、圖形處理器等)， 如文中其他地方所描述，其包括基於橫向過度生長異質磊晶井材料及ART結構而與至少一矽通道p型FET單片整合之至少一不含矽n型通道FET(例如III-V通道FET)。單片SoC 750可進一步耦接至線路板、基板、或轉接板760，連同下列一或更多項：電力管理積體電路(PMIC)730；RF(無線)積體電路(RFIC)725，其包括寬頻RF(無線)發送器及/或接收器(TX/RX)(例如包括數位基帶，且類比前端模組進一步包含傳輸路徑上之功率放大器，及接收路徑上之低雜訊放大器)；及控制器735。
功能上，PMIC 730可實施電池電力調節、DC至DC轉換等，並具有耦接至電池715之輸入，及具有提供電流供應至其他功能膜組織輸出。如示例實施例中進一步描繪，RFIC 725具有耦接至天線(未顯示)之輸出，以實施任何若干無線標準或協定，包括但不侷限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物，以及指定用於3G、4G及更先進之任何其他無線協定。在替代實施中，每一該些廣泛模組可整合至個別IC上或整合於單片SoC 750中。
圖8為依據本發明之實施例之電子運算裝置的功能方塊圖。運算裝置800可於例如平台705或伺服器機器706內發現。裝置800進一步包括主機板802，容納 若干組件諸如但不侷限於處理器804(例如應用處理器)，其可進一步結合至少一不含矽n型通道FET(例如III-V通道FET)，而與基於橫向過度生長異質磊晶井材料及ART結構之至少一矽通道p型FET單片整合，例如文中其他地方所描述。處理器804可實體及/或電耦接至主機板802。在若干範例中，處理器804包括封裝於處理器804內之積體電路晶粒。通常，「處理器」或「微處理器」用詞可指處理來自暫存器及/或記憶體之電子資料，而將電子資料轉換為可進一步儲存於暫存器及/或記憶體中之其他電子資料的任何裝置或部分裝置。
在各式範例中，一或更多個通訊晶片806亦可實體及/或電耦接至主機板802。在進一步實施中，通訊晶片806可為處理器804之一部分。依據其應用，運算裝置800可包括其他組件，可或不可實體及電耦接至主機板802。該些其他組件包括但不侷限於揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、固態硬碟(SSD)、光碟(CD)、數位影音光碟(DVD)等)。
通訊晶片806可致能無線通訊，用於將資料轉移至及自運算裝置800。「無線」用詞及其衍生字可用 以描述電路、裝置、系統、方法、技術、通訊通道等，可經由使用調變電磁輻射而將資料傳遞通過非固態媒體。此用詞並非暗示相關裝置不包含任何線路，儘管在若干實施例中可能不包含任何線路。通訊晶片806可實施任何若干無線標準或協定，包括但不侷限於文中其他地方所描述者。如所討論，運算裝置800可包括複數通訊晶片806。例如，第一通訊晶片可專用於短距離無線通訊，諸如Wi-Fi及藍牙，及第二通訊晶片可專用於長距離無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
雖然已參照各式實施描述文中提出之某些特徵，此描述不希望以限制之意義解譯。因此，對熟悉本技藝之人士顯而易見的是，文中所描述之實施以及本揭露相關之其他實施的各式修改，視為在本揭露之精神及範圍內。
將認同的是本發明不侷限於所描述之實施例，但可以修改及替代實現而未偏離申請項之範圍。例如，以上實施例可包括以下進一步提供之部件的特定組合。
在一或更多個第一實施例中，單片半導體鰭形結構，包含：基板之第一區中之第一井凹部，第一井凹部包含置於井底上之非結晶井隔離材料，及置於井隔離材料上之單晶異質磊晶井材料，其中，井材料藉由異質磊晶材料之一或更多個柱體延伸穿越井隔離材料，而於井底耦 接至基板之晶種表面。鰭形結構進一步包含非結晶鰭形隔離材料，置於第一井凹部之上，及鄰近第一區之基板之第二區之上；第一結晶鰭，從井材料延伸並突出穿越鰭形隔離材料；以及IV族材料之第二鰭，從基板之第二區延伸並突出穿越鰭形隔離材料。
在至少若干第一實施例中，第一井之最小橫向尺寸較柱體之最長橫向尺寸大至少一個數量級。
在至少若干第一實施例中，非結晶鰭形隔離材料在置於井隔離材料上之結晶異質磊晶材料的側壁附近延伸，使結晶異質磊晶材料與基板之第二區電氣絕緣。
在上述至少若干實施例中，鰭形隔離材料接觸井隔離材料。
在至少若干第一實施例中，第一結晶異質磊晶鰭具有線差排密度，較結晶異質磊晶柱體材料小至少三個數量級。
在至少若干第一實施例中，第一井凹部之最小橫向尺寸為至少100μm；柱體之最長橫向尺寸小於4μm；柱體具有至少2：1之高寬比；以及第一鰭及第二鰭之最小橫向尺寸小於10nm。
在至少若干第一實施例中，第一鰭形延伸之井材料的第一表面為平面，且第二鰭從第二區中之第二表面延伸。
在至少若干第一實施例中，鰭形結構進一步包含：基板之第二區中之第二井凹部，第二井凹部包含包 含Ge之單晶IV族井材料；以及第二鰭包含選自由Si、Ge、及SiGe組成之群組的IV族材料。
在至少若干第一實施例中，柱體材料包含單晶III-V材料，形成與基板之第一異質接面；以及第一鰭之異質磊晶材料形成與井材料之第二異質接面。
在上述至少若干實施例中，基板包含矽；第一鰭包含InGaAs；以及第二鰭包含矽。
在一或更多個第二實施例中，積體電路(IC)，包含：複數n型鰭式FET，從結晶矽基板之第一區中之井凹部內所包含之單晶III-V材料之一基體延伸，井凹部用介電井隔離材料作內材，除了經由井隔離材料耦接至基板之晶種表面之結晶III-V材料的一或更多個柱體以外；以及IC進一步包含複數p型鰭式FET，從結晶矽基板之第二區延伸。
在至少若干第二實施例中，複數n型鰭式FET係排列於井凹部之第一橫向尺寸上；以及結晶III-V材料之一或更多個柱體包含排列於第一橫向尺寸及正交於第一橫向尺寸之第二橫向尺寸上之複數柱體。
在一或更多個第三實施例中，互補場效電晶體對之製造方法包含於結晶矽基板之第一區中，蝕刻第一井凹部。方法進一步包含以介電井隔離材料回填第一井凹部，超過第一井凹部，至第二區中低於基板表面之程度。方法進一步包含形成一或更多個孔洞穿越井隔離材料，暴露於井底之結晶基板表面。方法進一步包含異質磊晶生長 單晶柱體，其包含於一或更多個孔洞內之暴露基板表面上之III-V材料。方法進一步包含從柱體橫向地過度生長單晶III-V材料，並以單晶III-V材料回填第一井凹部之剩餘部分。方法進一步包含與第二區中之基板表面平面化回填之III-V材料表面。方法進一步包含於第一區及第二區上，圖案化鰭形遮罩。方法進一步包含蝕刻第一鰭進入過度生長之III-V材料，及蝕刻第二鰭進入第二區。方法進一步包含於第一鰭及第二鰭上，形成閘極堆疊。方法進一步包含形成接點金屬化，其耦接至第一鰭及第二鰭之源極/汲極端部。
在至少若干第三實施例中，方法進一步包含於第一鰭及第二鰭上，沉積非結晶鰭形隔離介電，鰭形隔離介電覆蓋過度生長之III-V材料之側壁。
在上述至少若干第三實施例中，方法進一步包含於井隔離材料上，沉積鰭形隔離材料，而橫向地分隔過度生長之III-V材料與第二區中的結晶材料。
在至少若干第三實施例中，方法進一步包含於結晶矽基板之第二區中，蝕刻第二井凹部；磊晶生長包含Ge之單晶IV族井材料；以及蝕刻第二鰭進入IV族材料。
在至少若干第三實施例中，方法進一步包含形成一或更多個孔洞穿越井隔離材料，進一步包含蝕刻一或更多個孔洞，其具有較第一井凹部之最小橫向尺寸小至少一個數量級之最長橫向尺寸。
在至少若干第三實施例中，方法進一步包含於井凹部之側壁上形成非結晶區隔材料，未被井隔離材料覆蓋，以避免井凹部側壁上III-V材料之晶種異質磊晶生長；以及在沉積非結晶鰭形隔離介電進入藉由區隔材料移除所留下之凹部之前，移除區隔材料。
在至少若干第三實施例中，從柱體異質磊晶生長單晶柱體，及橫向地過度生長單晶III-V材料，進一步包含首先生長GaAs、InP、InAs、InGaAs、AIGaAs、GaP、AIAs、InGaP；以及以單晶III-V材料回填第一井凹部之剩餘部分，進一步包含其次異質磊晶生長GaAs、InP、InAs、InGaAs、AIGaAs、GaP、AIAs、InGaP。
在至少若干第三實施例中，方法進一步包含遮罩經平面化回填之III-V材料；於結晶矽基板之第二區中，蝕刻第二井凹部；藉由異質磊晶生長包含Ge之材料，而回填第二井凹部；以及平面化包含Ge之經回填之經材料之表面，而與經回填之III-V材料之表面呈平面。
然而，以上實施例不侷限於此方面，且在各式實施中，以上實施例可包括僅採用該等部件之子集、採用不同級之該等部件、採用該等部件之不同組合、及/或採用清晰表列之部件以外之其餘部件。因此，本發明之範圍應參照申請項連同其相同論述之完整範圍而予判斷。
101‧‧‧單片鰭形結構
105‧‧‧矽基板
130‧‧‧異質磊晶柱體
141‧‧‧井凹部
150‧‧‧n型鰭形結構
160‧‧‧p型鰭形結構
170‧‧‧非結晶鰭形隔離材料

Claims (15)

  1. 一種單片半導體鰭形結構，包含：基板之第一區中之第一井凹部，該第一井凹部包含置於該井底上之非結晶井隔離材料，及置於該井隔離材料上之結晶異質磊晶井材料，其中，該井材料藉由異質磊晶材料之一或更多個柱體延伸穿越該井隔離材料，而於該井底耦接至該基板之晶種表面；非結晶鰭形隔離材料，置於該第一井凹部之上，及鄰近該第一區之基板之第二區之上；第一結晶鰭，從該井材料延伸並突出穿越該鰭形隔離材料；以及IV族材料之第二鰭，從基板之該第二區延伸並突出穿越該鰭形隔離材料，其中，該非結晶鰭形隔離材料在置於該井隔離材料上之該結晶異質磊晶材料的側壁附近延伸，使該結晶異質磊晶材料與該基板之該第二區電氣絕緣，並且其中，該鰭形隔離材料接觸該井隔離材料。
  2. 如申請專利範圍第1項之鰭形結構，其中，該第一井凹部之最小橫向尺寸較該柱體之最長橫向尺寸大至少一個數量級。
  3. 如申請專利範圍第1項之鰭形結構，其中：該第一結晶異質磊晶鰭具有線差排密度，較該結晶異質磊晶柱體材料小至少三個數量級。
  4. 如申請專利範圍第2項之鰭形結構，其中： 該第一井凹部之最小橫向尺寸為至少100μm；該柱體之最長橫向尺寸小於4μm；該柱體具有至少2：1之高寬比；以及該第一鰭及該第二鰭之最小橫向尺寸小於10nm。
  5. 如申請專利範圍第1項之鰭形結構，其中：該第一鰭形延伸之該井材料的第一表面為平面，且該第二鰭從該第二區中之第二表面延伸。
  6. 如申請專利範圍第1項之鰭形結構，進一步包含：該基板之該第二區中之第二井凹部，該第二井凹部包含包含Ge之單晶IV族井材料；以及其中，第二鰭包含選自由Si、Ge、及SiGe組成之群組的IV族材料。
  7. 如申請專利範圍第1項之鰭形結構，其中：該柱體材料包含單晶III-V材料，形成與該基板之第一異質接面；以及該第一鰭之該異質磊晶材料形成與該井材料之第二異質接面。
  8. 如申請專利範圍第7項之鰭形結構，其中：該基板包含矽；該第一鰭包含InGaAs；以及該第二鰭包含矽。
  9. 一種積體電路(IC)，包含：複數n型鰭式FET，從結晶矽基板之第一區中之井凹 部內所包含之結晶III-V材料之一基體延伸，該井凹部用介電井隔離材料作內材，除了經由該井隔離材料耦接至該基板之晶種表面之該結晶III-V材料的一或更多個柱體以外；以及複數p型鰭式FET，從該結晶矽基板之第二區延伸，其中，該複數n型鰭式FET係排列於該井凹部之第一橫向尺寸上；並且結晶III-V材料之該一或更多個柱體包含排列於該第一橫向尺寸及正交於該第一橫向尺寸之第二橫向尺寸上之複數柱體。
  10. 一種互補場效電晶體對之製造方法，該方法包含：於結晶矽基板之第一區中，蝕刻第一井凹部；以介電井隔離材料回填該第一井凹部，超過該第一井凹部，至第二區中低於該基板表面之程度；形成一或更多個孔洞穿越該井隔離材料，於該井底暴露結晶基板表面；於該第一井凹部之側壁上形成非結晶區隔材料，該區隔材料未被該井隔離材料覆蓋；異質磊晶生長單晶柱體，其包含該一或更多個孔洞內之該暴露基板表面上之III-V材料；從該柱體橫向地過度生長單晶III-V材料，並以單晶III-V材料回填該第一井凹部之剩餘部分；平面化該回填之III-V材料表面，而與第二區中之基 板表面呈平面；於第一區及第二區上，圖案化鰭形遮罩；蝕刻第一鰭進入過度生長之III-V材料，及蝕刻第二鰭進入該第二區；移除該區隔材料；在移除該區隔材料之後，於該第一鰭及該第二鰭上，沉積非結晶鰭形隔離材料，該鰭形隔離材料覆蓋該過度生長之III-V材料之側壁且接觸該井隔離材料；於該第一鰭及該第二鰭上，形成閘極堆疊；以及形成接點金屬化，耦接至該第一鰭及該第二鰭之源極/汲極端部。
  11. 如申請專利範圍第10項之方法，進一步包含於該井隔離材料上，沉積該鰭形隔離材料，而橫向地分隔該過度生長之III-V材料與該第二區中的結晶材料。
  12. 如申請專利範圍第10項之方法，進一步包含：於結晶矽基板之該第二區中，蝕刻第二井凹部；磊晶生長包含Ge之結晶IV族井材料；以及蝕刻該第二鰭進入該IV族材料。
  13. 如申請專利範圍第10項之方法，其中：形成該一或更多個孔洞穿越該井隔離材料，進一步包含蝕刻一或更多個孔洞，其具有較該第一井凹部之最小橫向尺寸小至少一個數量級之最長橫向尺寸。
  14. 如申請專利範圍第10項之方法，其中：從該柱體異質磊晶生長該單晶柱體，及橫向地過度生 長該單晶III-V材料，進一步包含首先生長GaAs、InP、InAs、InGaAs、AIGaAs、GaP、AIAs、InGaP；以及以單晶III-V材料回填該第一井凹部之剩餘部分，進一步包含其次異質磊晶生長GaAs、InP、InAs、InGaAs、AIGaAs、GaP、AIAs、InGaP。
  15. 如申請專利範圍第10項之方法，進一步包含：遮罩該平面化回填之III-V材料；於該結晶矽基板之第二區中，蝕刻第二井凹部；藉由異質磊晶生長包含Ge之材料，而回填該第二井凹部；以及平面化包含Ge之該回填之材料之表面以與該回填之III-V材料之表面呈平面。
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