KR102370218B1 - 헤테로에피택셜 n-형 트랜지스터들과 p-형 트랜지스터들의 웰 기반 집적 - Google Patents

헤테로에피택셜 n-형 트랜지스터들과 p-형 트랜지스터들의 웰 기반 집적 Download PDF

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매튜 브이. 메츠
길버트 듀이
찬드라 에스. 모하파트라
잭 티. 카발리에로스
아난드 에스. 머시
나디아 엠. 라할-오라비
타히르 가니
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Abstract

비-실리콘 핀 구조체들이 기판의 웰 리세스에서 결정질 헤테로에피택셜 웰 재료로부터 연장한다. III-V 핀FET들이 웰 리세스 내의 핀 구조체들 상에 형성될 수 있으면서 IV족 핀FET들이 웰 리세스에 인접한 기판의 지역에서 형성된다. 웰 재료는 기판의 시딩 표면에 웰 재료를 커플링시키는 격리 재료를 통과하는 필러들을 둘러싸는 비정질 격리 재료에 의해 기판으로부터 전기적으로 격리될 수 있고 결정 성장 결함들을 트랩핑할 수 있다. 필러들은 측방향 에피택셜 과도성장에 의해 웰-격리 재료 위로 연장될 수 있고 웰 리세스는 고품질의 단결정으로 채워진다. 웰 재료는 인접한 기판 지역들과 평탄화될 수 있다. n-형 핀 구조체들이 기판으로부터 제작된 p-형 핀 구조체들과 연속하여 웰 재료로부터, 또는 제2 에피택셜 웰로부터 제작될 수 있다.

Description

헤테로에피택셜 n-형 트랜지스터들과 p-형 트랜지스터들의 웰 기반 집적
휴대용 전자 애플리케이션들에서의 집적 회로들(integrated circuits)(IC들)에 대한 수요가 더 높은 수준의 반도체 디바이스 집적에 동기가 되고 있다. 개발 중인 많은 고급 반도체 디바이스들은 화합물 반도체 재료들(예컨대, GaAs, InP, InGaAs, InAs, 및 III-N 재료들)을 포함하는 비-실리콘 반도체 재료들을 활용한다. 이들 비-실리콘 재료 시스템들은 금속 산화물 반도체 전계 효과 트랜지스터들(metal oxide semiconductor field effect transistors)(MOSFET들) 및 다른 형태들의 고 이동도 트랜지스터들(high mobility transistors)(HEMT)을 제작하기 위해 채용될 수 있다. 비-실리콘 재료 시스템들은 포토닉스(예컨대, LED들), 광전변환공학, 및 센서들에 또한 유용하며, 그 중 하나 이상이 전자 디바이스 플랫폼에서 실리콘-계 디바이스들과 집적하는데 유용할 수 있다.
비-실리콘 트랜지스터들을 제작하는 하나의 기법이 실리콘 기판 위에 비-평면, 비-실리콘 결정질 디바이스 지역(예컨대, 핀 채널 지역)을 형성하는 것을 포함한다. 디바이스 지역 재료 및/또는 밑에 있는 재료가 기판과의 적어도 하나의 헤테로구조체를 형성한다. 이러한 헤테로구조체들이 이론상으로는 고성능 N-형 디바이스들과 기존의 실리콘-채널식 P-형 디바이스들의 모놀리식 집적을 가능하게 하지만, 분기하는 디바이스 아키텍처들이 지금까지는 헤테로에피택셜 N-형 디바이스들을 채용하는 CMOS 회로들의 고 볼륨 제조를 비실용적이 되게 하고 있다.
본 명세서에서 설명되는 재료는 첨부 도면들에서 예로서 예시되지만 제한으로서 예시되지는 않는다. 단순화 및 명료화를 위해, 도면들에서 예시된 엘리먼트들은 반드시 축척대로 그려지지는 않는다. 예를 들어, 일부 엘리먼트들의 치수들은 명료함을 위해 다른 엘리먼트들에 비하여 과장될 수 있다. 게다가, 적절히 고려되는 경우, 참조 라벨들은 대응하거나 유사한 엘리먼트들을 표시하기 위해 도면들 중에서 반복되어 있다. 도면들 중에서:
도 1a는 일부 실시예들에 따른, CMOS 집적 회로(IC)를 구현하기 위한 상보성 핀FET들을 제작하기에 적합한 실리콘 기판 위에서 복수의 p-형 핀 구조체들과 집적된 복수의 웰 기반 헤테로에피택셜 n-형 핀 구조체들의 평면도이며;
도 1b는 일부 대체 실시예들에 따른, CMOS 집적 회로(IC)를 구현하기 위한 상보성 핀FET들을 제작하기에 적합한 실리콘 기판 위에서 복수의 p-형 핀 구조체들과 집적된 복수의 웰 기반 헤테로에피택셜 n-형 핀 구조체들의 평면도이며;
도 2a는 일부 실시예들에 따른, 도 1a에 묘사된 복수의 n-형 및 p-형 핀 구조체들의 폭을 통과하는 단면도를 예시하며;
도 2b는 일부 실시예들에 따른, 도 1b에 묘사된 복수의 n-형 및 p-형 핀 구조체들의 폭을 통과하는 단면도를 예시하며;
도 3은 일부 실시예들에 따른, 도 1a에 묘사된 바와 같은 p-형 핀 구조체들과 집적된 웰 기반 헤테로에피택셜 n-형 핀들을 이용하여 한 쌍의 상보성 핀FET들을 제작하는 방법을 예시하는 흐름도이며;
도 4a, 도 4b, 도 4c, 도 4d, 도 4e, 도 4f, 도 4g, 도 4h, 도 4i, 도 4j, 도 4k, 도 4l, 도 4m, 및 도 4n은 일부 실시예들에 따른, 도 3에 예시된 방법이 수행될 때 전개되는 n-형 및 p-형 핀 구조체들의 단면도들이며;
도 5a, 도 5b, 도 5c, 및 도 5d는 일부 실시예들에 따른, 게이트 교체 공정이 수행될 때 전개되는 n-형 및 p-형 핀FET들의 채널 지역들의 단면도들이며;
도 6은 일부 실시예들에 따른, 도 1b에 묘사된 바와 같은 복수의 p-형 핀 구조체들과 집적된 복수의 웰 기반 헤테로에피택셜 n-형 핀 구조체들을 이용하여 한 쌍의 상보성 핀FET들을 제작하는 방법을 예시하는 흐름도이며;
도 7은 본 발명의 실시예들에 따른, 복수의 p-형 핀 구조체들과 집적된 복수의 웰 기반 헤테로에피택셜 n-형 핀 구조체들을 이용하여 상보성 핀FET들을 포함하는 SoC를 채용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시하며;
도 8은 본 발명의 일 실시예들에 따른, 전자 컴퓨팅 디바이스의 기능 블록도이다.
하나 이상의 실시예들이 동봉된 도면들을 참조하여 설명된다. 특정 구성들 및 배열들이 상세히 묘사되고 논의되지만, 이는 예시 목적만으로 행해진다는 것이 이해되어야 한다. 본 기술분야의 통상의 기술자들은 명세서의 정신 및 범위로부터 벗어남 없이 다른 구성들 및 배열들이 가능하다는 것을 인식할 것이다. 본 명세서에서 설명되는 기법들 및/또는 배열들은 본 명세서에서 상세히 설명된 것이 아닌 다양한 다른 시스템들 및 애플리케이션들에 채용될 수 있다는 것이 본 기술분야의 통상의 기술자들에게는 명백할 것이다.
본 출원서의 일부를 형성하고 예시적인 실시예들을 도시하는 첨부 도면들이 다음의 상세한 설명에서 참조된다. 게다가, 다른 실시예들이 이용될 수 있고 청구된 요지의 범위로부터 벗어나지 않고서도 구조적 및/또는 논리적 변경들이 이루어질 수 있다는 것이 이해된다. 방향들 및 참조들, 예를 들어, 위로, 아래로, 상단, 하단 등이 도면들에서의 특징들의 설명을 단지 용이하게 하는데 사용될 수 있다는 것에 또한 주의해야 한다. 그러므로, 다음의 상세한 설명은 제한하는 의미로 취해질 것이 아니고, 청구된 요지의 범위는 첨부의 청구항들 및 그것들의 동등물들에 의해서만 정의된다.
다음의 설명에서, 수많은 세부사항들이 언급된다. 그러나, 본 개시내용은 이들 특정 세부사항들 없이 실용화될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 일부 경우들에서, 널리 공지된 방법들 및 디바이스들이 본 발명의 불분명함을 피하기 위해, 세부적으로가 아니라, 블록도 형태로 도시되어 있다. "일 실시예" 또는 "하나의 실시예" 또는 "일부 실시예들"에 대한 본 명세서 전체에 걸친 언급은 실시예들에 관련하여 설명되는 특정한 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 하나 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 다양한 위치들에서의 "일 실시예에서" 또는 "하나의 실시예에서", 또는 "일부 실시예들"이라는 어구의 출현들은 반드시 본 발명의 동일한 실시예를 언급하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 기능들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 결합될 수 있다. 예를 들어, 제1 실시예가 두 개의 실시예들에 연관된 특정 특징들, 구조들, 기능들, 또는 특성들이 상호 배타적이지 않은 제2 실시예와 조합될 수 있다.
상세한 설명과 첨부의 청구항들에서 사용되는 바와 같이, 문맥이 명확히 달리 나타내지 않는 한, 단수형들은 복수형도 포함하는 것을 의도하고 있다. 본 명세서에서 사용되는 바와 같은 "및/또는"이란 용어는 연관된 열거 아이템들 중 하나 이상의 아이템들의 임의의 및 모든 가능한 조합들을 언급하고 포괄한다는 것 또한 이해될 것이다.
"커플링되는" 및 "접속되는"이란 용어들은 그것들의 파생어들과 함께, 컴포넌트들 사이의 기능적 또는 구조적 관계들을 설명하기 위해 본 명세서에서 사용될 수 있다. 이들 용어들이 서로 동의어들로서 의도되지 않는다는 것이 이해되어야 한다. 오히려, 특정 실시예들에서, "접속되는"은 둘 이상의 엘리먼트들이 서로 직접 물리적, 광학적, 또는 전기적 접촉하고 있다는 것을 표시하기 위해 사용될 수 있다. "커플링되는"은 둘 이상의 엘리먼트들이 서로 직접 또는 간접적으로(그것들 사이의 다른 개재 엘리먼트들을 가짐) 물리적 또는 전기 접촉한다는 것, 및/또는 둘 이상의 엘리먼트들이 (예컨대, 인과 관계에서처럼) 서로 협력하거나 또는 상호작용한다는 것을 표시하는데 사용될 수 있다.
본 명세서에서 사용되는 바와 같은 "위에", "아래에," "사이에", 및 "상에"란 용어들은 이러한 물리적 관계들이 주목할 만한 하나의 컴포넌트 또는 재료의 다른 컴포넌트들 또는 재료들에 대한 상대적 포지션을 지칭한다. 예를 들어 재료들의 맥락에서, 다른 것 위에 또는 아래에 배치된 하나의 재료 또는 재료는 하나 이상의 개재 재료들과 직접적으로 접촉할 수 있거나 또는 하나 이상의 개재 재료들을 가질 수 있다. 더구나, 재료들 또는 두 개의 재료들 사이의 배치된 하나의 재료는 두 개의 층들과 직접적으로 접촉할 수 있거나 또는 하나 이상의 개재 층들을 가질 수 있다. 그 반면, 제2 재료 또는 재료 "상의" 제1 재료 또는 재료는 해당 제2 재료/재료와 직접 접촉하고 있다. 유사한 구분들이 컴포넌트 어셈블리들의 맥락에서 이루어진다.
본 명세서 전체에 걸쳐, 그리고 청구범위에서 사용되는 바와 같이, "중 적어도 하나" 또는 "중 하나 이상"이란 용어와 결합되는 아이템들의 리스트는 열거된 항목들의 임의의 조합을 의미할 수 있다. 예를 들어, "A, B 또는 C 중 적어도 하나"라는 어구는 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B 및 C를 의미할 수 있다.
실리콘 기판의 웰 리세스 내에 매립된 단결정질 헤테로에피택셜 웰 재료로부터 연장하는 비-실리콘 핀 구조체들의 예시적인 실시예들이 아래에서 설명된다. 일부 실시예들에서, 디바이스들, 이를테면 III-V 핀FET들이, 융기된 핀 구조체들 상에 형성되는 한편 IV족 핀FET들이 웰 리세스에 인접한 실리콘 기판의 지역에 형성된다. 일부 실시예들에서, 헤테로에피택셜 웰 재료는 기판의 시딩 표면에 헤테로에피택셜 웰 재료를 커플링시키는 웰-격리 재료를 통과하는 하나 이상의 헤테로에피택셜 필러들을 제외하고는 비정질 격리 재료에 의해 기판으로부터 실질적으로 격리되고 애스펙트 비 트랩핑(aspect ratio trapping)(ART)을 통해 헤테로에피택셜 웰 재료의 결정 품질을 개선하는 역할을 추가로 한다. 측방향 에피택셜 과도성장이 웰-격리 재료 위에 필러를 확장하기 위해 채용된다. 웰 리세스의 나머지는 고품질의 결정의 성장으로 되메움(back-fill)된다. 일단 헤테로에피택셜 웰 재료가 성장되어 인접한 기판 지역들과 평탄화되면, n-형 핀 구조체들은 기판의 인접한 지역으로부터 제작된 p-형 핀 구조체들, 또는 제2 에피택셜 웰과 연속하여 웰 재료로부터 제작될 수 있다.
주목할 만하게도, 본 명세서에서의 일부 실시예들은 기판의 인접한 지역들에서 p-형 핀 제작과 양립하는 방식으로 복수의 고품질 단결정질 n-형 핀들 속으로 추가로 가공될 충분히 낮은 전위 밀도 및 충분히 큰 풋프린트 둘 다를 갖는 단/단일결정질 재료(예컨대, III-V 재료)의 아일랜드들을 제조하기 위해 애스펙트 비 트랩핑(ART) 에피택셜 기법들 및 측방향 에피택셜 과도성장 기법들 양쪽 모두를 채용한다. 평면 가공을 용이하게 하기 위해, 핀 구조체들의 리소그래픽 패터닝에서 중요한 예를 들어, 단결정질 재료는 기판에서의 웰 리세스 내에서 과도성장되고 주위의 기판의 레벨로 평탄화된다.
아래에서 추가로 설명되는 일부 실시예들에서, 복수의 등변다각형 개구부들이 웰-격리 재료에 기판 시딩 표면을 노출시키도록 형성된다. 개구부들 내에서 성장된 헤테로에피택셜 필러들은 두 개의 측방향 치수들로 국한되어, 필러 내의 애스펙트 비 트랩핑을 향상시키고 필러로부터의 그 뒤의 과도성장하는 웰 재료의 품질을 개선한다.
도 1a는 일부 실시예들에 따른, 양쪽 모두의 구조체들이 실리콘 기판(105) 위에 배치된 복수의 p-형 핀 구조체들(160)에 인접한 복수의 n-형 핀 구조체들(150)의 평면도이다. 핀 구조체들(150, 160)은 CMOS 집적 회로(IC)를 구현하기 위한 상보성 핀FET들을 제작하기에 적합한 모놀리식 핀 구조체(101)의 컴포넌트들이다. 핀 구조체들(150, 160)은, 예를 들어 적어도 캐리어 전도 채널을 제공하는 디바이스 층으로서 역할을 하는 것이다. 본 명세서에서 사용되는 바와 같이, "n-형" 및 "p-형"이란 용어들은 핀을 채널 재료로서 채용하는 FET의 다수 캐리어의 유형(전자 또는 정공)에 관련된다. 예시적인 실시예들에서, "n-형" 및 "p-형" 핀들(150, 160)은 별개의 벌크 격자 재료들에 의해 구분된다. 예를 들어, 일부 유리한 실시예들에서 각각의 n-형 핀 구조체(150)는 III-V 재료(예컨대, GaAs, InP, InAs, InGaAs, AlGaAs, GaP, AlAs, InGaP)이다. III-V 재료들을 채용하는 n-형 다수 캐리어 디바이스들(예컨대, NMOS FETS)이 적어도 부분적으로는 높은 전자 이동도로 인해 유리하다.
비록 예시적인 III-V n-형 핀 구조체들 및 III-V n-형 핀FET 실시예들이 논의의 명료함을 위해 본 명세서에서 일관되게 채용되지만, 대체 반도체 재료 시스템들의 특성들과 친숙한 본 기술분야의 통상의 기술자는 예시적인 III-V 실시예들 및 대체 재료 시스템 사이의 두드러진 비호환성의 일부 특정 선험 지식이 없는 다른 헤테로에피택셜 핀 구조체들에 본 명세서에서 설명되는 기법들을 성공적으로 적용할 수 있을 것이라고 기대된다. 예를 들어, III-N 재료 시스템(예컨대, AlN, GaN, AlGaN, InAlGaN)을 비제한적으로 포함하는 대체 비-실리콘 재료 시스템들이 본 명세서에서 설명되는 기법들 및 아키텍처들과 또한 타협할 수 있다.
일부 실시예들에서, p-형 핀 구조체들(160)은 IV족 재료(예컨대, Si, Ge, SiGe)인 반도체 채널 지역을 제공하는 것이다. IV족 재료들을 채용하는 p-형 다수 캐리어 디바이스들이 적어도 부분적으로는 높은 정공 이동도로 인해 유리하다. 핀 구조체들(150, 160) 중 어느 하나 또는 양쪽 모두는 최고 캐리어 이동도에 대해 진성(불순물 도핑이 신중히 도입되지 않음)일 수 있다. 대안적으로, 핀 구조체들(150, 160) 중 어느 하나 또는 양쪽 모두는, 예를 들어 FET의 임계 전압들(Vt)을 튜닝하기 위해 전기적으로 액티브 불순도로 도핑될 수 있다. 핀 구조체들(150, 160)의 선택된 부분들은, 예를 들어 소스/드레인 단들이 그 뒤에 정의될 때, 또한 부대적으로 도핑될 수 있다.
하나의 예시적인 실시예에서, 기판(105)은 실리콘(Si)인데, 이는 비-실리콘 FET(101)와 기존의 실리콘-채널식 MOSFET들(묘사되지 않음)을 모놀리식으로 집적하는데 유리하다. 실질적으로 단결정질 Si 기판의 결정학적 배향이 (100), (111), 또는 (110) 중 임의의 것일 수 있다. 다른 결정학적 배향들이 또한 가능하다. 예를 들어, 반도체 표면은, 예를 들어 단결정질 헤테로에피택셜 재료의 핵생성을 용이하게 하기 위해, 예를 들어 [110] 쪽으로 2~10° 미스컷(miscut), 또는 오프컷(offcut)될 수 있다. 다른 기판 실시예들이, 예를 들어 탄화규소(SiC), 사파이어, III-V 화합물 반도체(예컨대, GaAs), SOI(silicon on insulator) 기판, 게르마늄(Ge), 또는 실리콘-게르마늄(SiGe) 중 임의의 것인 기판(105)을 가지는 것이 또한 가능하다.
각각의 n-형 핀 구조체(150) 및 p-형 핀 구조체(160)가 기판(105) 위에 배치된 주위의 비정질 핀-격리 재료(170)를 넘어서 돌출하는 비-평면 반도체 몸체부이다. 비정질 핀-격리 재료(170)가 그렇지 않으면 서로 커플링되지 않는 상이한 핀들을 채용하는 트랜지스터들 사이에 전기 격리를 제공하기에 적합한 임의의 재료일 수 있다. 일부 예시적인 실시예들에서, 핀-격리 재료(170)는 실리콘 이산화물이다. 다른 적합한 재료들은 저-k 재료들(예컨대, 2.5 미만의 비유전상수)을 포함한다. 비록 실시예들이 이 점으로 제한되지 않지만, 다른 예시적인 핀-격리 재료들은 탄소-도핑된 산화물들, 실록산 유도체들 및 폴리머 유전체들(예컨대, 벤조시클로부텐, 다공성 메틸 실세스퀴옥산)을 포함한다. 일부 실시예들에서, 각각의 n-형 핀 구조체(150) 및 p-형 핀 구조체(160)는 단결정질이며, 제1 차원(예컨대, y)에서 가장 짧은 측방향 길이와 제2 차원(예컨대, x)에서 가장 긴 측방향 길이를 가진다. 임계 치수들은 n-형 핀 구조체(150)와 p-형 핀 구조체(160) 바로 그 사이에 있을 수 있지만, 예시적인 실시예들에서 둘 다의 치수들은 20 nm 미만, 유리하게는 10 nm 미만이다. 핀 구조체들은 다수의 미크론, 심지어 수백 미크론 길이인 가장 긴 길이들을 가져서, 각각의 핀 구조체(150, 160)가 그 뒤에 많은 별개의 핀FET들 속으로 두 갈래로 나뉘는 것을 허용할 수 있다.
일부 실시예들에서, n-형 핀 구조체들(150) 및 p-형 핀 구조체들(160) 중 적어도 하나의 구조체는 기판(105)에서의 웰 리세스 내에 포함되는 단결정질 헤테로에피택셜 웰 재료로부터 연장한다. 예시적인 실시예에서, n-형 핀 구조체들(150)은 핀-격리 재료(170) 아래에 배치된 것으로서 파선으로 표시된 웰 리세스(141) 위에 배치된다. p-형 핀 구조체들(160)은 임의의 웰 리세스 위에 배치되지 않고, 대신 기판(105)의 표면으로부터 직접적으로 연장한다. 웰 리세스(141)는 n-형 핀 구조체(150)의 CD보다 상당히 큰 최소 측방향 치수를 가진다. 도 1a에 예시된 예시적인 실시예들에서, 웰 리세스(141)는 복수의 n-형 핀 구조체(150)가 최소 측방향 웰 리세스 치수(L1) 전체에 걸쳐 배열되도록 n-형 핀 구조체(150) 피치보다 상당히 큰 최소 측방향 치수를 가진다. 비록 최소 측방향 웰 리세스 치수(L1)가 가변할 수 있더라도, 일부 예시적인 실시예들에서 L1은 150 ㎛와 200 ㎛ 사이이다.
일부 실시예들에서, 헤테로에피택셜 필러들은 단결정질 웰 재료와 기판의 시딩 표면을 최소로 커플링시킨다. 각각의 필러는, 필러의 에피택셜 성장 동안 결함들이 필러 측벽들 밖으로 나감에 따라 에피택셜 재료에서의 전위(dislocation)들이 빠르게 종료되도록 하기 위해서, 결정질 웰 재료의 최소 측방향 치수보다 상당히 작은 최소 측방향 치수를 가진다. 애스펙트 비 트랩핑(ART)이라고 종종 지칭되는 이 기법은 비대칭 트렌치에 의해 하나의 측방향 치수로 구현될 수 있다. 그러나 유리한 실시예들에서, 각각의 필러의 직교 측방향 치수들 둘 다가, 양방향 결함 트랩핑을 제공하기 위해서, 결정질 웰 재료의 최소 측방향 치수보다 상당히 작다. 필러의 특정 측방향 치수들은 ART 구조체의 z-높이의 함수로서 가변할 수 있다. 그러나, 도 1a에 예시된 예시적인 실시예들에서, 필러의 가장 긴 측방향 치수(L2)가 최소 측방향 웰 치수(L1)보다 적어도 한 자릿수 작고, 더욱 유리하게는 그것보다 두 자릿수 작다. L1이 100 ㎛를 초과하는 일부 실시예들에서, L2는 10 ㎛ 미만이다. L1이 150 ㎛와 200 ㎛ 사이인 일부 실시예들에서, L2는 0.1 ㎛와 2 ㎛ 사이이다. 양방향 ART 실시예들의 경우, 각각의 필러는 L2의 직교 측방향 치수들(즉, 대략 정사각형 또는 원형)을 가질 수 있다.
도 1a에서 추가로 예시된 바와 같이, 복수의 헤테로에피택셜 필러들(130)이 웰 리세스(141)의 측방향 영역 위에 배열된다. 각각의 필러(130)가 향상된 양방향 ART를 성취하기는 치수이지만, 다수의 헤테로에피택셜 필러들(130)은, 충분히 큰 측방향 치수로 되는, 필러들(130)로부터의 측방향 과도성장 결정질 웰 재료가 n-형 핀 구조체들(150)의 형성을 가능하게 하는 것을 용이하게 한다. 헤테로에피택셜 필러들(130)의 간격은 이질적 필러 시딩 로케이션들을 원하는 z-두께의 결정질 웰 재료로 병합하는데 요구되는 임의의 측방향 과도성장율 관계들(예컨대, 측방향:수직 성장율 비율)을 충족시키도록 미리 결정될 수 있다.
일부 실시예들에서, n-형 핀 구조체들 및 p-형 핀 구조체들 양쪽 모두가 기판에서의 웰 리세스 내에 포함되는 결정질 헤테로에피택셜 웰 재료로부터 연장한다. 이러한 이중-웰 실시예들의 경우, n-형 헤테로에피택셜 웰 레이아웃은 도 1a의 맥락에서 위에서 설명된 바와 실질적으로 같을 수 있으며, 기판으로부터 에피택셜적으로 성장된 p-형 웰 재료가 추가된다. 이러한 아키텍처는 예를 들어 이축성 핀 스트레인 및/또는 결정질 재료 조성 기반 임계 전압 튜닝 등을 가능하게 할 수 있다. 일부 실시예들에서, 헤테로에피택셜 IV족 웰 재료가 헤테로에피택셜 III-V(또는 III-N) 웰 재료를 포함하는 제1 웰 리세스에 인접한 기판의 지역에서의 제2 웰 리세스 내에 배치된다.
도 1b는 실리콘 기판(105) 위에 배치된 복수의 n-형 핀 구조체들(150) 및 p-형 핀 구조체들(161)의 평면도이다. n-형 핀 구조체들(150)과 p-형 핀 구조체들(161)은 일부 대체 실시예들에 따른, CMOS 집적 회로(IC)를 구현하기 위한 상보성 핀FET들을 제작하기에 적합한 모놀리식 구조체(102)의 컴포넌트들이다. 도 1b에 예시된 예시적인 실시예들에서, p-형 핀 구조체들(161)은 웰 리세스(141)에 인접한 기판(105)의 제2 지역에서의 제2 웰 리세스(142) 위에 배치된다. 헤테로에피택셜(ART) 필러들이 웰 리세스(142) 내에 채용되지 않는다. ART 구조들의 측방향 치수들이 시딩 표면(예컨대, Si) 및 헤테로에피택셜 재료 사이의 적어도 격자 불일치의 함수임에 주의하면, 헤테로에피택셜 웰 재료 격자 간격이 기판과 충분히 긴밀하게 매칭되는 일부 경우들에서 ART 구조들은 회피될 수 있다. 일부 실리콘 기판 실시예들에서, 예를 들어, SiGe 합금이 ART 구조들 없이 웰 리세스(142) 내에서 에피택셜적으로 성장될 수 있다.
도 2a는 일부 실시예들에 따른, 도 1a에 묘사된 A-A' 선을 따라 복수의 n-형 및 p-형 핀 구조체들의 폭을 통과하는 단면도를 예시한다. 도시된 바와 같이, n-형 핀 구조체(150)는 결정질 헤테로에피택셜 웰 재료(140)로부터 z-방향으로 연장한다. 도 2a에 의해 표현되는 일부 실시예들에서, 핀 구조체(150)는 단결정질 헤테로에피택셜 웰 재료(140)로 된다(즉, 핀 구조체(150)는 웰 재료(140)의 일부이다). 예를 들어, n-형 핀 구조체(150)가 III-V 재료인 실시예들에서, 웰 재료(140)는 n-형 핀 구조체(150)와 동일한 III-V 재료이다. 이러한 실시예들의 경우, 웰 재료(140)는 기판 시딩 표면(216)과의 인터페이스에서 하나의 헤테로접합부를 형성한다.
일부 실시예들에서, 그러나, 핀 구조체(150)는 하나 이상의 추가적인 헤테로접합부(235)를 더 포함하는 헤테로-핀이다. 예를 들어, 단결정질 헤테로에피택셜 웰 재료(140)가 헤테로-핀의 서브-핀 부분으로부터 핀 부분을 디마킹하는 인터페이스에서 별개의 재료와 인터페이싱할 수 있다. n-형 핀 구조체(150)는 두께 T3의 핀-격리 재료(170)를 통해 돌출하도록 임의의 높이(H1)만큼 웰 재료(140)의 표면으로부터 연장할 수 있다. 일부 헤테로-핀 실시예들에서, 핀 헤테로접합부(235)는 주위의 핀-격리 재료(170)의 표면과는 (즉, 헤테로에피택셜 웰 재료(140)의 상단 표면으로부터 측정된 바와 같은 T3의 z-높이에서) 이상적으로 대략 평면이다.
도 2a에서 추가로 예시된 바와 같이, 헤테로에피택셜 웰 재료(140)는 웰 리세스(141) 의 바닥 위에 배치되는 비정질 웰-격리 재료(120) 위에 배치된다. 예시된 실시예에서, 웰-격리 재료(120)는 헤테로에피택셜 시딩 표면(216) 주위에서 기판(105)의 표면과 인터페이싱한다. 웰-격리 재료(120)는 기판(105)과 에피택셜 웰 재료(140) 사이에 전기 격리를 제공하기에 적합한 임의의 비정질 재료일 수 있다. 일부 예시적인 실시예들에서, 웰-격리 재료(120)는 실리콘 이산화물이다. 2.5 미만의 비유전상수를 갖는 저-k 재료들을 포함하는 다른 공지의 재료들이 또한 채용될 수 있다. 비록 실시예들이 이 점으로 제한되지 않지만, 다른 예시적인 웰-격리 재료들은 탄소-도핑된 산화물들, 실록산 유도체들 등을 포함한다. 웰-격리 재료(120)는 또한, ART 윈도우들이 헤테로에피택셜 필러(130) 내의 결함 트랩핑을 용이하게 하고 결정질 웰 재료(140) 내의 높은 결정 품질을 가능하게 하도록 정의되는 재료이다. 웰-격리 재료(120)는 그러므로 적어도 2:1, 그리고 유리하게는 3:1, 또는 그 이상의 애스펙트 비(T1:L1)를 성취하기 위해 필러들(130)에 대해 충분한 두께 T1를 가져야 한다. 웰 리세스(141)는 그러므로 두께 T1의 격리 재료(120)와 두께 T2의 결정질 웰 재료(140)를 수용하기에 충분한 깊이 D1을 가져야 한다.
일부 실시예들에서, 단결정질 웰 재료(140)는 연속 결정질 웰 재료가 복수의 n-형 핀 구조체들(150)을 함께 연결하도록 영이 아닌 두께 T2를 가진다. 그런 연속 결정질 구조체는 밑에 있는 비정질 웰-격리 재료(120)로부터의 n-형 핀 구조체들(150)가 박리 또는 디라미네이팅(delaminating)되는 것을 유리하게 방지할 수 있다. 기계적 관점에서, 필러들(130)은 결정질 웰 재료(140)를 기판(105)에 앵커링하는 것을 도울 수 있다. n-형 핀 구조체들(150)은 결국, 웰 재료(140)와 일체이다. 일부 실시예들에서, 결정질 웰 재료(140)의 상단 표면이 웰 리세스(141)의 상단 표면과 평면이다. 다르게 말하면, 결정질 웰 재료는 기판 표면과 실질적으로 수평을 이루도록 리세스 내에 매립되어서 격리 재료 두께 T1과 결정질 웰 재료 두께 T2의 합은 리세스 웰 깊이 D1과 동일하다.
위에서 언급된 바와 같이, 헤테로에피택셜 필러들(130)은 결정질 필러 재료의 헤테로에피택셜 성장 동안 결함 전파를 제어하는 원하는 애스펙트 비를 제공하기 위해 충분히 작은 측방향 치수 L2의 등변다각형 풋프린트들을 가질 수 있다. 웰 재료(140)는 헤테로에피택셜 필러들(130)의 결정도를 공유한다. 헤테로에피택셜 필러들(130)이 기판 시딩 표면(216)에 의해 시딩되고 동일한 결정 배향을 갖기 때문에, 웰 재료(140)는 웰-격리 재료(120)를 통해 연장하는 하나 이상의 헤테로에피택셜 필러들(130)에 의해 시딩 표면(216)에 "결정학적으로 커플링되는" 것으로서 본 명세서에서 말해진다. n-형 핀 구조체들(150)은, 웰 재료(140)와 동일한 결정 구조체를 공유하여, 시딩 표면(216)에 비슷하게 결정학적으로 커플링된다.
주목할 만하게도, 헤테로에피택셜 필러 재료와 기판 재료 사이의 격자 불일치가 중요한 실시예들에 대해 헤테로에피택셜 필러들(130) 및 n-형 핀 구조체들(150) 사이의 전위 밀도에서 마킹된 차이가 있을 수 있다. 예를 들어 일부 실시예들에서, n-형 핀 구조체들(150) 내의 스레딩 전위 밀도가 필러들(130) 내의 스레딩 전위 밀도보다 적어도 세 자릿수, 그리고 유리하게는 넷, 또는 그 이상의 자릿수 더 작다. 결정 품질에서의 이러한 개선은 ART 에피택시 기법의 성공적인 구현예의 홀마크(hallmark)이고 투과전자현미경(transmission electron microscopy)(TEM) 기법들로 쉽사리 검출될 수 있다. 예를 들어, A-A' 선을 따르는 TEM 슬라이스가 웰 재료(140) 및 n-형 핀 구조체들(150) 내의 영의 스레딩 전위들을 보일 것이고, 이는 본 명세서에서 설명되는 차원들 중 일부에서 106/cm2 미만의 스레딩 전위 밀도에 대응할 것이다. 당해 동일한 슬라이스 내에서, 하나를 초과하는 스레딩 전위가 필러들(130) 내에서 보일 수 있으며, 이는 본 명세서에서 설명되는 차원들 중 일부에서 적어도 109/cm2(예컨대, 1010~1011/cm2)의 스레딩 전위 밀도에 대응할 것이다.
일부 실시예들에서, 비정질 핀-격리 재료가 웰-격리 재료 위에 배치된 결정질 헤테로에피택셜 재료의 측벽 주위에서 연장하여, 기판의 인접한 지역들로부터 결정질 헤테로에피택셜 재료를 전기적으로 절연시킨다. 도 2a에 예시된 바와 같이, 예를 들어, 핀-격리 재료(170)는 웰 재료 측벽(142)을 덮고 웰 재료(140)와 기판(105) 사이의 측방향 갭(271)을 채워서 웰-격리 재료(120)와 접촉한다. 헤테로에피택셜 필러들(130)이 그러면 기판(105)으로의 유일한 반도체성 경로가 되어, n-형 핀 구조체들(150)과 기판(105) 사이의 고 저항/저 누설 전류를 보장한다.
도 2a는 기판(105)의 제2 지역으로부터 연장하고 핀-격리 재료(170)를 통해 돌출하는 p-형 핀 구조체들(160)을 또한 추가로 예시한다. 묘사된 예시적인 실시예에서, p-형 핀 구조체들(160)은 단결정질 실리콘 기판(105)의 패터닝된 구조체들이다. 다른 실시예들에서, p-형 핀 구조체들(160)은 헤테로접합부(236)를 형성하는 실리콘 서브-핀 위에 배치된 IV족 헤테로에피택셜 핀(SiGe, 또는 Ge)을 갖는 헤테로-핀들이다. 도 2a에 도시된 바와 같이, 헤테로에피택셜 웰 재료(140)의 상단 표면들과 기판(105) 사이의 평탄도(planarity) 때문에, p-형 핀 구조체들(160)은 n-형 핀 구조체들(150)과 실질적으로 동일한 z-높이(즉, H1)를 가진다. 실질적으로 균일한 두께 T3의 핀-격리 재료(170)는 그러면 트랜지스터 형성에서의 사용을 위해 노출된 것과 대략 동일한 양의 p-형 및 n-형 핀 구조체를 남겨 둔다. 물론, 헤테로에피택셜 웰 재료(140) 및 기판(105)의 상단 표면들을 평면이 되게 하여, 핀-격리 재료(170)는 트랜지스터 채널 전류 운반 폭들을 조정하기 위해 p-형 지역에서와 비교하여 n-형 지역에서 쉽사리 얇아질 수 있다(또는 반대의 경우도 마찬가지이다).
도 2b는 일부 실시예들에 따른, 도 1b에 묘사된 B-B' 선을 따라 복수의 n-형 및 p-형 핀 구조체들의 폭을 통과하는 단면도를 예시한다. 도 2b는 n-형 핀 구조체들(150)에 대해 도 2a에서 묘사된 동일한 특징부들을 도시한다. 그러나 p-형 핀 구조체들(161)은 예시적인 실리콘 기판 실시예들에서 실리콘이 아닌 IV족 재료(예컨대, SiGe 또는 Ge)인 헤테로에피택셜 웰 재료(145)로 되메움되는 제2 웰 리세스(142) 위에 배치된다. 도 2b에 의해 예시되는 일부 실시예들에서, 웰 리세스(142)는 웰 리세스(141)보다 상당히 얕고, 웰-격리물(120)에 의지하여 유전체 격리가 부족하다. 도 1b의 맥락에서 위에서 언급된 바와 같이, 헤테로에피택셜 웰 재료(145)는 p-형 헤테로에피택셜 웰 재료(145)와 기판(105) 사이의 격자 불일치가 n-형 헤테로에피택셜 재료(예컨대, III-V)보다 상당히 작은 경우 ART 구조들 상에 배치될 필요가 없다(즉, 헤테로에피택셜 필러들(130)에 대한 동등물이 없다). 추가의 실시예들에서, p-형 핀 구조체들(161)은 또한, 제2 헤테로접합부(236)를 형성하는 IV족 서브-핀(예컨대, Ge 또는 제2 SiGe 합금) 헤테로에피택셜 위에 배치된 IV족 헤테로에피택셜 핀(예컨대, Si, Ge, 또는 제1 SiGe 합금)을 갖는 헤테로-핀들일 수 있다.
모놀리식으로 집적된 헤테로에피택셜 n-형 핀 구조체들, p-형 핀 구조체들, 및 그것을 포함하는 트랜지스터들이 가공 챔버 구성들 및 다양한 기법들을 적용하는 다양한 방법들에 의해 제작될 수 있다. 도 3은 일부 실시예들에 따른, 복수의 모놀리식으로 집적된 n-형 및 p-형 핀 구조체들을 이용하여 한 쌍의 상보성 핀FET들을 제작하는 방법(301)의 흐름도이다. 방법(301)은 예를 들어 도 1a에 예시된 모놀리식 n-형 및 p-형 핀 구조체(101)를 생성하기 위해 그리고 이러한 핀 구조체들로부터 상보성 핀FET들을 추가로 형성하기 위해 실시될 수 있다. 도 4a~4n 및 도 5a~5d는 방법(301)의 논의 시에 참조된다. 도 4a~4n은 일부 실시예들에 따른, 방법(301)의 초기 스테이지들이 수행됨에 따라 전개되는 도 1a에서 묘사된 C-C' 선을 따르는 n-형 및 p-형 핀 구조체들의 단면도들이다. 도 5a~5d는 일부 실시예들에 따라서 상보성 핀FET들의 형성을 추가로 예시한다.
도 3을 먼저 참조하면, 방법(301)은 동작 310에서 시작하며 그 동작에서 제1 웰 리세스가 기판의 비마스킹된 부분에서 정의되고 웰 바닥이 웰-격리 재료로 덮인다. 도 4a는 p-형 핀 구조체들을 호스팅할 지역을 덮는, 실리콘 기판(105)의 작업 표면 상에 배치된 하드마스크(415)를 추가로 예시한다. 하드마스크(415)는 기판(105)의 표면을 노출시키는 제1 웰 마스크 개구부(410)로 패터닝된다. 하드마스크(415)는 깊은 실리콘 에치를 마스킹하기에 적합할 본 기술분야에서 공지된 임의의 조성물, 이를테면, 비제한적으로 실리콘 이산화물, 실리콘 질화물, 실리콘 산화질화물, 및 탄소-계 하드마스크 재료들(예컨대, 다이아몬드-유사 탄소)로 될 수 있다.
도 4b에서 추가로 예시될 바와 같이, 웰 리세스(141)는 기판(105) 속으로, 예를 들어 임의의 공지된 이방성 실리콘 에치 공정(예컨대, 퇴적(dep)/에치/퇴적 등)으로 에칭된다. 에치 깊이 D2는 미크론 깊이(예컨대, 2~10 ㎛)일 수 있다. 비정질 웰-격리 재료(120)가 그 다음에 웰 리세스(141) 속에 되메움되며, 기판(105) 위에서 평탄화되고, 웰 리세스(141)의 바닥에서 미리 결정된 타겟 두께 T1까지 리세싱 에칭된다. 웰-격리 재료(120)에 대해 위에서 설명된 재료들 중 임의의 재료가 임의의 공지의 퇴적 기법에 의해 퇴적되며, 리플로우되며, 그리고/또는 연마될 수 있다. 선택된 웰-격리 재료(120)에 적합할 것으로 공지된 임의의 에치 공정이 두께 T1의 필름으로 리세싱하도록 채용될 수 있다.
도 3으로 되돌아가면, 방법(301)은 동작 320에서 계속하여, 그 동작에서 웰 리세스의 바닥에서 단결정질 시딩 표면(들)을 노출시키기 위해 하나 이상의 ART 개구부들이 웰-격리 재료 내에서 에칭된다. 임의의 공지의 패터닝 기법이 동작 320에 채용될 수 있다. 도 4c에서 추가로 예시되는 하나의 예시적인 실시예의 경우, 복수의 ART 개구부들(430)이 웰-격리 재료를 통해 에칭된다(T1). 일부 실시예들에서, 각각의 ART 개구부(430)는 10 ㎛ 미만, 유리하게는 4 ㎛ 미만, 그리고 더 유리하게는 0.1 ㎛와 2 ㎛ 사이의 공칭 측방향 CD를 갖는 다각형이다. 일부 유리한 양방향 ART 실시예들에서, 각각의 ART 개구부(430)는 x 및 y 측방향 치수들에서 실질적으로 동일한 공칭 CD를 가진다(즉, ART 개구부(430)는 정사각형 또는 원형이다). 도 4c에 의해 추가로 예시되는 일부 실시예들에서, 비정질 웰 스페이서(425)가 ART 개구부들(430)를 형성하기 전에 웰 리세스의 측벽들을 따라 형성된다. 웰 스페이서(425)는 예를 들어 실리콘 질화물과 같은 임의의 유전체 재료일 수 있다. 임의의 공지된 퇴적 및 이방성 에치가 웰 마스크(415)까지 연장하는 웰 스페이서(425)를 형성하기 위해 채용될 수 있다.
도 3으로 되돌아가면, 방법(301)은 동작 330으로 진행하며 그 동작에서 헤테로에피택시 공정이 ART 개구부들 내에 결정질 필러들을 성장시키기 위해 수행된다. 비정질 웰 마스킹, 비정질 웰 격리, 및 비정질 웰 스페이서들은 헤테로에피택셜 성장을 ART 윈도우들의 바닥에서 시딩 표면들까지 제한한다. 일부 실시예들에서, III-V족 재료가 동작 330에서 임의의 공지의 에피택셜 성장 기법, 이를테면, 비제한적으로, 금속-유기 화학 기상 증착(metal-organic chemical vapor deposition)(MOCVD), 분자 빔 에피택시(molecular beam epitaxy)(MBE), 또는 수소화물 증기상 에피택시(hydride vapor phase epitaxy)(HVPE)를 사용하여 ART 개구부들 내에서 성장된다. 동작 340에서, 에피택셜 공정은 ART 개구부들에서의 필러들로부터의 측방향 에피택시 과도성장(lateral epitaxy overgrowth)(LEO)으로 계속된다. LEO 공정은 연속 결정질 재료가 웰 리세스 스페이서들 사이의 웰 리세스 풋프린트를 채우기까지 계속될 수 있다. 더 높은 수직 성장율 조건들을 갖는 LEO 공정, 또는 에피택셜 성장 공정은, 그 다음에 헤테로에피택셜 재료가 에치 리세스를 완전히 되메움하고 부풀어 오른 웰 리세스 마스크로 연장하기까지 계속된다.
일부 실시예들에서, 800 ℃이상의 상승 온도들이, III-V 단결정질 필러 및 웰 재료를 에피택셜적으로 성장시키기 위해 동작(330 및 340)에서 채용된다. 동작 330은 제1 에피택셜 성장 조건들(예컨대, 제1 III-V 성장 압력, 제1 III-V 성장 온도, 및 제1 V/III 성장 전구물질 비율)에 의존할 수 있고, 핵생성 층이 기판 시딩 표면 상에 먼저 성장된다면 다수의 성장 조건들을 더 포함할 수 있다. ART 필러가 실질적으로 되메움될 때, 성장 조건들은 웰-격리 재료 위에 III-V 결정질 구조체를 측방향으로 성장시키는 것을 선호하기 위해 동작 340에서 변경될 수 있다. 일부 실시예들에서, 도 4d에 예시된 바와 같이, 에피택셜 되메움 공정은 III-V 결정질 재료가 웰 리세스 마스크(415)를 넘어 연장하여, 예를 들어 경사진 측벽 패싯들을 형성하기까지 계속된다. 트랜지스터 채널이 마지막 에피택셜 되메움 스테이지 동안 성장된 III-V 재료로부터 궁극적으로 형성될 수 있다. 일부 헤테로-핀 실시예들에서, 동작 340(도 3)에서 수행되는 헤테로에피택셜 되메움 공정은 LEO 성장 조건들로부터 에피택셜 되메움 공정 동안 헤테로접합부(235)를 형성하는 상이한 V/III 성장 전구물질 비율을 갖는 새로운 성장 조건들로의 변경을 추가로 수반한다.
도 3으로 되돌아가면, 동작 350에서 헤테로에피택셜 결정질 웰 재료는, 예를 들어 웰 마스크 또는 웰 마스크 밑에 있는 기판 표면의 레벨까지 아래로 평탄화된다. 도 4e에 예시된 예시적인 실시예에서, 결정질 웰 재료(140)는 웰 리세스(141)에 인접한 기판(105)의 상단 표면과 평면이 되도록 평탄화되어, 웰 리세스 마스크(415)를 제거한다.
방법 301(도 3)은 동작 360으로 계속되는데, 그 동작은 n-형 결정질 웰 재료 및 p-형 지역 둘 다 위에 핀 마스크들을 패터닝하는 것을 수반한다. 핀 구조체 에칭에 적합할 것으로 공지된 임의의 하드마스크 재료 또는 하드마스크 재료들의 스택이 동작 360에서 퇴적되고 마스크 재료들 및 측방향 기하구조체들에 적합한 임의의 기존의 리소그래피 및 에치 기법들을 사용하여 패터닝될 수 있다. 도 4f에 예시된 예시적인 실시예에서, 벌크 마스크 재료(437)에 의해 분리된 하나 이상의 계면 재료들(436, 438)을 채용하는 복합 핀 마스크 재료(435)가 퇴적된다. 도 4g는 p-형 핀 마스크들(436) 및 n-형 핀 마스크들(440)로의 마스크 재료(435)의 동시 패터닝을 추가로 예시한다.
도 3으로 되돌아가면, 방법(301)은 핀 구조체들을 n-형 헤테로에피택셜 웰 재료 및 p-형 기판 재로 패터닝하는 것으로 계속된다. p-형 지역은 동작 370에서 n-형 웰 재료가 핀 구조체들로 에칭되는 동안 먼저 마스킹되고, n-형 지역은 그 뒤에 동작 380에서 p-형 웰 재료가 에칭되는 동안 마스킹된다. 도 4h에 예시된 예시적인 실시예에서, 비등방성 에치(445)는 핀 마스크(440)와 정렬되는 핀 구조체들을 형성하기 위해 핀 마스크들(440)에 의해 보호되지 않는 웰 재료(140)의 부분들을 리세싱한다. p-형 핀 마스크들(436)이 위에 놓인 마스킹 재료(450), 이를테면 다이아몬드-유사 탄소 재료에 의해 보호되는 동안 비등방성 n-형 핀 에치(445)가 수행된다. 예시적인 III-V 실시예들에서, n-형 핀 에치(445)가 선택된 III-V 조성물에 대한 임의의 공지된 공정일 수 있다.
도 4i에서 추가로 예시된 바와 같이, 마스킹 재료(450)는 임의의 공지된 공정으로 제거된다. 스페이서 일소(455)가 웰-리세스 측벽 스페이서를 제거하도록 수행되어, 기판(105)의 측벽들을 노출시키고 웰 재료(140)와 기판(105) 사이의 측방향 갭들(271)을 남겨두게 한다. 도 4j에 추가로 예시된 바와 같이, n-형 핀 마스크들(436)이 위에 놓인 마스킹 재료(450), 이를테면 다이아몬드-유사 탄소 재료에 의해 보호되는 동안 비등방성 p-형 핀 에치(465)가 수행된다. 예시적인 실리콘 기판 실시예들에서, p-형 핀 에치(465)가 임의의 공지의 비정질 실리콘 에치 공정일 수 있다. 마스킹 재료(450)는 그 다음에 도 4k에 예시된 복수의 마스킹된 n-형 핀 구조체들(468) 및 마스킹된 n-형 핀 구조체들(469)에 도달하도록 제거된다.
도 3으로 되돌아가면, 방법(301)은 동작 390에서 계속하며 이 동작 동안 n-형 및 p-형 핀 구조체들의 최상단 부분을 노출시키기 위해 핀-격리 유전체가 퇴적되며, 평탄화되고, 리세싱된다. 위에서 설명된 핀-격리 재료들 중 임의의 핀-격리 재료가 실시예들이 이 점에서 제한되지 않는 마스킹된 핀 구조체들을 되메움하는데 적합한 임의의 공지된 기법을 사용하여 동작 390에서 퇴적될 수 있다. 도 4l에 도시된 예시적인 실시예들에서, 핀-격리 재료(170)는 마스킹된 핀 구조체들을 되메움하고 측방향 갭(271)을 되메움하여 웰-격리물(120)을 접촉시킨다. 도 4m에서 추가로 묘사된 바와 같이, 평탄화 연마는 그 다음에 수행되며, 그 뒤를 따라 임의의 공지된 리세스 에치(470)가 n-형 및 p-형 핀 구조체들의 타겟팅된 부분을 동시에 노출시킨다. p-형 및 n-형 핀 마스크들(436, 440)은 그 다음에 도 1a의 맥락에서 위에서 도입된 모놀리식 n-형 및 p-형 구조체(101)에 도달하도록 벗겨진다.
방법(301)은 그 다음에 헤테로에피택셜 n-형 및 p-형 핀 구조체들이 핀FET들이 되도록 가공되는 동작 399에서 완료된다. 동작 399는, 예를 들어, 임의의 공지 기법에 의해 진행될 수 있는 게이트 스택들 및 소스/드레인 단들을 형성하는 것을 수반한다. 도 5a~5d는 일부 실시예들에 따른, 게이트 교체(게이트-라스트) 공정이 수행됨에 따라 수반되는 도 1a에서 묘사된 C-C' 선을 따르는 n-형 및 p-형 핀FET들의 채널 지역들의 단면도들이다.
게이트 교체 공정에서, 게이트 스택 맨드릴이 n-형 및 p-형 핀 구조체들의 채널 지역들 위에 형성된다. 임의의 공지된 희생 게이트 구조체 및 제작 기법들이 채용될 수 있다. 일부 실시예들에서, 게이트 스택 맨드릴을 형성하는 것은 유전체 퇴적/평탄화, 핀 구조체를 노출시키는 개구부를 유전체에 패터닝하는 것, 및 희생 게이트 스택으로 개구부를 되메움하는 것을 수반한다. 도 5a에 의해 예시된 대체 실시예들에서, 희생 게이트 스택 재료(570)가 n-형 및 p-형 핀 구조체들 위에 블랭킷 퇴적된다. 도 5b에서 추가로 예시된 바와 같이, 희생 게이트 스택 재료(570)가 게이트 맨드릴(575)로 패터닝된다. 도시된 예에서, 희생 게이트 맨드릴(575)은 핀 구조체들(150, 160)의 적어도 두 개의 측벽들 상에 형성되고, 핀-격리물(170) 상에 놓인다. 스페이서 유전체(묘사되지 않음)가 임의의 기존의 기법을 사용하여 핀 구조체(150, 160) 및 게이트 맨드릴(575)의 측벽들을 따라 추가로 형성될 수 있다. 게이트 맨드릴을 형성하는 것에 후속하여, 도핑된 지역들이 (도 5b의 평면 바깥의) 핀 구조체들의 소스/드레인 단들에 형성된다. 일부 실시예들에서, n-형 디바이스 및/또는 p-형 디바이스들에 적합한 임의의 조성물의 제1 고농도-도핑된 반도체를 소스/드레인 단들 상에 퇴적함으로써, 융기된 소스/드레인 지역이 하나 이상의 핀 구조체들(150, 160) 상에 형성된다. 도 5c에서 추가로 예시된 바와 같이, 층간 유전체(interlayer dielectric)(ILD)(172)이 그 다음에 퇴적되고 게이트 맨드릴(575)과 평탄화된다.
게이트 맨드릴(575)은 그 다음에 ILD(172)에 대하여 선택적으로 제거되어 핀 재료 및 핀-격리 재료(170)를 노출시킨다. 게이트 맨드릴 제거에 뒤따라, 영구적 게이트 스택이 핀 구조체들의 적어도 두 개의 측벽들 위에 형성된다. 도 5d에서 추가로 예시된 바와 같이, 게이트 스택(181)이 복수의 p-형(PMOS) 트랜지스터들(591)을 완성하기 위해 p-형 핀 구조체(160) 위에 퇴적된다. 게이트 스택(182)이 복수의 n-형(NMOS) 트랜지스터들(592)을 완성하기 위해 n-형 핀 구조체(150) 위에 퇴적된다. 임의의 공지된 게이트 스택 재료들이 이용될 수 있지만, 하나의 예시적인 실시예에서 9 이상의 벌크 비유전상수를 갖는 고-k 재료가, n-형 핀 구조체(150)의 조성물(예컨대, III-V) 및/또는 p-형 핀 구조체(160)의 조성물(예컨대, Si)에 적합한 일함수를 갖는 게이트 금속과 함께 채용된다. 헤테로에피택셜 n-형 트랜지스터들과 p-형 트랜지스터들의 웰-기반 집적은 그러면 도 5d에 도시된 형태로 실질적으로 완료된다. 임의의 기존의 금속화를 사용하여, PMOS 및 NMOS FET들(591, 592)이 그러면 CMOS 회로, 이를테면 6T SRAM 셀에 상호접속될 수 있다. 임의의 기존의 백엔드 상호접속 금속화가 시스템-온-칩(SOC)에서 프로세서, 메모리, 또는 둘 다의 CMOS 회로부를 형성하기 위해 또한 채용될 수 있다.
도 6은 일부 실시예들에 따른, 도 1b에 묘사된 바와 같은 p-형 핀 구조체들과 집적된 복수의 웰 기반 헤테로에피택셜 n-형을 이용하여 한 쌍의 상보성 핀FET들을 제작하는 방법(601)을 예시하는 흐름도이다. 방법(601)은 제2 웰 리세스가 p-형 웰 재료로 에피택셜적으로 되메움되는 방법(301)의 연장물이다. 방법(601)은 인접한 기판과 평탄화된 하나 이상의 헤테로에피택셜적으로 되메움된 n-웰 리세스들을 형성하기 위해 실질적으로 위에서 설명된 바와 같은 동작들(310, 320, 330, 340 및 350)의 수행을 수반한다. 동작 652에서, 마스크가 되메움된 n-웰 리세스(들) 위에 형성되고 하나 이상의 p-웰 리세스들은, 예를 들어 n-웰 리세스(들)에 대해 실질적으로 위에서 설명된 방식으로 기판으로 에칭된다. 동작 654에서, 헤테로에피택셜 필름이 p-웰 리세스(들) 내의 노출된 기판 표면들 상에서 성장된다. 예를 들어, SiGe가 p-웰 리세스(들)의 비마스킹된 부분들에 형성될 수 있다. p-웰 에피택셜 재료는 그 다음에 동작 656에서 n-형 헤테로에피택셜 재료의 상단 표면과 평탄화된다. 평탄화된 두 개의 헤테로에피택셜 웰 재료들로, 방법 601은 방법 301과 실질적으로 동일한 방식으로 진행된다. 예를 들어, 동작 660에서 핀 마스크가 n-형 에피택셜 웰 재료 및 p-형 에피택셜 웰 재료 위에 패터닝된다. 핀 구조체들은 동작들(670, 680)에서 n-형 에피택셜 웰 재료 및 p-형 에피택셜 웰 재료로 패터닝된다. 핀-격리 재료가 전기적으로 격리된 에피택셜 n-형 및 p-형 핀 구조체들을 노출시키기 위해 동작 690에서 퇴적, 평탄화 및 리세스 에칭된다. 동작 699에서, 게이트 스택들 및 소스/드레인 지역들이 방법 601을 완료하기 위해 핀 구조체들 내에 형성된다.
도 7은, 예를 들어 본 명세서의 다른 곳에서 설명되는 바와 같은 측방향 과도성장 헤테로에피택셜 웰 재료 및 ART 구조들에 기초하여 모놀리식으로 집적된 헤테로에피택셜 n-형 트랜지스터들과 p-형 트랜지스터들을 포함하는 SoC를 채용하는 모바일 컴퓨팅 플랫폼 및 데이터 서버 머신을 예시한다. 서버 머신(706)은, 예시적인 실시예에서 패키징된 모놀리식 SoC(750)를 포함하는, 예를 들어, 래크 내에 배치된 그리고 전자 데이터 프로세싱을 위해 함께 네트워킹된 임의의 수의 고성능 컴퓨팅 플랫폼들을 포함하는 임의의 상용 서버일 수 있다. 모바일 컴퓨팅 플랫폼(705)은 전자 데이터 디스플레이, 전자 데이터 프로세싱, 무선 전자 데이터 송신 등의 각각을 위해 구성되는 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(705)은 태블릿, 스마트 폰, 랩톱 컴퓨터 등 중 임의의 것일 수 있고, 디스플레이 스크린(예컨대, 용량성, 유도성, 저항성, 또는 광학적 터치스크린), 칩-레벨 또는 패키지-레벨 통합 시스템(710), 및 배터리(715)를 포함할 수 있다.
확장된 뷰(720)에서 예시된 통합 시스템(710) 내에 배치되든 또는 서버 머신(706) 내에 자립형 패키징된 칩으로서 배치되든 간에, 패키징된 모놀리식 SoC(750)는, 예를 들어 본 명세서의 다른 곳에서 설명되는 바와 같이, 측방향 과도성장 헤테로에피택셜 웰 재료 및 ART 구조들에 기초하여 적어도 하나의 실리콘 채널식 p-형 FET과 모놀리식으로 집적된 적어도 하나의 비-실리콘 n-형 채널식 FET(예컨대, III-V 채널식 FET)를 포함하는 메모리 블록(예컨대, RAM), 프로세서 블록(예컨대, 마이크로프로세서, 멀티-코어 마이크로프로세서, 그래픽 프로세서 등)을 포함한다. 모놀리식 SoC(750)는 전력 관리 집적 회로(power management integrated circuit)(PMIC)(730), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)(예컨대, 송신 경로 상의 전력 증폭기 및 수신 경로 상의 저잡음 증폭기를 더 포함하는 디지털 기저대역 및 아날로그 프런트 엔드 모듈을 포함함)를 포함하는 RF(무선) 집적 회로(RFIC)(725), 그리고 제어기(735) 중 하나 이상과 함께 보드, 기판, 또는 인터포저(760)에 추가로 커플링될 수 있다.
기능적으로, PMIC(730)는 배터리 전력 안정화(power regulation), DC 대 DC 변환 등을 수행할 수 있고, 그래서 배터리(715)에 커플링된 입력과 다른 기능성 모듈들에 대한 전류 공급을 제공하는 출력을 가진다. 추가로 예시된 바와 같이, 예시적인 실시예에서, RFIC(725)는 Wi-Fi(IEEE 802.11 패밀리), 와이맥스(IEEE 802.16 패밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그것들의 이더넷 파생물들, 뿐만 아니라 3G, 4G, 4G 및 그 이상으로서 지정되는 임의의 다른 무선 프로토콜들을 비제한적으로 포함하는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현하기 위해 안테나(도시되지 않음)에 커플링된 출력을 가진다. 대안적 구현예들에서, 이들 보드-레벨 모듈들의 각각은 별개의 IC들 상에 통합되거나 또는 모놀리식 SoC(750)로 통합될 수 있다.
도 8은 본 발명의 일 실시예들에 따른, 전자 컴퓨팅 디바이스의 기능 블록도이다. 컴퓨팅 디바이스(800)는, 예를 들어 플랫폼(705) 또는 서버 머신(706) 내부에서 발견될 수 있다. 디바이스(800)는, 예를 들어 본 명세서의 다른 곳에서 설명되는 바와 같이, 측방향 과도성장 헤테로에피택셜 웰 재료 및 ART 구조들에 기초하여 적어도 하나의 실리콘 채널식 p-형 FET과 모놀리식으로 집적된 적어도 하나의 비-실리콘 n-형 채널식 FET(예컨대, III-V 채널식 FET)를 더 포함할 수 있는, 비제한적으로, 프로세서(804)(예컨대, 애플리케이션들 프로세서)와 같은 다수의 컴포넌트들을 호스팅하는 마더보드(802)를 더 포함한다. 프로세서(804)는 마더보드(802)에 물리적으로 및/또는 전기적으로 커플링될 수 있다. 일부 예들에서, 프로세서(804)는 프로세서(804) 내에 패키징된 집적 회로 다이를 포함한다. 일반적으로, "프로세서" 또는 "마이크로프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터들 및/또는 메모리에 추가로 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩들(806)이 마더보드(802)에 또한 물리적으로 및/또는 전기적으로 커플링될 수 있다. 추가의 구현예들에서, 통신 칩들(806)은 프로세서(804)의 일부일 수 있다. 그것의 애플리케이션들에 의존하여, 컴퓨팅 디바이스(800)는 마더보드(802)에 물리적으로 및 전기적으로 커플링될 수 있거나 또는 그렇게 커플링되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예컨대, DRAM), 비휘발성 메모리(예컨대, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호(crypto) 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(global positioning system)(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 디바이스(이를테면 하드 디스크 드라이브, 고체-상태 드라이브(solid-state drive)(SSD), 콤팩트 디스크(compact disk)(CD), 디지털 다기능 디스크(digital versatile disk)(DVD) 등) 등을 비제한적으로 포함한다.
통신 칩들(806)은 컴퓨팅 디바이스(800)로의 그리고 그 컴퓨팅 디바이스로부터의 데이터의 전송을 위한 무선 통신들을 가능하게 할 수 있다. "무선"이란 용어 및 그것의 파생용어들이 비-고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신들의 채널들 등을 설명하는데 사용될 수 있다. 그 용어는 연관된 디바이스들이 임의의 와이어들을 포함하지 않는 것을 의미하지 않지만, 일부 실시예들에서 그런 디바이스들은 임의의 와이어들을 포함하지 않을 수 있다. 통신 칩들(806)은 본 명세서에의 다른 곳에서 설명되는 것들을 비제한적으로 포함하는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 논의되는 바와 같이, 컴퓨팅 디바이스(800)는 복수의 통신 칩들(806)을 포함할 수 있다. 예를 들면, 제1 통신 칩이 Wi-Fi 및 블루투스와 같은 더 짧은 범위의 무선 통신들에 전용될 수 있고, 제2 통신 칩이 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 더 긴 범위의 무선 통신들에 전용될 수 있다.
본 명세서에서 언급된 특정한 특징들이 다양한 구현예들을 참조하여 설명되어 있지만, 본 명세서는 제한하는 의미로 해석되지 않아야 한다. 그런고로, 본 명세서에서 설명되는 구현예들의 다양한 수정들, 뿐만 아니라 본 개시내용이 관련되는 본 기술분야의 통상의 기술자에게 명백한 다른 구현예들은 본 개시내용의 정신 및 범위 내에 놓이는 것으로 여겨진다.
본 발명이 그렇게 설명된 실시예들로 제한되지 않고, 첨부의 청구항들의 범위로부터 벗어남 없이 수정 및 개조가 행하여질 수 있다는 것이 인식될 것이다. 예를 들어 위의 실시예들은 아래에서 추가로 제공되는 특징들의 특정 조합들을 포함할 수 있다.
하나 이상의 제1 실시예들에서, 모놀리식 반도체 핀 구조체들은 기판의 제1 지역에서의 제1 웰 리세스 - 제1 웰 리세스는 웰 바닥 위에 배치된 비정질 웰-격리 재료와 웰-격리 재료 위에 배치된 단결정질 헤테로에피택셜 웰 재료를 포함하고, 웰 재료는 웰-격리 재료를 통해 연장되는 헤테로에피택셜 재료의 하나 이상의 필러에 의해 웰 바닥에서 기판의 시딩 표면에 커플링됨 - 를 포함한다. 핀 구조체들은 제1 웰 리세스 위에 그리고 제1 지역에 인접한 기판의 제2 지역 위에 배치된 비정질 핀-격리 재료, 웰 재료로부터 연장되고 핀-격리 재료를 통해 돌출하는 결정질의 제1 핀, 및 기판의 제2 지역으로부터 연장되고 핀-격리 재료를 통해 돌출하는 IV족 재료의 제2 핀을 더 포함한다.
제1 실시예들의 적어도 일부에서, 제1 웰의 최소 측방향 치수가 필러의 가장 긴 측방향 치수보다 적어도 한 자릿수 더 크다.
제1 실시예들의 적어도 일부에서, 비정질 핀-격리 재료는 웰-격리 재료 위에 배치된 결정질 헤테로에피택셜 재료의 측벽 주위에서 연장하여, 기판의 제2 지역으로부터 결정질 헤테로에피택셜 재료를 전기적으로 절연시키다.
바로 위의 실시예들의 적어도 일부에서, 핀-격리 재료는 웰-격리 재료와 접촉한다.
제1 실시예들의 적어도 일부에서, 결정질 헤테로에피택셜 제1 핀은 결정질 헤테로에피택셜 필러 재료의 스레딩 전위 밀도보다 적어도 세 자릿수 더 작은 스레딩 전위 밀도를 가진다.
제1 실시예들의 적어도 일부에서, 제1 웰 리세스의 최소 측방향 치수가 적어도 100 ㎛, 필러의 가장 긴 측방향 치수가 4 ㎛ 미만이며, 필러는 적어도 2:1의 애스펙트 비를 가지고, 제1 핀 및 제2 핀의 최소 측방향 치수는 10 nm 미만이다.
제1 실시예들의 적어도 일부에서, 웰 재료의 제1 표면 - 웰 재료의 제1 표면으로부터 제1 핀이 연장함 - 은 제2 지역에서의 제2 표면 - 제2 지역에서의 제2 표면으로부터 제2 핀이 연장함 - 과 평면이다.
제1 실시예들의 적어도 일부에서, 핀 구조체들은 기판의 제2 지역에서의 제2 웰 리세스 - 제2 웰 리세스는 Ge를 포함하는 단결정질 IV족 웰 재료를 포함함- 를 더 포함하고, 제2 핀은 Si, Ge, 및 SiGe로 이루어진 그룹으로부터 선택된 IV족 재료를 포함한다.
제1 실시예들의 적어도 일부에서, 필러 재료는 기판과의 제1 헤테로접합부를 형성하는 단결정질 III-V 재료를 포함하고, 제1 핀의 헤테로에피택셜 재료는 웰 재료와 제2 헤테로접합부를 형성한다.
바로 위의 실시예들의 적어도 일부에서, 기판은 실리콘을 포함하며, 제1 핀은 InGaAs를 포함하고, 제2 핀은 실리콘을 포함한다.
하나 이상의 제2 실시예들에서, 집적 회로(IC)가, 결정질 실리콘 기판의 제1 지역에서의 웰 리세스 내에 포함되는 단결정질 III-V 재료의 하나의 몸체로부터 연장하는 복수의 n-형 핀FET들 - 웰 리세스는 기판의 시딩 표면에 웰-격리 재료를 통해 커플링되는 단결정질 III-V 재료의 하나 이상의 필러들을 제외하고는 유전체 웰-격리 재료로 라이닝됨- 을 포함하고, IC는 결정질 실리콘 기판의 제2 지역으로부터 연장하는 복수의 p-형 핀FET들을 더 포함한다.
제2 실시예들의 적어도 일부에서, 복수의 n-형 핀FET들은 웰 리세스의 제1 측방향 치수에 걸쳐 배열되고, 결정질 III-V 재료의 하나 이상의 필러들은 제1 측방향 치수 및 제1 측방향 치수에 직교하는 제2 측방향 치수에 걸쳐 배열되는 복수의 필러들을 포함한다.
하나 이상의 제3 실시예에서, 한 쌍의 상보성 전계 효과 트랜지스터들을 제작하는 방법은 결정질 실리콘 기판의 제1 지역에서의 제1 웰 리세스를 에칭하는 단계를 포함한다. 그 방법은 제1 웰 리세스를 넘어 제2 지역에서의 기판 표면 아래의 레벨까지 유전체 웰-격리 재료로 제1 웰 리세스를 되메움하는 단계를 더 포함한다. 그 방법은 웰 바닥에서 결정질 기판 표면을 노출시키는 하나 이상의 개구부들을 웰-격리 재료를 통해 형성하는 단계를 더 포함한다. 그 방법은 하나 이상의 개구부들 내의 노출된 기판 표면 상에 III-V 재료를 포함하는 단결정질 필러를 헤테로에피택셜적으로 성장시키는 단계를 더 포함한다. 그 방법은 필러로부터 단결정질 III-V 재료를 측방향으로 과도성장시키고 제1 웰 리세스의 나머지를 단결정질 III-V 재료로 되메움하는 단계를 더 포함한다. 그 방법은 되메움된 III-V 재료의 표면을 제2 지역에서의 기판 표면과 평면이 되게 평탄화시키는 단계를 더 포함한다. 그 방법은 제1 및 제2 지역들 위의 핀 마스크를 패터닝하는 단계를 더 포함한다. 그 방법은 제1 핀들을 과도성장 III-V 재료 내에서 에칭하고 제2 핀들을 제2 지역 내에서 에칭하는 단계를 더 포함한다. 그 방법은 제1 및 제2 핀들 위에 게이트 스택을 형성하는 단계를 더 포함한다. 그 방법은 제1 및 제2 핀들의 소스/드레인 단들에 커플링되는 접촉 금속화물을 형성하는 단계를 더 포함한다.
제3 실시예들의 적어도 일부에서, 그 방법은 제1 및 제2 핀들 위에 비정질 핀 격리 유전체를 퇴적하는 단계를 더 포함하며, 핀 격리 유전체는 상기 과도성장 III-V 재료의 측벽을 덮는다.
바로 위의 제3 실시예들의 적어도 일부에서, 그 방법은 제2 지역에서 결정질 재료로부터 과도성장 III-V 재료를 측방향으로 분리하기 위해 웰-격리 재료 상에 핀-격리 재료를 퇴적하는 단계를 더 포함한다.
제3 실시예들의 적어도 일부에서, 그 방법은 결정질 실리콘 기판의 제2 지역에서 제2 웰 리세스를 에칭하는 단계, Ge를 포함하는 단결정질 IV족 웰 재료를 에피택셜적으로 성장시키는 단계, 및 제2 핀들을 상기 IV족 재료 내에서 에칭하는 단계를 더 포함한다.
제3 실시예들의 적어도 일부에서, 방법은 하나 이상의 개구부들을 웰-격리 재료를 통해 형성하는 단계는, 제1 웰 리세스의 최소 측방향 치수보다 적어도 한 자릿수 더 작은 가장 긴 측방향 치수를 갖는 하나 이상의 개구부를 에칭하는 단계를 더 포함한다.
제3 실시예들의 적어도 일부에서, 그 방법은 웰 리세스 측벽 상의 III-V 재료의 헤테로에피택셜적 성장을 시딩하는 것을 방지하는 웰-격리 재료에 의해 덮이지 않은 웰 리세스의 측벽 상에 비정질 스페이서 재료를 형성하는 단계와, 스페이서 재료 제거에 의해 남겨진 리세스 내에 비정질 핀 격리 유전체를 퇴적하기 전에 스페이서 재료를 제거하는 단계를 더 포함한다.
제3 실시예들의 적어도 일부에서, 단결정질 필러를 헤테로에피택셜적으로 성장시키는 것과 필러로부터 단결정질 III-V 재료를 측방향으로 과도성장시키는 것은 GaAs, InP, InAs, InGaAs, AlGaAs, GaP, AlAs, InGaP 중 제1 재료를 성장시키는 것을 더 포함하고, 제1 웰 리세스의 나머지를 단결정질 III-V 재료로 되메움하는 것은 GaAs, InP, InAs, InGaAs, AlGaAs, GaP, AlAs, InGaP 중 제2 재료를 헤테로에피택셜적으로 성장시키는 것을 더 포함한다.
제3 실시예들의 적어도 일부에서, 그 방법은 평탄화된 되메움 III-V 재료를 마스킹하는 단계, 결정질 실리콘 기판의 제2 지역에서의 제2 웰 리세스를 에칭하는 단계, Ge를 포함하는 재료를 헤테로에피택셜적으로 성장시킴으로써 제2 웰 리세스를 되메움하는 단계, 및 Ge를 포함하는 되메움된 재료의 표면을 되메움된 III-V 재료의 표면과 평면이 되게 평탄화하는 단계를 더 포함한다.
그러나, 위의 실시예들은 이 점에서 제한되지 않고, 다양한 구현예들에서, 위의 실시예들은 이러한 특징들의 단지 서브세트만을 수행하는 것, 이러한 특징들의 상이한 순서를 수행하는 것, 이러한 특징들의 상이한 조합을 수행하는 것, 및/또는 명시적으로 열거된 그들 특징들 외의 추가적인 특징들을 수행하는 것을 포함할 수 있다. 본 발명의 범위는 그러므로 첨부된 청구항들과, 이러한 청구항들에 부여되는 동등물들의 전체 범위와 함께 참조하여 결정되어야 한다.

Claims (20)

  1. 모놀리식 반도체 핀 구조체들로서,
    기판의 제1 지역에서의 제1 웰 리세스 - 상기 제1 웰 리세스는 웰 바닥 위에 배치된 비정질 웰-격리 재료와, 상기 웰-격리 재료 위에 배치된 결정질 헤테로에피택셜 웰 재료를 포함하고, 상기 웰 재료는 상기 웰-격리 재료를 통해 연장되는 헤테로에피택셜 재료의 하나 이상의 필러에 의해 상기 웰 바닥에서 상기 기판의 시딩 표면에 커플링됨 -;
    상기 제1 웰 리세스 위에 그리고 상기 제1 지역에 인접한 기판의 제2 지역 위에 배치된 비정질 핀-격리 재료;
    상기 웰 재료로부터 연장되고 상기 핀-격리 재료를 통해 돌출하는 결정질의 제1 핀; 및
    기판의 상기 제2 지역으로부터 연장되고 상기 핀-격리 재료를 통해 돌출하는 IV족 재료의 제2 핀을 포함하는, 핀 구조체들.
  2. 제1항에 있어서, 상기 제1 웰 리세스의 최소 측방향 치수가 상기 필러의 가장 긴 측방향 치수보다 적어도 한 자릿수 더 큰, 핀 구조체들.
  3. 제1항에 있어서, 상기 비정질 핀-격리 재료는 상기 웰-격리 재료 위에 배치된 상기 결정질 헤테로에피택셜 재료의 측벽 주위에서 연장하여, 상기 기판의 상기 제2 지역으로부터 상기 결정질 헤테로에피택셜 재료를 전기적으로 절연시키는, 핀 구조체들.
  4. 제3항에 있어서, 상기 핀-격리 재료는 상기 웰-격리 재료에 접촉하는, 핀 구조체들.
  5. 제1항에 있어서, 결정질 헤테로에피택셜 제1 핀은 상기 결정질 헤테로에피택셜 필러 재료의 스레딩 전위 밀도보다 적어도 세 자릿수 더 작은 스레딩 전위 밀도를 가지는, 핀 구조체들.
  6. 제2항에 있어서, 상기 제1 웰 리세스의 최소 측방향 치수가 적어도 100 ㎛이며;
    상기 필러의 가장 긴 측방향 치수가 4 ㎛ 미만이며;
    상기 필러는 적어도 2:1의 애스펙트 비를 가지며;
    상기 제1 및 제2 핀의 최소 측방향 치수는 10 nm 미만인, 핀 구조체들.
  7. 제1항에 있어서, 상기 웰 재료의 제1 표면 - 상기 웰 재료의 제1 표면으로부터 상기 제1 핀이 연장함 - 은 상기 제2 지역에서의 제2 표면 - 상기 제2 지역에서의 제2 표면으로부터 상기 제2 핀이 연장함 - 과 평면인, 핀 구조체들.
  8. 제1항에 있어서, 상기 기판의 상기 제2 지역에서의 제2 웰 리세스 - 상기 제2 웰 리세스는 Ge를 포함하는 단결정질 IV족 웰 재료를 포함함 - 를 더 포함하고,
    상기 제2 핀은 Si, Ge, 및 SiGe로 이루어진 그룹으로부터 선택된 IV족 재료를 포함하는, 핀 구조체들.
  9. 제1항에 있어서, 상기 필러의 재료는 상기 기판과의 제1 헤테로접합부를 형성하는 단결정질 III-V 재료를 포함하고,
    상기 제1 핀의 상기 헤테로에피택셜 재료는 상기 웰 재료와 제2 헤테로접합부를 형성하는, 핀 구조체들.
  10. 제9항에 있어서, 상기 기판은 실리콘을 포함하며;
    상기 제1 핀은 InGaAs를 포함하며;
    상기 제2 핀은 실리콘을 포함하는, 핀 구조체들.
  11. 결정질 실리콘 기판의 제1 지역에서의 웰 리세스 내에 포함되는 결정질 III-V 재료의 하나의 몸체로부터 연장하는 복수의 n-형 핀FET들 - 상기 웰 리세스는 상기 기판의 시딩 표면에 유전체 웰-격리 재료를 통해 커플링되는 상기 결정질 III-V 재료의 하나 이상의 필러들을 제외하고는 상기 유전체 웰-격리 재료로 라이닝됨; 및
    상기 결정질 실리콘 기판의 제2 지역으로부터 연장하는 복수의 p-형 핀FET들을 포함하는, 집적 회로(IC).
  12. 제11항에 있어서, 상기 복수의 n-형 핀FET들은 상기 웰 리세스의 제1 측방향 치수에 걸쳐 배열되며;
    결정질 III-V 재료의 상기 하나 이상의 필러들은 상기 제1 측방향 치수 및 상기 제1 측방향 치수에 직교하는 제2 측방향 치수에 걸쳐 배열되는 복수의 필러들을 포함하는, 집적 회로(IC).
  13. 한 쌍의 상보성 전계 효과 트랜지스터들을 제작하는 방법으로서,
    결정질 실리콘 기판의 제1 지역에서의 제1 웰 리세스를 에칭하는 단계;
    상기 제1 웰 리세스를 넘어 제2 지역에서의 상기 기판 표면 아래의 레벨까지 유전체 웰-격리 재료로 상기 제1 웰 리세스를 되메움하는 단계;
    웰 바닥에서 결정질 기판 표면을 노출시키는 하나 이상의 개구부들을 웰-격리 재료를 통해 형성하는 단계;
    상기 하나 이상의 개구부들 내의 상기 노출된 기판 표면 상에 III-V 재료를 포함하는 단결정질 필러를 헤테로에피택셜적으로 성장시키는 단계;
    상기 필러로부터 단결정질 III-V 재료를 측방향으로 과도성장시키고 상기 제1 웰 리세스의 나머지를 단결정질 III-V 재료로 되메움하는 단계;
    상기 되메움된 III-V 재료의 표면을 제2 지역에서의 기판 표면과 평면이 되게 평탄화시키는 단계;
    제1 및 제2 지역들 위의 핀 마스크를 패터닝하는 단계;
    제1 핀들을 과도성장 III-V 재료 내에서 에칭하고 제2 핀들을 상기 제2 지역 내에서 에칭하는 단계;
    상기 제1 및 제2 핀들 위에 게이트 스택을 형성하는 단계; 및
    상기 제1 및 제2 핀들의 소스/드레인 단들에 커플링되는 접촉 금속화물을 형성하는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 제1 및 제2 핀들 위에 비정질 핀 격리 유전체를 퇴적하는 단계를 더 포함하며, 상기 핀 격리 유전체는 상기 과도성장 III-V 재료의 측벽을 덮는, 방법.
  15. 제14항에 있어서, 상기 제2 지역에서 결정질 재료로부터 상기 과도성장 III-V 재료를 측방향으로 분리하기 위해 상기 웰-격리 재료 상에 상기 핀-격리 재료를 퇴적하는 단계를 더 포함하는, 방법.
  16. 제13항에 있어서, 결정질 실리콘 기판의 상기 제2 지역에서 제2 웰 리세스를 에칭하는 단계;
    Ge를 포함하는 결정질 IV족 웰 재료를 에피택셜적으로 성장시키는 단계; 및
    상기 제2 핀들을 상기 결정질 IV족 웰 재료 내에서 에칭하는 단계를 더 포함하는, 방법.
  17. 제13항에 있어서, 상기 하나 이상의 개구부들을 상기 웰-격리 재료를 통해 형성하는 단계는, 상기 제1 웰 리세스의 최소 측방향 치수보다 적어도 한 자릿수 더 작은 가장 긴 측방향 치수를 갖는 하나 이상의 개구부를 에칭하는 단계를 더 포함하는, 방법.
  18. 제14항에 있어서, 상기 웰 리세스 측벽 상의 상기 III-V 재료의 헤테로에피택셜적 성장을 시딩하는 것을 방지하는 웰-격리 재료에 의해 덮이지 않은 상기 웰 리세스의 측벽 상에 비정질 스페이서 재료를 형성하는 단계; 및
    상기 스페이서 재료 제거에 의해 남겨진 리세스 내에 상기 비정질 핀 격리 유전체를 퇴적하기 전에 상기 스페이서 재료를 제거하는 단계를 더 포함하는, 방법.
  19. 제13항에 있어서, 상기 단결정질 필러를 헤테로에피택셜적으로 성장시키는 단계와 상기 필러로부터 상기 단결정질 III-V 재료를 측방향으로 과도성장시키는 단계는 GaAs, InP, InAs, InGaAs, AlGaAs, GaP, AlAs, InGaP 중 제1 재료를 성장시키는 것을 더 포함하며;
    상기 제1 웰 리세스의 나머지를 단결정질 III-V 재료로 되메움하는 단계는 GaAs, InP, InAs, InGaAs, AlGaAs, GaP, AlAs, InGaP 중 제2 재료를 헤테로에피택셜적으로 성장시키는 것을 더 포함하는, 방법.
  20. 제13항에 있어서, 상기 평탄화된 되메움 III-V 재료를 마스킹하는 단계;
    상기 결정질 실리콘 기판의 제2 지역에서의 제2 웰 리세스를 에칭하는 단계;
    Ge를 포함하는 재료를 헤테로에피택셜적으로 성장시킴으로써 상기 제2 웰 리세스를 되메움하는 단계; 및
    Ge를 포함하는 상기 되메움된 재료의 표면을 상기 되메움된 III-V 재료의 표면과 평면이 되게 평탄화하는 단계를 더 포함하는, 방법.
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