CN106796952A - 独立式硅台面上的ⅲ‑n族外延器件结构 - Google Patents

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Abstract

Ⅲ‑N族半导体异质结构位于从硅衬底的台面横向过度生长的Ⅲ‑N族外延岛上。一种IC可以包括设置在Ⅲ‑N族外延岛上的Ⅲ‑N族半导体器件，该Ⅲ‑N族外延岛悬于硅台面之上，并且还可以包括与Ⅲ‑N族器件单片集成的基于硅的MOSFET。来自硅台面的横向外延过度生长可以提供良好晶体质量的Ⅲ‑N族半导体区，在该半导体区上可以制造晶体管或其它有源半导体器件。Ⅲ‑N族岛的悬垂表面可以在不同极性的表面上提供多个器件层。单独的Ⅲ‑N族岛之间的间隔可以为包括Ⅲ‑N族半导体器件的IC提供机械柔量。硅台面的底切可以用于将Ⅲ‑N族外延岛转移到替代衬底。

Description

独立式硅台面上的Ⅲ-N族外延器件结构
技术领域
本发明的实施例总体上涉及对异质外延地形成在立方体衬底上的纤锌矿材料内的缺陷的控制，并且更具体而言，涉及从硅台面横向过度生长的Ⅲ-N族半导体异质结构。
背景技术
对便携式电子应用中的集成电路(IC)的需求激发了更高水平的半导体器件集成。开发中的许多先进半导体器件利用非硅半导体材料，其具有纤锌矿结晶度的子集。示例性的纤锌矿材料包括AgI、ZnO、CdS、CdSe、α-SiC、BN、GaN、AlN，其中最后两个可以集合在Ⅲ-N族材料系统中。Ⅲ-N族材料系统对诸如功率管理IC和RF功率放大器的高电压和高频应用具有特别的前景。诸如高电子迁移率晶体管(HEMT)和金属氧化物半导体(MOS)HEMT的Ⅲ-N族异质结构场效应晶体管(HFET)采用具有一个或多个异质结的半导体异质结构，例如在GaN半导体与另一个诸如AlGaN或AlInN的Ⅲ-N族半导体合金的界面处。GaN基HFET器件受益于相对宽的带隙(约3.4eV)，使得能够实现比Si基的MOSFET更高的击穿电压以及高载流子迁移率。Ⅲ-N族材料系统也可以用于光子(例如，LED)、光伏和传感器，其中的一个或多个可以用于集成到电子器件平台中。
已经采用多芯片集成方法来将基于硅的器件与基于纤锌矿半导体材料的那些器件集成。这些多芯片方法具有缩放和性能限制。基于硅的器件(例如，CMOS场效应晶体管)与利用纤锌矿材料系统的器件的单片集成由于大的晶格失配(例如，GaN与Si之间的约41％)和大的热膨胀系数失配(例如，Si与GaN之间的约116％)。这些失配可能导致在硅衬底上外延生长的纤锌矿半导体薄膜中的大量缺陷。在没有控制缺陷的传播的能力的情况下，具有足够低缺陷密度的区域可能不能用于形成高功能的半导体器件。用于单片集成的一种技术依赖于厚的缓冲层(例如3-10微米或更多)。然而，这种厚的缓冲部是昂贵的并且使得硅CMOS集成复杂化。用于管理在不具有厚的缓冲部的CMOS相容衬底上异质外延形成的纤锌矿材料体系中的缺陷传播的结构和技术因此是有利的。
附图说明
在附图中通过示例而非限制的方式例示了本文所描述的材料。为了说明的简单和清楚，附图中所示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可以相对于其它元件被放大。此外，在被认为是适当的情况下，在附图中重复附图标记以指示对应或类似的元件。在附图中：
图1A是根据实施例的包括设置在一对硅台面的顶部表面上的一对Ⅲ-N族半导体岛的半导体异质结构的截面视图；
图1B是根据另外的实施例的图1A中所示的半导体异质结构的平面视图；
图2A是根据另外的实施例的包括基于硅的晶体管和并入图1A中所示的半导体异质结构的基于Ⅲ-N族的晶体管的SoC的截面视图；
图2B是根据另外的实施例的图2A中所示的SoC的平面视图；
图3是根据实施例的图2A中所示的SoC的截面视图，其进一步示出了减薄的衬底中的应变；
图4A是根据实施例的包括设置在底切硅台面的顶部表面上的Ⅲ-N族半导体岛的半导体异质结构的截面视图；
图4B是根据实施例的包括设置在转移衬底上的多个Ⅲ-N族半导体岛的半导体异质结构的截面视图；
图4C是根据实施例的设置在转移衬底上的半导体异质结构器件的截面视图；
图5是根据实施例的设置在Ⅲ-N族半导体岛的过度生长外围的多个极性表面上的Ⅲ-N族半导体层的等距视图；
图6A是根据实施例的包括极化层和设置在极化层上的第二Ⅲ-N族器件层的Ⅲ-N族半导体异质结构的截面视图；
图6B是根据实施例的并入图6A中所示的Ⅲ-N族半导体异质结构的基于Ⅲ-N族半导体的多沟道晶体管的截面视图；
图6C是根据实施例的包括基于硅的晶体管和基于Ⅲ-N族半导体的LED的SoC的截面视图；
图7A、7B和7C是根据实施例的经转移的基于Ⅲ-N族半导体的多沟道晶体管的截面视图；
图8A是示出根据实施例的形成包括来自一对硅台面的顶部表面的一对Ⅲ-N族半导体岛的Ⅲ-N族半导体异质结构的方法的流程图；
图8B是示出根据实施例的形成柔性和经转移的Ⅲ-N族半导体异质结构器件的方法的流程图。
图8C是示出根据实施例的形成基于Ⅲ-N族半导体的多沟道器件的方法的流程图。
图9A、9B和9C是根据实施例的在执行示例性方法中所选定的操作时演进的SoC的截面视图；
图10示出了根据本发明的实施例的采用在硅台面上包括硅MOSFET和GaN HFET的SoC的移动计算平台和数据服务器机器；以及
图11是根据本发明的实施例的电子计算设备的功能性框图。
具体实施方式
参考附图描述了一个或多个实施例。尽管详细描绘和讨论了具体构造和布置，但应当理解的是，其仅用于说明性目的。相关领域技术人员将认识到，在不脱离本说明书的精神和范围的情况下，其它构造和布置是可能的。对于相关领域技术人员将显而易见的是，除了本文中详细描述的系统和应用以外，本文中所描述的技术和/或布置可以用在各种其它系统和应用中。
在以下具体实施方式中参考了附图，附图形成了本文的部分并示出了示例性的实施例。此外，将理解的是，在不脱离所要求保护的主题的范围的情况下可以利用其它实施例并可以作出结构和/或逻辑改变。还应当指出，方向和参考(例如，上、下、顶、底等等)可仅用于促进对附图中的特征的描述。因此，以下具体实施方式并非以限制性的意义来理解，并且所要求保护的主题的范围仅通过所附权利要求及它们的等同形式来限定。
在以下描述中，阐述了许多具体细节。然而，对于本领域技术人员将显而易见的是，可以在没有这些具体细节的情况下实践本发明。在一些实例中，用框图形式而不是详细示出了公知的方法和设备，以避免使本发明难以理解。在整个说明书中对“实施例”或“一个实施例”的引用表示结合实施例描述的特定特征、结构、功能、或特性包括在本发明的至少一个实施例中。因此，在整个说明书中的不同地方出现的短语“在实施例中”或“在一个实施例中”并不一定指代本发明的相同实施例。此外，在一个或多个实施例中，特定特征、结构、功能、或特性可以以任何适合的方式进行组合。例如，第一实施例可以与第二实施例进行组合，其中与这两个实施例相关联的特定特征、结构、功能、或特性并不是相互排斥的。
如本发明的实施例和所附权利要求中所使用的，单数形式“一”、“一个”和“所述”旨在也包括复数形式，除非上下文另外明确指示。还将理解的是，如本文中所使用的术语“和/或”指代和包括相关联的列出项目中的一个或多个项目的任何和所有可能的组合。
术语“耦合”和“连接”连同它们的派生词可以在本文中用于描述部件之间的功能或结构关系。应当理解的是，这些术语并非旨在作为彼此的同义词。相反，在具体实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理、光、或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接(在它们之间具有其它中间元件)物理或电接触，和/或两个或更多个元件彼此协作或相互作用(例如，如在因果关系中)。
如本文中所使用的术语“在……之上”、“在……之下”、“在……之间”以及“在……上”指代一个部件或材料相对于其它部件或材料的相对位置，其中，这种物理关系是值得注意的。例如在材料的背景中，设置在另一种材料之上或之下的一种材料或材料可以与一种或多种中间材料直接接触或可以具有一种或多种中间材料。此外，设置在两种材料或材料之间的一种材料可以与两层直接接触或可以具有一个或多个中间层。相反，“在”第二材料或材料“之上”的第一材料或材料与该第二材料/材料直接接触。将在部件组件的背景中作出类似的区分。
如贯穿本说明书以及权利要求书中所使用的，通过术语“……中的至少一个”或“……中的一个或多个”进行连接的一列项可以表示所列出的项的任何组合。例如，短语“A、B或C中的至少一个”可以表示A；B；C；A和B；A和C；B和C；或A、B和C。
本文描述了设置在硅台面(例如，柱)顶上的Ⅲ-N族(例如，GaN)异质结构，其包括用于Ⅲ-N族晶体管的具有足够低缺陷密度的外围Ⅲ-N族区域。根据本文的实施例的异质结构提供良好的晶体质量的区域，而不需要厚缓冲部(例如，1μm或更大)。这些相同的外延台面结构也可以用于将具有高质量区域的异质外延Ⅲ-N族岛从硅生长衬底转移到其它衬底。在另外的实施例中，岛状Ⅲ-N族异质结构以比硅半导体系统更脆的常规基于缓冲的系统产生更大的机械柔量(compliance)。如此，本文所描述的Ⅲ-N族异质结构和器件可以用于柔性电子器件中，例如在可穿戴式SoC产品中是有利的。在另外的实施例中，台面上的台面结构和Ⅲ-N族异质结构可以被制造为在第二衬底区中随后制造基于硅的MOSFET之前制备第一衬底区。基于硅的MOSFET和基于Ⅲ-N族的HFET处理随后可以在大体上成平面的衬底上同时进行。
图1A是根据实施例的包括设置在第一硅台面和第二硅台面106的顶部表面上的一对Ⅲ-N族半导体外延岛115的半导体异质结构100的截面视图。如图所示，每个台面106设置在相对于第二衬底区102的顶部表面凹进z高度H1的第一衬底区103中。每个台面106是衬底105的一部分或延伸部分，其具有与衬底105相同的结晶度。衬底105可以是各种材料，其包括但不限于硅、锗和SiGe。在示例性实施例中，衬底105是硅，这有利于衬底区103中的Ⅲ-N族器件与设置在衬底区102上的常规硅MOSFET的单片集成。大体上单晶的衬底105的晶体取向可以是(100)、(111)或(110)中的任一种。其它晶体取向也是可能的。在一个示例性硅衬底实施例中，衬底105是(100)硅。对于(100)硅衬底105，半导体表面可以被斜切或切割(例如朝向[110]成2度到10度)，以促进具有六边形/纤锌矿结构的结晶度的Ⅲ-N族半导体岛115的成核。
每个台面106从衬底105延伸z高度H2，并且具有最小横向宽度(即，最小CD)L1。在示例性实施例中，L1在200nm与5μm之间，有利地小于1μm，且更有利地在500nm与1μm之间。对于柱状物实施例，台面106在第二维度(例如，图1A中的y维度)上具有也为L1或近似L1的CD。对于线实施例，台面106在第二维度上具有至少为L1很多倍的CD，并且甚至可以比L1大很多个数量级。台面的取向可以取决于衬底晶体取向。在具有(100)硅衬底的一个示例性实施例中，台面线在[110]方向上取向以促进Ⅲ-N族HFET和硅MOSFET的单片集成。台面高度H2有利地小于凹槽深度H1，允许衬底区102与103的顶部表面之间的更大的平面度。在如图1A中所描绘的示例性实施例中，台面高度H2比凹陷深度H1小至少Ⅲ-N族岛z厚度H3。虽然台面高度H2可以随着实施方式变化，但是在一个示例性实施例中，其中L1在500nm与1μm之间，H3为至少500nm，且有利地在750nm与5μm之间。
每个Ⅲ-N族外延岛115是弛豫的、大体上单晶的Ⅲ-N族半导体，其具有大体上正交于顶部台面表面的六边形/纤锌矿结构的c轴。虽然c轴正交性是有利的，但是应当注意，对衬底105的一些斜切可以引起c轴与正交偏离几度。在示例性实施例中，Ⅲ-N族岛115是GaN。由于Ⅲ-N族外延岛115与硅台面106之间的显著不匹配，外延岛115具有设置在台面106之上的核心区122，核心区122包括多个缺陷118(例如穿透位错)，其以最小角度在[0001]方向上滑动。在Ⅲ-N族岛115具有远远小于典型的硅到Ⅲ-N族缓冲结构的最大厚度H3的示例性实施例中，缺陷118遍及Ⅲ-N族岛115的整个z厚度。在示例性实施例中，H3小于1.3μm，并且在有利的GaN实施例中，H3不超过500nm。
Ⅲ-N族外延岛115还包括包围核心区122的外围区120。外围区120横向延伸超过硅台面106的侧壁悬垂长度L2。虽然L2可以随着横向外延过度生长(LEO)的持续时间而变化，但是在示例性实施例中，L2小于相邻台面106之间的间隙间隔G1的一半，从而确保相邻Ⅲ-N族外延岛115的侧壁之间的非零间隙间隔G1。在一个有利的实施例中，其中L1不超过500nm，H3在500nm与1μm之间，L2至少为500nm。在Ⅲ-N族外延岛155具有正交于台面106的顶部表面的c轴的实施例中，外围区120具有n平面侧壁。外围区120的结晶度与核心122内的结晶度大体相同，除了缺陷密度显著较低，由于这种缺陷被限制为平行于c轴的滑动平面并且沿着n轴横向生长，从而产生更高的晶体质量。因此，在高/深硅台面结构上提供等效或更低的缺陷密度GaN膜，而不使用典型用于硅上Ⅲ-N族的覆盖式晶片生长的复杂缓冲设计。在一个实施例中，外围区120内的穿透位错密度比核心区122内的穿透位错密度低至少一个数量级。在一个这样的实施例中，缺陷密度不超过l e9cm-2。尽管未被描绘，但Ⅲ-N族材料也可以设置在包围台面106的衬底105的区域之上。该Ⅲ-N族材料质量差，不具有从台面106引晶(seeding)但不延伸台面106的整个侧壁的优点。
一个或多个Ⅲ-N族外延半导体器件层150设置在Ⅲ-N族外延岛115之上。Ⅲ-N族外延半导体器件层150至少覆盖外围区120的(0001)表面和(000-1)表面。在图1A中所示的示例性实施例中，Ⅲ-N族外延半导体器件层150进一步设置在n平面侧壁上。Ⅲ-N族外延半导体器件层150包括与Ⅲ-N族岛115的成分不同的成分的一个或多个材料层。在Ⅲ-N族岛115是GaN的一个示例性实施例中，Ⅲ-N族外延半导体器件层150包括一个或更多个极化层，其具有在外围区120的第一沟道区中引入2D电子气(2DEG)135的成分。对于GaN外延岛115，极化层材料的非限制性示例包括AlN、AlInN或AlGaN中的一种或多种。(多个)极化层的示例性厚度在20-100nm的范围内。在其它实施例中，Ⅲ-N族外延半导体器件层150包括多层异质外延叠置体，例如但不限于适合于LED器件的任何量子阱叠置体。
图1B是进一步示出根据另外的实施例的半导体异质结构100的平面视图。如图1B中所示，台面106是标称宽度L1的柱状物；并且具有包括包围核心区122的外围区120的Ⅲ-N族外延岛115。在实施例中，Ⅲ-N族半导体器件包括半导体异质结构100。该器件还包括耦合到外围区120内的一个或多个半导体器件层的一个或多个器件端子。占据衬底区103的Ⅲ-N族半导体器件还可以与衬底区102内的基于硅的晶体管集成以形成SoC。图2A是根据实施例的包括基于硅的晶体管202和并入半导体异质结构100(图1A)的基于Ⅲ-N族的晶体管203的示例性SoC 200的截面视图。图2B是根据另外的实施例的SoC 200的平面视图。
如图2A中所示，基于硅的晶体管202包括栅极电极241，其形成了栅极叠置体的设置在包括沟道区的非平面半导体主体243之上的部分。栅极电极241用于调制设置在栅极电极241的相对侧上的源极/漏极端子242之间的电导。在示例性实施例中，基于硅的晶体管202是非平面MOSFET，但是基于硅的晶体管202可以采用任何已知的基于硅的晶体管技术作为不限于这一方面的实施例。每个Ⅲ-N族晶体管203是至少包括设置在外围区120之上的栅极电极245的异质结FET(HFET)。栅极电极245用于调制2DEG 135。在台面高度H2被设置为适应凹陷高度H1内的Ⅲ-N族岛高度H3的示例性实施例中，栅极电极245与栅极电极241大体上成平面。Ⅲ-N族晶体管203还有利地包括也设置在外围区120之上的一对源极/漏极端子246中的至少一个。根据Ⅲ-N族岛115的横向尺寸(例如，L2)和Ⅲ-N族晶体管端子的横向尺寸，Ⅲ-N族晶体管的三个端子203(例如，两个源极/漏极端子246和栅极电极245)可以全部设置在外围区120之上。然而，在图2A中所示的示例性实施例中，一个源极/漏极端子至少部分地设置在核心区122之上，因为如果包含有源极/漏极区，则核心内的高缺陷密度对晶体管性能几乎没有什么影响。如图2A和2B中进一步示出的，电共享源极/漏极的两个Ⅲ-N族晶体管形成在具有晶体管203的每个Ⅲ-N族半导体岛115之上，晶体管203具有载流宽度W1。
在实施例中，设置在分隔开的硅台面上的基于Ⅲ-N族的晶体管通过薄硅衬底物理地连接在一起。尽管在连续的Ⅲ-N族膜(例如，GaN)上的基于Ⅲ-N族的晶体管由于强离子键合而非常脆，但是使图2A中所示的SoC 200与最近邻的Ⅲ-N族岛115之间的间隙间隔G1一致。图3是根据实施例的进一步示出薄衬底305中的弹性应变的SoC 200的截面视图。对于薄衬底305是硅的示例性实施例，衬底305具有50μm或更小的、且有利地不超过25μm的z厚度。虽然这样的低硅衬底厚度可能导致连续的Ⅲ-N族膜断裂，但是台面106自由地通过间隙间隔G1适应衬底305的挠曲，而不会在Ⅲ-N族岛115上引起应力/应变。因此，SoC 200适用于3DIC集成(例如，叠置)和/或并入到可弯曲的IC平台中。在各种薄衬底实施例中，相邻的硅台面106可以用能够流动的电介质(例如，能够流动的的氧化物或聚合物)回填，或用自由空间(例如，设置在由后端覆盖层封闭的空隙内)包围。
上文描述的Ⅲ-N族半导体异质结构以及包含这种异质结构的半导体器件也非常适合于本领域中已知的很多衬底/膜转移技术，因为硅台面可以容易地被选择性地底切到上覆的Ⅲ-N族半导体岛。图4A是根据实施例的包括设置在底切硅台面406的顶部表面上的多个Ⅲ-N族半导体岛403的半导体异质结构401的截面图。如图所示，硅台面406全部被底切以具有接近Ⅲ-N族岛的横向宽度L3，横向宽度L3小于Ⅲ-N族岛核心122的横向宽度，在示例性实施例中，Ⅲ-N族岛核心122的横向宽度大体上等于L1。根据衬底105的晶体取向和底切技术(例如，通过湿法化学蚀刻)，台面406的基底也可以被底切，或保持大体上未被蚀刻(即，仍然具有L1的横向宽度)。例如，对于(100)硅衬底405，结晶蚀刻剂可以提供具有与(111)晶面对准的倾斜侧壁的底切台面406。底切台面的另一结构特征是存在Ⅲ-N族岛底切部分407，其大体上没有一个或多个Ⅲ-N族半导体器件层150中的至少一个。
图4B是根据实施例的包括设置在转移衬底405上的多个Ⅲ-N族半导体岛115的半导体异质结构402的截面视图。转移衬底405可以是本领域中已知的适合于所选择的转移技术的任何载体，例如但不限于玻璃、硅上氧化物(SOI)或诸如PET和聚酰亚胺的柔性衬底。可以通过使用任何已知的薄膜转移技术将Ⅲ-N族半导体岛115从它们生长的硅台面转移到转移衬底405来制造半导体异质结构402。在一个示例性实施例中，Ⅲ-N族半导体岛115从底切硅台面406(图4A)转移。可以使用任何接合技术来将Ⅲ-N族半导体岛115的顶部暴露表面连接到转移衬底405(例如，电介质接合层可以设置在Ⅲ-N族半导体器件层150之上)。对于图4B中所描绘的示例性经转移的Ⅲ-N族半导体实施例，Ⅲ-N族半导体岛115的(0001)表面接近转移衬底405，并且岛的(000-1)表面远离转移衬底405。
虽然图4A和4B示出了经转移的Ⅲ-N族半导体异质结构，但是也可以在半导体器件被制造在Ⅲ-N族半导体岛上同时仍附着到硅台面之后，转移Ⅲ-N族半导体异质结构。对于这样的实施例，耦合到Ⅲ-N族半导体岛的器件端子可以夹在转移衬底与Ⅲ-N族半导体岛之间。图4C是根据一个这样的实施例的包括设置在转移衬底405上的基于Ⅲ-N族半导体的晶体管的半导体器件403的截面视图。如图所示，耦合到Ⅲ-N族半导体岛115的栅极电极245和源极/漏极端子246被夹在转移衬底405与Ⅲ-N族半导体岛115的(0001)表面之间。然后，Ⅲ-N族半导体岛115的(000-1)表面被暴露以用于进一步处理，例如但不限于附加的Ⅲ-N族半导体材料层沉积，和/或形成附加的器件电端子，和/或3DIC处理。
在实施例中，Ⅲ-N族半导体异质结构包括设置在硅台面上的Ⅲ-N族外延岛的相对极性表面上的2DEG。图5是根据实施例的设置在Ⅲ-N族半导体岛的横向过度生长的外围的(0001)和(000-1)极性表面上的Ⅲ-N族半导体器件层的等距视图。如沿着[110]方向延伸到页面中的示例性(100)硅台面所示，外延Ⅲ-N族(例如GaN)半导体岛115具有与岛115的顶部正交的c轴。由于横向过度生长，(0001)和(000-1)表面都在外围区120内被暴露。图5进一步示出了器件层叠置体的单元晶胞，其包括在引起外围区120内的2DEG 135的半导体岛115的(0001)表面上生长的AlN极化层550。还示出了第二Ⅲ-N族半导体器件层560的单元晶胞，其随后在在半导体岛115的暴露(000-1)表面上的极化层550之上生长。图6A是具有多个器件层的Ⅲ-N族半导体异质结构601的截面视图，所述多个器件层包括设置在Ⅲ-N族外延岛115上的极化层550和设置在极化层550上的第二Ⅲ-N族器件层560。有利地，第二Ⅲ-N族半导体器件层560具有与极化层550的成分充分不同的成分，以将第二2DEG 635保持在第二Ⅲ-N族半导体器件层560内。在一个有利的实施例中，GaN半导体层560设置在Ⅲ-N族极化层550(例如，AlN)之上，Ⅲ-N族极化层550设置在GaN岛115上。从图6A可以清楚地看到，可以通过在Ⅲ-N族半导体异质结构100(图1)之上执行附加的外延生长来制造Ⅲ-N族半导体异质结构601。可以利用掩模生长技术来阻挡器件层150的(0001)表面之上的过度器件层生长。对于更高的有效晶体管密度(例如，双驱动电流/晶体管占用空间)，可以利用这些多层叠置体来制造多沟道晶体管，该多层叠置体在Ⅲ-N族外延岛的外围区的相对极性表面上提供2DEG。
图6B是根据实施例的包括基于硅的晶体管202和并入图6A中所示的Ⅲ-N族半导体异质结构的基于Ⅲ-N族半导体的多沟道晶体管603的SoC 602的截面视图。如图所示，栅极电极245连同在栅极电极245的相对侧上的一对源极/漏极端子246可操作为基于2DEG 135的调制的第一晶体管。在该实施例中，所有三个端子设置在Ⅲ-N族外延岛115的外围区内。栅极电极645连同在栅极电极645的相对侧上的一对源极/漏极端子646可操作为基于2DEG635的调制的第二晶体管。在该实施例中，所有三个端子设置在Ⅲ-N族外延岛115的外围区内。在第一实施例中，例如使用已知的用于纳米线晶体管的任何栅极全包围和接触部全包围技术将栅极电极245、645耦合在一起并且将源极/漏极端子245、246耦合在一起。在第二实施例中，栅电极245与246电独立，并且源极/漏极端子245与源极/漏极端子646电独立。对于第二实施例，栅极电极645和源极/漏极端子646可以环绕Ⅲ-N族外延岛115的m平面侧壁以便电互连。在Ⅲ-N族外延岛115的顶部表面上的金属图案化可以提供栅极电极245、645之间以及源极/漏极端子246和646之间的隔离。
值得注意的是，上文描述的多极性表面架构不限于HFET器件。例如，类似的架构也适用于发光二极管(LED)器件。LED架构还可以在相反极性的表面之间利用不同的器件层叠置体，如图6A-6B中针对HFET架构所示的。图6C是根据一个实施例的包括基于硅的晶体管202和多个基于Ⅲ-N族半导体的LED 604的SoC 603的截面视图。至少第一LED端子设置在(0001)表面上，并且至少一个其它LED端子设置在(000-1)极性表面上。在示例性实施例中，可以采用任何纳米线金属化技术以在适于LED的Ⅲ-N族器件层150之上形成多个n型二极管端子647和多个p型二极管端子648。端子环绕Ⅲ-N族半导体岛115的外围区以与用于双侧发射的(0001)和(000-1)表面接触，其可以提高LED填充因数，该填充因数超过单侧LED架构的LED填充因数。在相对的极性表面上形成的LED之间的发射特性也可以不同。在由虚线图6C例示为可选择的另外的实施例中，侧壁金属化649也可以设置在Ⅲ-N族外延岛115的m平面侧壁表面上。
在替代的实施例中，多沟道晶体管器件利用经转移的Ⅲ-N族外延岛。对于这样的实施例，代替用于图6A-6B中示出的多沟道晶体管器件的环绕式纳米线器件端子金属化技术，顶侧器件端子金属化与膜转移结合使用。图7A、7B和7C是示出根据一个示例性实施例的经转移的基于Ⅲ-N族半导体的多沟道晶体管的截面视图。参考图7A，Ⅲ-N族异质结构701包括具有多个器件层的多个Ⅲ-N族外延岛115，以在设置在硅柱状物上的Ⅲ-N族外延岛的相对的极性表面上提供2DEG。Ⅲ-N族半导体极化层550设置在Ⅲ-N族半导体岛115的横向过度生长的外围的(0001)和(000-1)极性表面上。第二Ⅲ-N族半导体器件层560进一步设置在(000-1)表面附近的极化层550之上。如图7B中进一步示出的，利用任何已知的顶侧金属化技术来形成栅极电极245和在栅极电极245的相对侧上的一对源极/漏极端子246。在形成顶侧晶体管端子之后，随后例如用诸如TMAH的湿法蚀刻剂对硅台面106进行底切，以形成底切台面406。随后执行任何已知的膜转移工艺以将经转移的Ⅲ-N族外延岛115转移到如图7C中所示的转移衬底205。在膜转移之后，栅极电极245和源极/漏极端子246位于/设置在外延岛115与转移衬底205之间。重复顶侧金属化以在源极/漏极端子746之间形成栅极电极745。
可以使用各种技术来制造设置在硅台面上的Ⅲ-N族岛上的示例性Ⅲ-N族半导体异质结构和使用在图1A-7C的背景中描述的这种异质结构的器件。图8A是示出根据某些实施例的形成Ⅲ-N族半导体异质结构的方法801的流程图，该Ⅲ-N族半导体异质结构包括来自一对硅台面的顶部表面的一对Ⅲ-N族半导体岛。图9A、9B和9C是根据实施例的在执行方法801中的选定操作时演进的SoC的截面视图。
参考图8，方法801开始于操作810，其中在硅衬底的第一区中形成一对硅台面。将深硅沟槽蚀刻到预定义区域(例如，高电压SoC、PMIC和RFPA的GaN晶体管所位于的区域)中的硅衬底中。在一个实施例中，在操作810执行具有XeF2化学品的Bosch型蚀刻。如图9A中进一步示出的，在深硅沟槽蚀刻期间，可以使用诸如Al或Al2O3的硬掩模911来保护衬底105的区域。在操作810形成的深沟槽有利地具有最小的侧壁扩口，以限制台面106的侧壁上的后续Ⅲ-N族外延生长。在示例性实施例中，将沟槽蚀刻到500nm-5μm的深度，而更大的顶部表面积的台面需要更大的深度。在一些实施例中，在要在衬底的其它区域中制造基于硅的MOSFET的情况下，硅台面可以在回蚀刻时被去掩蔽以减小它们的z高度，从而充分适应随后将生长的Ⅲ-N族材料的厚度。
返回图8，方法801在操作815继续Ⅲ-N族成核和外延生长。在化学气相沉积(CVD)或分子束外延(MBE)室中执行外延生长。在一个示例性实施例中，薄(例如，20-200nm)AlN成核层直接沉积在包括至少顶部硅台面表面的暴露的硅区上。该成核层可以环绕硅台面的侧壁。在成核层生长之后，使用任何已知的技术、生长温度、压力和Ⅴ族/Ⅲ族比率来外延生长GaN层。在操作820，执行GaN膜的横向外延过度生长(LEO)，其在操作815围绕生长的GaN形成外围区。在图9B中进一步示出的实施例中，悬垂(GaN)外延岛115生长到300nm至1.3μm的膜厚度。可以通过工艺条件来调节相邻岛的m平面侧壁之间的期望间隙间隔的横向过度生长量，以实现横向生长速率：垂直生长速率(例如，1.5-2.0)的期望比率。如果衬底没有被掩蔽，则GaN 916层也将在硅台面106的基底处形成。GaN 916将比外延岛115具有更差的质量，并且如果台面无扩口，则GaN 916不会延伸硅台面106的整个侧壁。
返回图8，方法801继续操作825，其中极化层和/或替代器件层围绕GaN岛外延生长。在一个示例性实施例中，围绕悬垂的GaN生长3-30nm厚的AlGaN和/或AlN和/或AlInN层中的至少一个。在c平面(0001)表面上，由此引入GaN中的高电荷密度和迁移率的2DEG。一旦具有极化层的GaN膜已经生长在硅台面顶上，就可以在操作835进行器件制造以完成方法801。在图9C中所示的示例性实施例中，可以使用任何已知的技术在极化层的顶部(0001)表面上形成基于Ⅲ-N族的晶体管(例如，HFET)203。可以再次使用任何已知的技术在衬底105的其它区域中制造基于硅的晶体管(例如，MOSFET)202。
可以用附加操作来修改和/或补充方法801以制造柔性的和经转移的Ⅲ-N族半导体异质结构器件。图8B是示出根据实施例的形成柔性的和经转移的Ⅲ-N族半导体异质结构器件的方法802的流程图。方法802开始于在操作840在硅台面上接收独立式GaN岛。可以例如通过执行操作810-825(图8A)来形成这样的GaN外延岛。在柔性SoC实施例中，方法802在操作845继续，其中围绕硅台面沉积能够流动的电介质。能够流动的氧化物、聚酰亚胺等可以例如用旋涂工艺进行沉积。随后在操作850，用任何晶片研磨或减薄工艺将硅衬底减薄到小于50μm且有利地小于25μm的厚度。然后，方法802返回到方法801中的操作835，以完成GaN岛上的GaN器件和硅衬底的第二区中的CMOS器件的制造。在经转移的GaN岛实施例中，方法802在操作865继续，其中在操作865对硅台面进行底切。可以使用诸如TMAH的湿法蚀刻剂选择性地将硅台面蚀刻到GaN外延岛达到预定量。然后在操作870，使用任何薄膜转移工艺将GaN岛转移到转移衬底。在一个示例性实施例中，Ⅲ-N族半导体岛与面向转移衬底的(0001)表面接合。
图8C是示出根据实施例的形成基于Ⅲ-N族半导体的多沟道器件的方法803的流程图。方法803开始于在操作840在硅台面上接收独立式GaN岛。可以例如通过执行操作810-825(图8A)来形成这样的GaN外延岛。在操作845，在GaN外延岛的至少一个极性表面上生长附加的Ⅲ-N族器件层。在示例性实施例中，在操作845，使用任何外延生长工艺，在GaN外延岛上的极性层的(000-1)表面上直接生长第二GaN器件层。在另外的实施例中，在生长第二GaN器件层之前，在极性层的(0001)表面之上沉积电介质掩模。方法803在操作850完成在GaN外延岛的多个极性表面上形成器件。在示例性实施例中，操作845需要形成耦合到从GaN外延岛的(0001)表面生长的一个或多个Ⅲ-N族半导体器件层的至少第一器件端子，并且形成耦合到从GaN外延岛的(000-1)表面生长的一个或多个Ⅲ-N族半导体器件层的至少第二器件端子。在另外的实施例中，在操作850形成一个或多个器件端子还包括：形成栅极电极和耦合到极化层的至少一个源极/漏极端子。
图10示出了根据本发明的实施例的系统1000，其中，移动计算平台1005和/或数据服务器机器1006采用包括至少一个Ⅲ-N族HFET的IC，该Ⅲ-N族HFET设置在悬于硅台面之上的Ⅲ-N族外延岛上。在另外的实施例中，IC包括设置在Ⅲ-N族外延岛上的Ⅲ-N族HFET，该Ⅲ-N族外延岛悬于硅台面之上，并且还包括与Ⅲ-N族HFET单片集成的基于硅的MOSFET。服务器机器1006可以是任何商业服务器，例如包括设置在机架内并且联网在一起用于电子数据处理的任何数量的高性能计算平台，在示例性实施例中，其包括封装的单片IC 1050。移动计算平台1005可以是被配置用于电子数据显示、电子数据处理、无线电子数据传输等中的每一个的任何便携式设备。例如，移动计算平台1005可以是平板电脑、智能电话、膝上型计算机等中的任一个，并且可以包括显示屏(例如，电容式、电感式、电阻式或光学触摸屏)、芯片级或封装级集成系统1010以及电池1015。
无论是设置在扩展视图1020中所示的集成系统1010内还是作为服务器机器1006内的独立式封装芯片，封装单片IC 1050包括存储器芯片(例如RAM)或处理器芯片(例如，微处理器、多核微处理器、图形处理器等)，其包括至少一个Ⅲ-N族HFET，该Ⅲ-N族HFET设置在悬于硅台面之上的Ⅲ-N族外延岛上，例如如本文其它地方所描述的。在另外的实施例中，IC包括设置在悬于硅台面之上的Ⅲ-N族外延岛上的Ⅲ-N族HFET，并且还包括与Ⅲ-N族HFET单片集成的基于硅的MOSFET。单片IC 1050还可以耦合到板、衬底或连同功率管理集成电路(PMIC)1030、RF(无线)集成电路(RFIC)1025中的一个或多个、以及它们的控制器1035的内插器1060，RFIC 1025包括宽带RF(无线)发射机和/或接收机(TX/RX)(例如，包括数字基带和模拟前端模块，模拟前端模块还包括发射路径上的功率放大器和接收路径上的低噪声放大器)。
在功能上，PMIC 1030可以执行电池功率调节、DC-DC转换等，并且因此具有耦合到电池1015的输入和用于向其它功能模块提供电流供应的输出。如进一步示出的，在示例性实施例中，RFIC 1025具有耦合到天线(未示出)的输出，以实现多种无线标准或协议中的任何标准或协议，这些无线标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物，以及任何被命名为3G、4G、5G及更高代的任何其它无线协议。在替代的实施方式中，这些板级模块中的每个模块可以集成到耦合到单片IC 1050的封装衬底的单独的IC上，或者集成在耦合到单片IC 1050的封装衬底的单个IC内。
图11是根据本公开内容的至少一些实施方式布置的计算设备1100的功能性框图。例如，计算设备1100可以位于平台1005或服务器机器1006内部。根据本发明的实施例，设备1100还包括承载多个部件的母板1102，这些部件例如但不限于处理器1104(例如，应用处理器)，处理器1104还可以包含至少一个Ⅲ-N族HFET，其设置在悬于硅台面之上的Ⅲ-N族外延岛上。处理器1104可以物理和/或电耦合到母板1102。在一些示例中，处理器1104包括封装在处理器1104内的集成电路管芯。一般而言，术语“处理器”或“微处理器”可以指代对来自寄存器和/或存储器的电子数据进行处理以便将该电子数据转换成可以进一步储存在寄存器和/或存储器中的其它电子数据的任何器件或器件的一部分。
在各种示例中，一个或多个通信芯片1106还可以物理和/或电耦合到母板1102。在另外的实施方式中，通信芯片1106可以是处理器1104的部分。根据其应用，计算设备1100可以包括可以或可以不物理和电耦合到母板1102的其它部件。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如硬盘驱动器、固态驱动器(SSD)、光盘(CD)、数字通用盘(DVD)等)等。
通信芯片1106可以实现无线通信，以用于将数据转移到计算设备和从计算设备1100转移数据。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射来经由非固体介质传送数据的电路、设备、系统、方法、技术、通信通道等。该术语并不暗示相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含导线。通信芯片1106可以实现多种无线标准或协议中的任何一种，其包括但不限于本文中其它地方描述的那些。如所讨论的，计算设备1100可以包括多个通信芯片706。例如，第一通信芯片可以专用于较短范围的无线通信(例如Wi-Fi和蓝牙)，并且第二通信芯片可以专用于较长范围的无线通信(例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等)。
尽管已经参考各种实施方式描述了本文中所阐述的某些特征，但该描述并非旨在以限制性的意义来理解。因此，对本文中所描述的实施方式以及其它实施方式(其对于本公开内容涉及的领域中的技术人员来说是显而易见的)的各种修改被认为落在本公开内容的精神和范围内。
将认识到，本发明并不限于如此描述的实施例，但是在不脱离所附权利要求的范围的情况下可以利用修改和改变来实践。例如，以上实施例可以包括如以下进一步提供的特征的特定组合。
在一个或多个第一实施例中，半导体异质结构包括设置在硅衬底的第一区中的一对硅台面。异质结构包括设置在台面的顶部表面上的一对Ⅲ-N族外延岛，岛的c轴大体上正交于顶部台面表面，每个岛包括核心区和包围核心并横向延伸超出硅台面的侧壁的外围区，该外围区具有由非零间隔分隔开的n平面侧壁。异质结构包括设置在Ⅲ-N族外延岛之上的一个或多个Ⅲ-N族外延半导体器件层，该一个或多个Ⅲ-N族外延半导体器件层至少覆盖外围区的(0001)和(000-1)表面。
在第一实施例的进一步实施例中，台面从衬底延伸至少500nm的z高度。Ⅲ-N族外延岛具有的在台面顶部表面之上的最大z厚度不超过500nm。外围区横向延伸超出侧壁至少500nm。一个或多个半导体器件层包括极化层，该极化层具有在外围区的第一沟道区中引入2D电子气(2DEG)的成分。
在紧接上述实施例的进一步实施例中，台面的最小横向宽度在500nm至1μm之间。台面从衬底延伸的z高度在750nm至5μm之间。一个或多个半导体器件层包括极化层，该极化层具有与Ⅲ-N族岛的成分充分不同的成分，以在外围区内引入第一2D电子气(2DEG)。一个或多个半导体器件层包括设置在极化层之上并具有与极化层的成分充分不同的成分的第二Ⅲ-N族半导体层，以在第二Ⅲ-N族半导体层内保持第二2DEG。
在第一实施例的进一步实施例中，Ⅲ-N族岛核心具有从顶部台面表面延伸穿过岛的z高度的穿透位错的至少第一密度，并且其中外围区具有比第一密度低至少一个数量级的穿透位错密度。
在第一实施例的进一步实施例中，一个或多个外延半导体器件层还设置在Ⅲ-N族岛的m平面侧壁上。
在第一实施例的进一步实施例中，硅台面被底切以具有接近Ⅲ-N族岛的横向宽度，该横向宽度小于Ⅲ-N族岛核心的横向宽度，Ⅲ-N族岛的底切部分大体上没有一个或多个Ⅲ-N族半导体器件层。
在第一实施例的进一步实施例中，台面的最小横向宽度在500nm至5μm之间。台面从衬底延伸的z高度在750nm至5μm之间。外围区横向延伸超出侧壁至少500nm。衬底包括与第一区相邻的第二区，第二衬底区在大于台面的z高度的相对于台面的底部的z高度处具有大体上成平面的顶部表面。Ⅲ-N族岛包括GaN，c平面离与所述衬底的(100)平面平行相差不超过10°。一个或多个半导体器件层包括极化层，该极化层具有与GaN充分不同的成分，以在GaN外围区内引入第一2D电子气(2DEG)。一个或多个外延半导体器件层还设置在Ⅲ-N族岛的n平面侧壁上。
在一个或多个第二实施例中，半导体异质结构包括设置在转移衬底上的一对Ⅲ-N族外延岛，岛的(0001)表面接近转移衬底，并且岛的(000-1)表面远离转移衬底。每个岛包括核心区和包围核心的外围区，该对岛具有由非零间隔分隔开的n平面侧壁。Ⅲ-N族岛核心具有从顶部台面表面延伸穿过岛的z高度的穿透位错的至少第一密度，并且其中外围区具有比第一密度低至少一个数量级的穿透位错密度。设置在Ⅲ-N族外延岛之上的一个或多个Ⅲ-N族外延半导体器件层至少覆盖外围区的(0001)和(000-1)表面。
在第二实施例的进一步实施例中，一个或多个Ⅲ-N族外延半导体器件层设置在转移衬底与Ⅲ-N族外延岛核心以及转移衬底与外围区之间。核心区的(000-1)表面大体上没有覆盖外围区的(000-1)表面的一个或多个Ⅲ-N族外延半导体器件层中的至少一个Ⅲ-N族外延半导体器件层。
在一个或多个第三实施例中，半导体器件包括半导体异质结构，该半导体异质结构还包括设置在硅衬底的第一区中的一对硅台面。异质结构还包括设置在台面的顶部表面上的一对Ⅲ-N族外延岛，岛的c轴大体上正交于顶部台面表面，每个岛包括核心区和从核心横向延伸并超出硅台面的侧壁的外围区，并且外围区具有由非零间隔分隔开的n平面侧壁。异质结构还包括设置在Ⅲ-N族外延岛之上的一个或多个Ⅲ-N族外延半导体器件层，其至少覆盖外围区的(0001)和(000-1)表面。半导体器件还包括耦合到外围区内的一个或多个半导体器件层的一个或多个器件端子。
在第三实施例的进一步实施例中，极化层具有在外围区的第一沟道区中引入2D电子气(2DEG)的成分。一个或多个器件端子还包括设置在一对源极/漏极端子之间的栅极端子，并且至少栅极端子设置在外围区内并能够操作用于调制2DEG。
在紧接上述实施例的进一步实施例中，一个或多个Ⅲ-N族外延半导体器件层包括设置在Ⅲ-N族岛的(0001)表面之上的极化层。器件层还包括设置在极化层的(000-1)表面之上并具有与极化层的成分充分不同的成分的第二Ⅲ-N族半导体器件层，以在第二Ⅲ-N族半导体器件层内保持第二2DEG。一个或多个器件端子还包括设置在第二对源极/漏极端子之间的第二栅极端子，至少第二栅极端子设置在外围区内并能够操作用于调制第二2DEG。
在第三实施例的进一步实施例中，一个或多个Ⅲ-N族外延半导体器件层还包括设置在Ⅲ-N族外延岛之上的发光二极管(LED)叠置体，该一个或多个Ⅲ-N族外延半导体器件层至少覆盖外围区的(0001)和(000-1)表面。一个或多个器件端子包括至少设置在器件层的(0001)表面上的第一端子和至少设置在器件层的(000-1)表面上的第二端子。
在一个或多个第四实施例中，一种形成半导体异质结构的方法包括：在硅衬底的第一区中形成一对硅台面。该方法还包括：外延生长Ⅲ-N族半导体岛的核心区，其中岛的c轴与硅台面中的每一个的顶部表面大体上正交。该方法还包括：通过执行横向外延过度生长(LEO)工艺直到岛的n平面侧壁被间隔开预定间隙来形成Ⅲ-N族半导体岛的包围核心区的外围区。该方法还包括：至少从该对Ⅲ-N族半导体岛的外围区的(0001)表面和(000-1)表面外延生长一个或多个Ⅲ-N族半导体器件层。
在紧接上述实施例的进一步实施例中，生长一个或多个Ⅲ-N族半导体器件层还包括：生长具有与Ⅲ-N族岛的成分充分不同的成分的极化层，以在Ⅲ-N族岛的外围区内引入第一2D电子气。
在紧接上述的实施例的进一步实施例中，生长一个或多个Ⅲ-N族半导体器件层还包括：生长至少设置在极化层的(000-1)表面之上并具有与极化层的成分充分不同的成分的第二Ⅲ-N族半导体层，以在第二Ⅲ-N族半导体层内保持第二2DEG。
在第四实施例的进一步实施例中，该方法还包括：底切硅台面的一部分以具有接近Ⅲ-N族岛的横向宽度，该横向宽度小于Ⅲ-N族岛核心区的横向宽度。该方法还包括：通过用面向转移衬底的(0001)表面接合Ⅲ-N族半导体岛来将Ⅲ-N族半导体岛从硅台面转移到转移衬底。
在第四实施例的进一步实施例中，形成一对硅台面还包括：蚀刻衬底以形成从衬底延伸至少500nm的z高度的台面。外延生长核心区还包括：在台面顶部表面之上生长GaN至不超过500nm的最大z厚度。外延生长外围区还包括：生长GaN至横向超出台面侧壁至少500nm。
在一个或多个第五实施例中，一种形成半导体器件的方法包括：在硅衬底中形成一对硅台面。该方法包括：外延生长Ⅲ-N族半导体岛的核心区，其中岛的c轴与每个硅台面的顶部表面大体上正交。该方法包括：通过执行横向外延过度生长(LEO)工艺直到岛的n平面侧壁被间隔开预定间隙来形成包围核心区的Ⅲ-N族半导体岛的外围区。该方法包括：至少从该对Ⅲ-N族半导体岛的外围区的(0001)和(000-1)表面外延生长一个或多个Ⅲ-N族半导体器件层。该方法包括：形成耦合到外围区内的一个或多个半导体器件层的一个或多个器件端子。
在第五实施例的进一步实施例中，形成一个或多个器件端子还包括：至少形成耦合到从(0001)表面生长的一个或多个Ⅲ-N族半导体器件层的第一器件端子。至少形成耦合到从(000-1)表面生长的一个或多个Ⅲ-N族半导体器件层的第二器件端子。
在第五实施例的进一步实施例中，外延生长一个或多个Ⅲ-N族半导体器件层还包括至少从Ⅲ-N族半导体岛的(0001)表面生长极化层，极化层具有在外围区的第一沟道区中引入2D电子气(2DEG)的成分。形成一个或多个器件端子还包括：形成栅极电极和耦合到极化层的至少一个源极/漏极端子。
在第五实施例的进一步实施例中，外延生长一个或多个Ⅲ-N族半导体器件层还包括：至少从Ⅲ-N族半导体岛的(0001)表面生长极化层，极化层具有在外围区的第一沟道区中引入2D电子气(2DEG)的成分。外延生长一个或多个Ⅲ-N族半导体器件层还包括：生长设置在极化层的(000-1)表面之上的第二Ⅲ-N族半导体器件层，第二Ⅲ-N族半导体器件层具有与极化层的成分充分不同的成分，以在第二Ⅲ-N族半导体器件层内保持第二2DEG。形成所述一个或多个器件端子还包括：形成栅极电极和耦合到接近(0001)表面的极化层的至少一个源极/漏极端子，形成第二栅极电极和耦合到接近(000-1)表面的第二Ⅲ-N族半导体器件层的至少第二源极/漏极端子。
在第五实施例的进一步实施例中，该方法还包括：在硅衬底的第二区中形成MOSFET。
在第五实施例的进一步实施例中，该方法还包括：对硅衬底减薄不超过25μm。
在紧接上述实施例的进一步实施例中，该方法还包括：围绕硅台面沉积能够流动的电介质。
然而，上述实施例在这方面不受限制，并且在各种实施方式中，上述实施例可以包括：仅采取这些特征的子集，采取这些特征的不同顺序，采取这些特征的不同组合，和/或采取明确列出的那些功能之外的附加特征。因此，应当参考所附权利要求以及为这种权利要求赋予权利的等同物的全部范围来确定本发明的范围。

Claims (25)

1.一种半导体异质结构，包括：
一对硅台面，其设置在硅衬底的第一区中；
一对Ⅲ-N族外延岛，其设置在所述台面的顶部表面上，所述岛的c轴大体上正交于所述顶部台面表面，每个岛包括核心区以及包围所述核心并横向延伸超出所述硅台面的侧壁的外围区，所述外围区具有由非零间隔分隔开的n平面侧壁；以及
一个或多个Ⅲ-N族外延半导体器件层，其设置在所述Ⅲ-N族外延岛之上，所述一个或多个Ⅲ-N族外延半导体器件层至少覆盖所述外围区的(0001)表面和(000-1)表面。
2.根据权利要求1所述的半导体异质结构，其中：
所述台面从所述衬底延伸至少500nm的z高度；
所述Ⅲ-N族外延岛具有的在所述台面顶部表面之上的最大z厚度不超过500nm；
所述外围区横向延伸超出所述侧壁至少500nm；并且
所述一个或多个半导体器件层包括极化层，所述极化层具有在所述外围区的第一沟道区中引入2D电子气(2DEG)的成分。
3.根据权利要求2所述的半导体异质结构，其中：
所述台面的最小横向宽度在500nm至1μm之间；
所述台面从所述衬底延伸的z高度在750nm至5μm之间；并且
所述一个或多个半导体器件层包括：
极化层，其具有与所述Ⅲ-N族岛的成分充分不同的成分，以在所述外围区内引入第一2D电子气(2DEG)；以及
第二Ⅲ-N族半导体层，其设置在所述极化层之上并具有与所述极化层的成分充分不同的成分，以在所述第二Ⅲ-N族半导体层内保持第二2DEG。
4.根据权利要求1所述的半导体异质结构，其中，所述Ⅲ-N族岛核心具有从所述顶部台面表面延伸穿过所述岛的z高度的穿透位错的至少第一密度，并且其中，所述外围区具有比所述第一密度低至少一个数量级的穿透位错密度。
5.根据权利要求1所述的半导体异质结构，其中，所述一个或多个外延半导体器件层还设置在所述Ⅲ-N族岛的m平面侧壁上。
6.根据权利要求1所述的半导体异质结构，其中，所述硅台面被底切以具有接近所述Ⅲ-N族岛的横向宽度，所述横向宽度小于所述Ⅲ-N族岛核心的横向宽度，所述Ⅲ-N族岛的底切部分大体上没有所述一个或多个Ⅲ-N族半导体器件层。
7.根据权利要求1所述的半导体异质结构，其中：
所述台面的最小横向宽度在500nm至5μm之间；
所述台面从所述衬底延伸的z高度在750nm至5μm之间；
所述外围区横向延伸超出所述侧壁至少500nm；
所述衬底包括与所述第一区相邻的第二区，所述第二衬底区在大于所述台面的所述z高度的相对于所述台面的底部的z高度处具有大体上成平面的顶部表面；
所述Ⅲ-N族岛包括GaN，其c平面离与所述衬底的(100)平面平行相差不超过10°；
所述一个或多个半导体器件层包括极化层，所述极化层具有与GaN充分不同的成分，以在所述GaN外围区内引入第一2D电子气(2DEG)；
所述一个或多个外延半导体器件层还设置在所述Ⅲ-N族岛的所述n平面侧壁上。
8.一种半导体异质结构，包括：
设置在转移衬底上的一对Ⅲ-N族外延岛，所述岛的(0001)表面接近所述转移衬底，并且所述岛的(000-1)表面远离所述转移衬底，其中：
每个岛包括核心区和包围所述核心的外围区，所述一对岛具有由非零间隔分隔开的n平面侧壁；
所述Ⅲ-N族岛核心具有从所述顶部台面表面延伸穿过所述岛的z高度的穿透位错的至少第一密度，并且其中，所述外围区具有比所述第一密度低至少一个数量级的穿透位错密度；以及
设置在所述Ⅲ-N族外延岛之上的一个或多个Ⅲ-N族外延半导体器件层，所述一个或多个Ⅲ-N族外延半导体器件层至少覆盖所述外围区的(0001)表面和(000-1)表面。
9.根据权利要求8所述的半导体异质结构，其中：
所述一个或多个Ⅲ-N族外延半导体器件层设置在所述转移衬底与所述Ⅲ-N族外延岛核心之间以及所述转移衬底与所述外围区之间；
所述核心区的(000-1)表面大体上没有覆盖所述外围区的(000-1)表面的所述一个或多个Ⅲ-N族外延半导体器件层中的至少一个Ⅲ-N族外延半导体器件层。
10.一种半导体器件，包括：
半导体异质结构，其包括：
设置在硅衬底的第一区中的一对硅台面；
设置在所述台面的顶部表面上的一对Ⅲ-N族外延岛，所述岛的c轴大体上正交于顶部台面表面，每个岛包括核心区和从所述核心横向延伸并超出所述硅台面的侧壁的外围区，并且所述外围区具有由非零间隔分隔开的n平面侧壁；以及
设置在所述Ⅲ-N族外延岛之上的一个或多个Ⅲ-N族外延半导体器件层，所述一个或多个Ⅲ-N族外延半导体器件层至少覆盖所述外围区的(0001)表面和(000-1)表面；以及
一个或多个器件端子，其耦合到所述外围区内的所述一个或多个半导体器件层。
11.根据权利要求10所述的器件，其中：
极化层具有在所述外围区的第一沟道区中引入2D电子气(2DEG)的成分；并且
所述一个或多个器件端子还包括设置在一对源极/漏极端子之间的栅极端子，至少所述栅极端子设置在所述外围区内并能够操作用于调制所述2DEG。
12.根据权利要求11所述的器件，其中：
所述一个或多个Ⅲ-N族外延半导体器件层包括：
所述极化层，其设置在所述Ⅲ-N族岛的(0001)表面之上；
第二Ⅲ-N族半导体器件层，其设置在所述极化层的(000-1)表面之上并具有与所述极化层的成分充分不同的成分，以在所述第二Ⅲ-N族半导体器件层内保持第二2DEG；并且
所述一个或多个器件端子还包括设置在第二对源极/漏极端子之间的第二栅极端子，至少所述第二栅极端子设置在所述外围区内并能够操作用于调制所述第二2DEG。
13.根据权利要求10所述的器件，其中：
所述一个或多个Ⅲ-N族外延半导体器件层还包括设置在所述Ⅲ-N族外延岛之上的发光二极管(LED)叠置体，所述一个或多个Ⅲ-N族外延半导体器件层至少覆盖所述外围区的(0001)表面和(000-1)表面；并且
所述一个或多个器件端子包括：
至少设置在所述器件层的(0001)表面上的第一端子；以及
至少设置在所述器件层的(000-1)表面上的第二端子。
14.一种形成半导体异质结构的方法，所述方法包括：
在硅衬底的第一区中形成一对硅台面；
外延生长Ⅲ-N族半导体岛的核心区，所述岛的c轴与所述硅台面中的每个硅台面的顶部表面大体上正交；
通过执行横向外延过度生长(LEO)工艺直到所述岛的n平面侧壁被间隔开预定间隙来形成所述Ⅲ-N族半导体岛的包围所述核心区的外围区；以及
至少从所述一对Ⅲ-N族半导体岛的所述外围区的(0001)表面和(000-1)表面外延生长一个或多个Ⅲ-N族半导体器件层。
15.根据权利要求14所述的方法，其中，生长所述一个或多个Ⅲ-N族半导体器件层还包括：
生长具有与所述Ⅲ-N族岛的成分充分不同的成分的极化层，以在所述Ⅲ-N族岛的所述外围区内引入第一2D电子气(2DEG)。
16.根据权利要求15所述的方法，其中，生长所述一个或多个Ⅲ-N族半导体器件层还包括生长第二Ⅲ-N族半导体层，所述第二Ⅲ-N族半导体层至少设置在所述极化层的(000-1)表面之上并具有与所述极化层的成分充分不同的成分，以在所述第二Ⅲ-N族半导体层内保持第二2DEG。
17.根据权利要求14所述的方法，所述方法还包括：
底切所述硅台面的一部分以具有接近所述Ⅲ-N族岛的横向宽度，所述横向宽度小于所述Ⅲ-N族岛核心区的横向宽度；以及
通过用面向转移衬底的(0001)表面接合Ⅲ-N族半导体岛来将所述Ⅲ-N族半导体岛从所述硅台面转移到所述转移衬底。
18.根据权利要求14所述的方法，其中：
形成一对硅台面还包括：蚀刻所述衬底以形成从所述衬底延伸至少500nm的z高度的台面；
外延生长核心区还包括：在所述台面顶部表面之上生长GaN至不超过500nm的最大z厚度；并且
外延生长所述外围区还包括：生长GaN至横向超出所述台面侧壁至少500nm。
19.一种形成半导体器件的方法，包括：
在硅衬底中形成一对硅台面；
外延生长Ⅲ-N族半导体岛的核心区，所述岛的c轴与所述硅台面中的每个硅台面的顶部表面大体上正交；
通过执行横向外延过度生长(LEO)工艺直到所述岛的n平面侧壁被间隔开预定间隙来形成所述Ⅲ-N族半导体岛的包围所述核心区的外围区；以及
至少从所述一对Ⅲ-N族半导体岛的所述外围区的(0001)表面和(000-1)表面外延生长一个或多个Ⅲ-N族半导体器件层；以及
形成耦合到所述外围区内的所述一个或多个半导体器件层的一个或多个器件端子。
20.根据权利要求19所述的方法，其中，形成所述一个或多个器件端子还包括：
至少形成耦合到从所述(0001)表面生长的所述一个或多个Ⅲ-N族半导体器件层的第一器件端子；以及
至少形成耦合到从所述(000-1)表面生长的所述一个或多个Ⅲ-N族半导体器件层的第二器件端子。
21.根据权利要求19所述的方法，其中：
外延生长一个或多个Ⅲ-N族半导体器件层还包括：至少从所述Ⅲ-N族半导体岛的所述(0001)表面生长极化层，所述极化层具有在所述外围区的第一沟道区中引入2D电子气(2DEG)的成分；并且
形成所述一个或多个器件端子还包括：形成栅极电极和耦合到所述极化层的至少一个源极/漏极端子。
22.根据权利要求19所述的方法，其中：
外延生长一个或多个Ⅲ-N族半导体器件层还包括：
至少从所述Ⅲ-N族半导体岛的所述(0001)表面生长极化层，所述极化层具有在所述外围区的第一沟道区中引入2D电子气(2DEG)的成分；以及
生长设置在所述极化层的(000-1)表面之上的第二Ⅲ-N族半导体器件层，所述第二Ⅲ-N族半导体器件层具有与所述极化层的成分充分不同的成分，以在所述第二Ⅲ-N族半导体器件层内保持第二2DEG；以及
形成所述一个或多个器件端子还包括：
形成栅极电极和至少一个源极/漏极端子，所述至少一个源极/漏极端子耦合到接近所述(0001)表面的所述极化层；以及
形成第二栅极电极和至少一个第二源极/漏极端子，所述至少一个第二源极/漏极端子耦合到接近所述(000-1)表面的所述第二Ⅲ-N族半导体器件层。
23.根据权利要求19所述的方法，还包括：在所述硅衬底的第二区中形成MOSFET。
24.根据权利要求19所述的方法，还包括：对所述硅衬底减薄不超过25μm。
25.根据权利要求24所述的方法，还包括：围绕所述硅台面沉积能够流动的电介质。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112020762A (zh) * 2018-04-22 2020-12-01 艾普诺瓦泰克公司 增强型薄膜器件
CN114481308A (zh) * 2021-12-29 2022-05-13 长春理工大学 一种用mbe横向生长纳米线的方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102248478B1 (ko) 2014-09-18 2021-05-06 인텔 코포레이션 실리콘 cmos-호환가능 반도체 디바이스들에서의 결함 전파 제어를 위한 경사 측벽 패싯들을 가지는 우르자이트 이종에피택셜 구조체들
KR102203497B1 (ko) 2014-09-25 2021-01-15 인텔 코포레이션 독립형 실리콘 메사들 상의 iii-n 에피택셜 디바이스 구조체들
EP3235005A4 (en) 2014-12-18 2018-09-12 Intel Corporation N-channel gallium nitride transistors
WO2018004607A1 (en) * 2016-06-30 2018-01-04 Intel Corporation Co-integration of gan and self-aligned thin body group iv transistors
DE102016117030B4 (de) * 2016-07-17 2018-07-05 X-Fab Semiconductor Foundries Ag Herstellung von Halbleiterstrukturen auf einem Trägersubstrat, die durch Überführungsdruck (Transfer Print) übertragbar sind.
US20180128774A1 (en) * 2016-11-07 2018-05-10 Epistar Corporation Sensing device
US10811526B2 (en) 2016-12-30 2020-10-20 Intel Corporation Stacked group III-nitride transistors for an RF switch and methods of fabrication
DE112017008133T5 (de) * 2017-09-27 2020-07-02 Intel Corporation Epitaxiale III-N-Nanobandstrukturen für die Bauelementherstellung
US10276920B2 (en) * 2017-09-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure, electronic device and method of fabricating package structure
WO2019066953A1 (en) 2017-09-29 2019-04-04 Intel Corporation REDUCED CONTACT RESISTANCE GROUP III (N-N) NITRIDE DEVICES AND METHODS OF MAKING SAME
KR102483509B1 (ko) * 2018-08-24 2023-01-02 매튜 할텐스벨드 나노와이어 발광 스위치 장치 및 그 방법
US11257818B2 (en) * 2018-09-27 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-based field effect transistors
CN110224019B (zh) * 2019-04-12 2023-12-01 广东致能科技有限公司 一种半导体器件及其制造方法
FR3097681B1 (fr) * 2019-06-21 2021-06-18 Commissariat Energie Atomique Procédé de réalisation de vignettes de nitrure destinées chacune à former un dispositif électronique ou optoélectronique
GB2593693B (en) * 2020-03-30 2022-08-03 Plessey Semiconductors Ltd LED precursor
US20220139709A1 (en) * 2020-11-05 2022-05-05 International Business Machines Corporation Confined gallium nitride epitaxial layers
JPWO2022224902A1 (zh) * 2021-04-20 2022-10-27
WO2024084630A1 (ja) * 2022-10-19 2024-04-25 京セラ株式会社 半導体基板、半導体基板の製造方法および製造装置
WO2024084634A1 (ja) * 2022-10-19 2024-04-25 京セラ株式会社 半導体基板、半導体基板の製造方法および製造装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255198B1 (en) * 1998-11-24 2001-07-03 North Carolina State University Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
CN1409868A (zh) * 1999-11-17 2003-04-09 北卡罗来纳州大学 氮化镓层在蓝宝石基体上的悬挂外延生长
US20080197358A1 (en) * 2007-02-19 2008-08-21 Alcatel-Lucent Wide-bandgap semiconductor devices
US20110037098A1 (en) * 2009-08-17 2011-02-17 Samsung Electronics Co., Ltd. Substrate structures and methods of manufacturing the same

Family Cites Families (126)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5851575A (ja) 1981-09-22 1983-03-26 Fujitsu Ltd 半導体装置の製造方法
DE3881922T2 (de) 1987-03-18 1993-10-07 Fujitsu Ltd Zusammengesetzte Halbleiteranordnung mit nicht-legierten ohmschen Kontakten.
FR2689683B1 (fr) 1992-04-07 1994-05-20 Thomson Composants Microondes Dispositif semiconducteur a transistors complementaires.
US5679152A (en) 1994-01-27 1997-10-21 Advanced Technology Materials, Inc. Method of making a single crystals Ga*N article
US5818078A (en) 1994-08-29 1998-10-06 Fujitsu Limited Semiconductor device having a regrowth crystal region
JP2907128B2 (ja) 1996-07-01 1999-06-21 日本電気株式会社 電界効果型トランジスタ及びその製造方法
JP3813740B2 (ja) 1997-07-11 2006-08-23 Ｔｄｋ株式会社 電子デバイス用基板
FR2769924B1 (fr) 1997-10-20 2000-03-10 Centre Nat Rech Scient Procede de realisation d'une couche epitaxiale de nitrure de gallium, couche epitaxiale de nitrure de gallium et composant optoelectronique muni d'une telle couche
US6608327B1 (en) 1998-02-27 2003-08-19 North Carolina State University Gallium nitride semiconductor structure including laterally offset patterned layers
JP4540146B2 (ja) * 1998-12-24 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP3555500B2 (ja) 1999-05-21 2004-08-18 豊田合成株式会社 Ｉｉｉ族窒化物半導体及びその製造方法
JP4667556B2 (ja) 2000-02-18 2011-04-13 古河電気工業株式会社 縦型ＧａＮ系電界効果トランジスタ、バイポーラトランジスタと縦型ＧａＮ系電界効果トランジスタの製造方法
US6261929B1 (en) 2000-02-24 2001-07-17 North Carolina State University Methods of forming a plurality of semiconductor layers using spaced trench arrays
JP4051892B2 (ja) * 2000-03-31 2008-02-27 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体の製造方法及びｉｉｉ族窒化物系化合物半導体素子
JP2002249400A (ja) 2001-02-22 2002-09-06 Mitsubishi Chemicals Corp 化合物半導体単結晶の製造方法およびその利用
US20040029365A1 (en) 2001-05-07 2004-02-12 Linthicum Kevin J. Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
EP1403912A4 (en) 2001-06-04 2009-08-26 Toyoda Gosei Kk PROCESS FOR PRODUCING A NITRIDE III SEMICONDUCTOR
JP2003069010A (ja) 2001-08-24 2003-03-07 Sharp Corp 半導体装置およびその製造方法
JP2003077847A (ja) * 2001-09-06 2003-03-14 Sumitomo Chem Co Ltd ３−５族化合物半導体の製造方法
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
JP5194334B2 (ja) 2004-05-18 2013-05-08 住友電気工業株式会社 Ｉｉｉ族窒化物半導体デバイスの製造方法
JP4571476B2 (ja) 2004-10-18 2010-10-27 ローム株式会社 半導体装置の製造方法
US7834380B2 (en) 2004-12-09 2010-11-16 Panasonic Corporation Field effect transistor and method for fabricating the same
JP4697397B2 (ja) 2005-02-16 2011-06-08 サンケン電気株式会社 複合半導体装置
US20060197129A1 (en) 2005-03-03 2006-09-07 Triquint Semiconductor, Inc. Buried and bulk channel finFET and method of making the same
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
JP4751150B2 (ja) 2005-08-31 2011-08-17 株式会社東芝 窒化物系半導体装置
JP2007165431A (ja) 2005-12-12 2007-06-28 Nippon Telegr & Teleph Corp <Ntt> 電界効果型トランジスタおよびその製造方法
NZ570678A (en) 2006-03-10 2010-10-29 Stc Unm Pulsed growth of GaN nanowires and applications in group III nitride semiconductor substrate materials and devices
WO2007112066A2 (en) 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
JP5179023B2 (ja) 2006-05-31 2013-04-10 パナソニック株式会社 電界効果トランジスタ
JP2008004720A (ja) 2006-06-22 2008-01-10 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体を用いたヘテロ構造電界効果トランジスタ
US7803690B2 (en) 2006-06-23 2010-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy silicon on insulator (ESOI)
US8188573B2 (en) * 2006-08-31 2012-05-29 Industrial Technology Research Institute Nitride semiconductor structure
US8173551B2 (en) 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
WO2008036256A1 (en) 2006-09-18 2008-03-27 Amberwave Systems Corporation Aspect ratio trapping for mixed signal applications
US20080187018A1 (en) 2006-10-19 2008-08-07 Amberwave Systems Corporation Distributed feedback lasers formed via aspect ratio trapping
JP2008305816A (ja) 2007-06-05 2008-12-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
US20090278233A1 (en) 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
JP5348364B2 (ja) 2007-08-27 2013-11-20 サンケン電気株式会社 ヘテロ接合型電界効果半導体装置
WO2009066434A1 (ja) 2007-11-19 2009-05-28 Nec Corporation 電界効果トランジスタおよびその製造方法
JP4784609B2 (ja) 2008-01-21 2011-10-05 Ｔｄｋ株式会社 電子デバイス用基板
US8519438B2 (en) 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
US7952150B1 (en) 2008-06-05 2011-05-31 Rf Micro Devices, Inc. Enhancement mode MOSFET and depletion mode FET on a common group III-V substrate
US8309987B2 (en) 2008-07-15 2012-11-13 Imec Enhancement mode semiconductor device
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
TWI425558B (zh) 2008-08-11 2014-02-01 Taiwan Semiconductor Mfg 形成電路結構的方法
US8367520B2 (en) 2008-09-22 2013-02-05 Soitec Methods and structures for altering strain in III-nitride materials
US20100140735A1 (en) 2008-12-10 2010-06-10 Epir Technologies, Inc. Nanostructures for dislocation blocking in group ii-vi semiconductor devices
US8674409B2 (en) 2008-12-26 2014-03-18 Renesas Electronics Corporation Heterojunction field effect transistor, method for producing heterojunction field effect transistor, and electronic device
US8313967B1 (en) 2009-01-21 2012-11-20 Stc.Unm Cubic phase, nitrogen-based compound semiconductor films epitaxially grown on a grooved Si <001> substrate
WO2010084727A1 (ja) 2009-01-22 2010-07-29 パナソニック株式会社 電界効果トランジスタ及びその製造方法
US20100219452A1 (en) 2009-02-27 2010-09-02 Brierley Steven K GaN HIGH ELECTRON MOBILITY TRANSISTOR (HEMT) STRUCTURES
US8507304B2 (en) 2009-07-17 2013-08-13 Applied Materials, Inc. Method of forming a group III-nitride crystalline film on a patterned substrate by hydride vapor phase epitaxy (HVPE)
JP5529595B2 (ja) 2009-07-30 2014-06-25 住友電気工業株式会社 半導体装置及びその製造方法
JP5609055B2 (ja) 2009-10-02 2014-10-22 富士通株式会社 化合物半導体装置及びその製造方法
JP2011135060A (ja) 2009-11-26 2011-07-07 Sumitomo Chemical Co Ltd 半導体基板及び半導体基板の製造方法
JP5590874B2 (ja) 2009-12-18 2014-09-17 パナソニック株式会社 窒化物半導体素子
JP5505698B2 (ja) 2010-02-01 2014-05-28 日本電信電話株式会社 半導体装置
US20110210377A1 (en) 2010-02-26 2011-09-01 Infineon Technologies Austria Ag Nitride semiconductor device
US9479225B2 (en) 2010-05-13 2016-10-25 Qualcomm Incorporated Resonance detection and control within a wireless power system
GB2482308A (en) 2010-07-28 2012-02-01 Univ Sheffield Super junction silicon devices
US8389348B2 (en) 2010-09-14 2013-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming SiC crystalline on Si substrates to allow integration of GaN and Si electronics
KR102065115B1 (ko) 2010-11-05 2020-01-13 삼성전자주식회사 Ｅ-모드를 갖는 고 전자 이동도 트랜지스터 및 그 제조방법
US8709921B2 (en) 2010-11-15 2014-04-29 Applied Materials, Inc. Method for forming a semiconductor device using selective epitaxy of group III-nitride
TWI587512B (zh) 2011-05-16 2017-06-11 Renesas Electronics Corp Field effect transistor and semiconductor device
US20140203329A1 (en) 2011-06-03 2014-07-24 Summitomo Electric Industries, Ltd. Nitride electronic device and method for fabricating nitride electronic device
US8835988B2 (en) 2011-06-06 2014-09-16 Eta Semiconductor Inc. Hybrid monolithic integration
TW201306235A (zh) 2011-06-10 2013-02-01 Sumitomo Chemical Co 半導體裝置、半導體基板、半導體基板之製造方法及半導體裝置之製造方法
JP5942204B2 (ja) 2011-07-01 2016-06-29 パナソニックＩｐマネジメント株式会社 半導体装置
US9087741B2 (en) 2011-07-11 2015-07-21 International Business Machines Corporation CMOS with dual raised source and drain for NMOS and PMOS
US8507920B2 (en) 2011-07-11 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
JP2013041986A (ja) 2011-08-16 2013-02-28 Advanced Power Device Research Association ＧａＮ系半導体装置
KR20140063703A (ko) 2011-08-17 2014-05-27 램고스, 인크. 산화물 반도체 기판 상의 수직 전계 효과 트랜지스터 및 그 제조 방법
JP5757195B2 (ja) 2011-08-23 2015-07-29 セイコーエプソン株式会社 半導体装置、電気光学装置、電力変換装置及び電子機器
US20130105817A1 (en) 2011-10-26 2013-05-02 Triquint Semiconductor, Inc. High electron mobility transistor structure and method
KR101890749B1 (ko) 2011-10-27 2018-08-23 삼성전자주식회사 전극구조체, 이를 포함하는 질화갈륨계 반도체소자 및 이들의 제조방법
US8841703B2 (en) 2011-10-31 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
JP5953706B2 (ja) 2011-11-02 2016-07-20 富士通株式会社 化合物半導体装置及びその製造方法
US8530978B1 (en) 2011-12-06 2013-09-10 Hrl Laboratories, Llc High current high voltage GaN field effect transistors and method of fabricating same
WO2013095345A1 (en) 2011-12-19 2013-06-27 Intel Corporation Group iii-n transistors for system on chip (soc) architecture integrating power management and radio frequency circuits
WO2013095343A1 (en) 2011-12-19 2013-06-27 Intel Corporation Group iii-n nanowire transistors
CN107039515B (zh) 2011-12-19 2021-05-25 英特尔公司 高电压场效应晶体管
US9153583B2 (en) 2011-12-20 2015-10-06 Intel Corporation III-V layers for N-type and P-type MOS source-drain contacts
US9000464B2 (en) 2012-03-01 2015-04-07 Design Express Limited Semiconductor structure for substrate separation and method for manufacturing the same
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US9111905B2 (en) 2012-03-29 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US9142649B2 (en) 2012-04-23 2015-09-22 United Microelectronics Corp. Semiconductor structure with metal gate and method of fabricating the same
US20130313561A1 (en) 2012-05-25 2013-11-28 Triquint Semiconductor, Inc. Group iii-nitride transistor with charge-inducing layer
JP5972065B2 (ja) 2012-06-20 2016-08-17 富士フイルム株式会社 薄膜トランジスタの製造方法
US8772786B2 (en) 2012-07-13 2014-07-08 Raytheon Company Gallium nitride devices having low ohmic contact resistance
US8912570B2 (en) 2012-08-09 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US9583574B2 (en) 2012-09-28 2017-02-28 Intel Corporation Epitaxial buffer layers for group III-N transistors on silicon substrates
KR101927411B1 (ko) 2012-09-28 2018-12-10 삼성전자주식회사 2ｄｅｇ와 2ｄｈｇ를 이용한 반도체 소자 및 제조방법
US9099490B2 (en) 2012-09-28 2015-08-04 Intel Corporation Self-aligned structures and methods for asymmetric GaN transistors and enhancement mode operation
US9064709B2 (en) 2012-09-28 2015-06-23 Intel Corporation High breakdown voltage III-N depletion mode MOS capacitors
JP2014078653A (ja) 2012-10-12 2014-05-01 Waseda Univ Ｉｉｉ族窒化物半導体層の製造方法
EP2743965B1 (en) 2012-12-13 2015-07-08 Imec Method for manufacturing semiconductor devices
US9196709B2 (en) 2013-02-01 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming semiconductor regions in trenches
US9331244B2 (en) 2013-02-25 2016-05-03 Sensor Electronic Technology, Inc. Semiconductor structure with inhomogeneous regions
KR102036349B1 (ko) 2013-03-08 2019-10-24 삼성전자 주식회사 고 전자이동도 트랜지스터
US9012261B2 (en) 2013-03-13 2015-04-21 Intermolecular, Inc. High productivity combinatorial screening for stable metal oxide TFTs
US9018056B2 (en) 2013-03-15 2015-04-28 The United States Of America, As Represented By The Secretary Of The Navy Complementary field effect transistors using gallium polar and nitrogen polar III-nitride material
US9129889B2 (en) 2013-03-15 2015-09-08 Semiconductor Components Industries, Llc High electron mobility semiconductor device and method therefor
JP5954831B2 (ja) 2013-03-26 2016-07-20 トヨタ自動車株式会社 半導体装置の製造方法
JP6197422B2 (ja) 2013-07-11 2017-09-20 富士通セミコンダクター株式会社 半導体装置の製造方法および支持基板付きウェハ
JP6179266B2 (ja) 2013-08-12 2017-08-16 富士通株式会社 半導体装置及び半導体装置の製造方法
US20150041820A1 (en) 2013-08-12 2015-02-12 Philippe Renaud Complementary gallium nitride integrated circuits and methods of their fabrication
GB2517697A (en) 2013-08-27 2015-03-04 Ibm Compound semiconductor structure
TWI521664B (zh) 2013-09-03 2016-02-11 瑞昱半導體股份有限公司 金屬溝渠去耦合電容結構與形成金屬溝渠去耦合電容結構的方法
US9847432B2 (en) 2013-09-25 2017-12-19 Intel Corporation Forming III-V device structures on (111) planes of silicon fins
EP3050077A4 (en) 2013-09-27 2017-04-26 Intel Corporation Integration of iii-v devices on si wafers
US9324802B2 (en) 2013-10-31 2016-04-26 Infineon Technologies Austria Spacer supported lateral channel FET
US9455342B2 (en) 2013-11-22 2016-09-27 Cambridge Electronics, Inc. Electric field management for a group III-nitride semiconductor device
US9640422B2 (en) 2014-01-23 2017-05-02 Intel Corporation III-N devices in Si trenches
JP6439789B2 (ja) 2014-02-21 2018-12-19 パナソニック株式会社 電界効果トランジスタ
JP6302303B2 (ja) 2014-03-17 2018-03-28 株式会社東芝 半導体発光素子
WO2015147816A1 (en) 2014-03-26 2015-10-01 Intel Corporation Iii-n transistors with enhanced breakdown voltage
US9331076B2 (en) 2014-05-02 2016-05-03 International Business Machines Corporation Group III nitride integration with CMOS technology
KR102248478B1 (ko) 2014-09-18 2021-05-06 인텔 코포레이션 실리콘 cmos-호환가능 반도체 디바이스들에서의 결함 전파 제어를 위한 경사 측벽 패싯들을 가지는 우르자이트 이종에피택셜 구조체들
KR102203497B1 (ko) 2014-09-25 2021-01-15 인텔 코포레이션 독립형 실리콘 메사들 상의 iii-n 에피택셜 디바이스 구조체들
US9496379B2 (en) 2014-10-20 2016-11-15 International Business Machines Corporation Method and structure for III-V FinFET
US10243069B2 (en) 2014-10-30 2019-03-26 Intel Corporation Gallium nitride transistor having a source/drain structure including a single-crystal portion abutting a 2D electron gas
EP3235005A4 (en) 2014-12-18 2018-09-12 Intel Corporation N-channel gallium nitride transistors
KR102389363B1 (ko) 2015-06-26 2022-04-22 인텔 코포레이션 기판 상의 갈륨 질화물(GaN) 트랜지스터 구조체들

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6255198B1 (en) * 1998-11-24 2001-07-03 North Carolina State University Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
CN1409868A (zh) * 1999-11-17 2003-04-09 北卡罗来纳州大学 氮化镓层在蓝宝石基体上的悬挂外延生长
US20080197358A1 (en) * 2007-02-19 2008-08-21 Alcatel-Lucent Wide-bandgap semiconductor devices
US20110037098A1 (en) * 2009-08-17 2011-02-17 Samsung Electronics Co., Ltd. Substrate structures and methods of manufacturing the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112020762A (zh) * 2018-04-22 2020-12-01 艾普诺瓦泰克公司 增强型薄膜器件
CN112020762B (zh) * 2018-04-22 2024-04-26 艾普诺瓦泰克公司 增强型薄膜器件
CN114481308A (zh) * 2021-12-29 2022-05-13 长春理工大学 一种用mbe横向生长纳米线的方法
CN114481308B (zh) * 2021-12-29 2023-12-26 长春理工大学 一种用mbe横向生长纳米线的方法

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