DE112017008133T5 - Epitaxiale III-N-Nanobandstrukturen für die Bauelementherstellung - Google Patents

Epitaxiale III-N-Nanobandstrukturen für die Bauelementherstellung Download PDF

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Abstract

Eine Struktur, umfassend eine Insel, die ein III-N-Material umfasst. Die Insel erstreckt sich über ein Substrat und hat eine geneigte Seitenwand. Eine Abdeckung, die ein III-N-Material umfasst, erstreckt sich lateral von einer oberen Oberfläche und hängt über die Seitenwand der Insel. Ein Bauelement, wie z.B. ein Transistor, eine lichtemittierende Diode oder ein Resonator, kann innerhalb oder über der Abdeckung gebildet werden.

Description

  • Hintergrund
  • Viele fortschrittliche Halbleiterbauelemente verwenden andere Materialien als die traditionellen Gruppe-IV-Elemente Silizium und Germanium. Einige von ihnen haben Wurtzit-Kristallstrukturen. Die III-N-Materialien, insbesondere GaN aufgrund seines großen Bandabstands von 3,4 eV, finden viele Anwendungen in integrierten Hochgeschwindigkeits-Leistungsübergabeschaltungen, z.B. in Hochleistungs-Mikrowellenverstärkern und Leistungsmanagement-Elektronik. Fortschrittliche Bauelemente wie Hochelektronenmobilitätstransistoren (HEMT; high-electron mobility transistors) verwenden Heteroübergänge von GaN mit anderen III-N-Materialien und deren Legierungen, wie beispielsweise AlInN und AlGaN. Der große Bandabstand ermöglicht deutlich höhere Durchbruchspannungen als Siliziumbauelemente (Si-Bandabstand ~ 1eV). Darüber hinaus werden in optoelektronischen Bauelementen wie beispielsweise blauen und UV-LEDs Großer-Bandabstand-III-N-Materialien verwendet. Diese Materialien weisen aufgrund der asymmetrischen Wurtzit-Einheitszelle auch piezoelektrische Eigenschaften auf und können zum Herstellen von integrierten Resonanzstrukturen verwendet werden.
  • Die oben beschriebenen Bauelemente sind meist große diskrete Komponenten, die Bulk-Materialien verwenden. Es besteht ein erhöhter Bedarf, integrierte Schaltungen herzustellen, die miniaturisierte Versionen dieser Bauelemente verwenden. Bis heute haben Bauelemente, die III-N-Materialien verwenden, Multi-Chip-Integrationstechniken eingesetzt, um III-N-basierte Bauelemente mit siliziumbasierten Bauelementen in eine integrierte Schaltung einzubringen. Ein Ansatz ist das Wachsen von epitaxialen Dünnfilmschichten auf Silizium zum Integrieren in herkömmliche CMOS-Bauelemente. Schwierigkeiten bei einer solchen Integration entstehen jedoch vor allem aufgrund der Kristallstruktur und der Gitterfehlanpassung zwischen den zwei Materialien (-40% zwischen Si und GaN). Zusätzlich gibt es eine signifikante Fehlanpassung des Wärmeausdehnungskoeffizienten (-116% zwischen Si und GaN). Die strukturelle Fehlanpassung führt zur Erzeugung einer großen Dichte kristalliner Defekte in Dünnfilm-III-N-Strukturen, die auf Si-Substraten epitaxial gewachsen sind. Monokristalline III-N-Dünnfilmstrukturen mit einer geringen Defektdichte sind als Ausgangspunkt zum Herstellen verschiedener oben beschriebener Bauelemente sehr erwünscht, sind aber ohne den Einsatz teurer (sowohl in Bezug auf Material als auch Arbeit) dicker Pufferschichten schwierig herzustellen.
  • Insbesondere defektarme Strukturen, die eine nanometrische Dicke aufweisen, wie z.B. Nanobänder, die aus epitaxialen III-N-Materialien wie beispielsweise GaN hergestellt werden können, sind für die Herstellung von Leistungs-MOSFETs und HEMTs von Vorteil. Diese fortschrittlicheren Strukturen sind schwierig herzustellen. Ein Grund dafür ist ein Mangel an Nassätzchemikalien für dieses Materialsystem. Die derzeitigen Ätzchemikalien weisen eine schlechte Selektivität und einen großen Unterschnitt auf. Bis heute wurden keine Techniken gefunden, um hochwertige (defektarme) kristalline III-N-Strukturen, die für die Fertigung von Bauelementen nützlich sind, herzustellen.
  • Figurenliste
  • Die Ausführungsbeispiele der Offenbarung werden anhand der unten gegebenen detaillierten Beschreibung und anhand der beigelegten Zeichnungen von verschiedenen Ausführungsbeispielen der Offenbarung besser verstanden werden, doch diese sollen die Offenbarung nicht auf die bestimmten Ausführungsbeispiele beschränken, sondern dienen nur zu Erklärungs- und Verständniszwecken.
    • 1A stellt eine Querschnittansicht einer III-N-Transistorstruktur in der x-z-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 1B stellt eine Draufsicht der III-N-Transistorstruktur in der x-y-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 1C stellt eine Querschnittansicht von unterseitigen Source- und Drain-Anschlüssen in einer III-N-Transistorstruktur in der x-z-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 1D stellt eine Draufsicht der III-N-Transistorstruktur von 1C in der x-y-Ebene mit unterseitigen Source- und Drain-Anschlüssen gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 2 stellt eine Draufsicht der III-N-Transistorstruktur in der x-y-Ebene mit mehreren isolierten Transistoren gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 3 stellt eine Draufsicht in der x-y-Ebene einer III-N-Transistorstruktur dar, die mehrere Transistoren mit Zwischenverbindungs-Routing-Metallisierung zeigt, die mit Source-, Drain- und Gate-Anschlüssen verbunden sind, gemäß einigen Ausführungsbeispielen der Offenbarung.
    • 4A stellt eine Querschnittansicht einer III-N-Transistorstruktur in der x-z-Ebene mit erhöhten lateralen III-N-Source- und Drain-Anschlüssen und Metallisierung gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 4B stellt eine Draufsicht der III-N-Transistorstruktur in der x-y-Ebene dar, die mehrere einzelne Transistoren mit erhöhten lateralen III-N-Source- und Drain-Anschlüssen und Zwischenverbindungsmetallisierung gemäß einigen Ausführungsbeispielen der Offenbarung zeigt.
    • 5A-K stellen Querschnittansichten dar, die die Entwicklung einer III-N Transistorstruktur während des beispielhaften Herstellungsprozesses gemäß einigen Ausführungsbeispielen der Offenbarung darstellen.
    • 6A stellt eine Querschnittansicht einer III-N-LED-Struktur in der x-z-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 6B stellt eine Draufsicht der III-N-LED-Struktur in der x-y-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 7A-F stellen eine Sequenz von Querschnittansichten der Entwicklung einer III-N-LED-Struktur während eines beispielhaften Herstellungsprozesses gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 8 stellt eine Draufsicht eines Arrays von III-N-LED-Strukturen in der x-y-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 9A stellt eine Querschnittansicht von III-N-piezoelektrischen Strukturen in der x-z-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 9B stellt eine Draufsicht der III-N-Struktur mit mehreren piezoelektrischen Elementen in der x-y-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 10A-D stellen eine Sequenz von Querschnittansichten der Entwicklung einer III-N-piezoelektrischen Struktur während eines beispielhaften Herstellungsprozesses gemäß einigen Ausführungsbeispielen der Offenbarung dar.
    • 11 stellt gemäß einigen Ausführungsbeispielen der Offenbarung eine mobile Rechenplattform und eine Datenservermaschine dar, die ein SoC verwendet, das ein III-N-Transistorbauelement umfasst.
    • 12 ist ein funktionales Blockdiagramm einer elektronischen Rechenvorrichtung umfassend ein III-Transistorbauelement gemäß einigen Ausführungsbeispielen der Offenbarung.
  • In der nachfolgenden Beschreibung werden zahlreiche Details erörtert, um eine ausführlichere Erklärung der Ausführungsbeispiele der vorliegenden Offenbarung bereitzustellen. Für Fachleute auf dem Gebiet ist es jedoch offensichtlich, dass Ausführungsbeispiele der vorliegenden Offenbarung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen sind bekannte Strukturen und Vorrichtungen in Blockdiagrammform und nicht im Detail gezeigt, um das Verunklaren der Ausführungsbeispiele der vorliegenden Offenbarung zu vermeiden.
  • DETAILLIERTE BESCHREIBUNG
  • Durch die Beschreibung hindurch und in den Ansprüchen wird durch die Begriffe „oben“, „unten“, „unter“, „benachbart“, „Seite“, „unterhalb“ und „über“ auf die räumliche Ausrichtung Bezug genommen. Diese Begriffe zeigen die Position eines Objekts relativ zu einem anderen Objekt an.
  • Durch die Beschreibung hindurch und in den Ansprüchen bedeutet der Begriff „verbunden“ eine direkte Verbindung, wie beispielsweise eine elektrische, mechanische oder magnetische Verbindung zwischen den Dingen, die verbunden sind, ohne irgendwelche Zwischenbauelemente. Das Wort „gekoppelt“ bedeutet eine direkte oder indirekte Verbindung, wie beispielsweise eine direkte elektrische, mechanische oder magnetische Verbindung zwischen den Dingen, die verbunden sind, oder eine indirekte Verbindung durch eine oder mehrere passive oder aktive dazwischenliegende Bauelemente. Das Wort „Schaltung“ oder „Modul“ kann sich auf eine oder mehrere passive und/oder aktive Komponenten beziehen, die angeordnet sind, sodass sie miteinander zusammenwirken, um eine erwünschte Funktion bereitzustellen.
  • Der Begriff „Halbleiter“ bezieht sich auf ein Material, das im Gegensatz zu Metallen einen negativen Temperaturkoeffizienten des Widerstands hat und eine intrinsische Trägerdichte aufweist, die durch Dotierung mit Fremdatomen oder Kristalldefekten erhöht werden kann.
  • Der Begriff „Dotierung“ bezieht sich auf die Implantation von Fremdatomen in ein Halbleitermaterial, um seine Majoritätsträgerkonzentration und damit seine Leitfähigkeit zu erhöhen. Sowohl Elektronen als auch Löcher können Majoritätsträger mit n-Typ- bzw. p-Typ-Dotierung sein. Hochdotierte Halbleiter haben Leitfähigkeiten, die denen von Metallen nahekommen, und werden durch N+- oder P+-Dotierung angezeigt. Diese können Metalle in integrierten Schaltungen ersetzen.
  • Der Begriff „Signal“ kann sich auf zumindest ein Stromsignal, Spannungssignal, magnetisches Signal oder Daten/Taktsignal beziehen. Die Bedeutung von „ein“, „einer“, „eine“, „eines“, „der“, „die“ und „das“ schließt Pluralformen mit ein. Die Bedeutung von „in“ schließt „in“ und „auf“ mit ein.
  • Die Wörter „im Wesentlichen“, „wesentlich“, „nahe“, „ungefähr“, „nah“ und „etwa“ beziehen sich im Allgemeinen auf ein Befinden innerhalb +/- 10% eines Zielwertes (ausgenommen anderweitige Angabe). Ausgenommen es ist anderweitig angegeben, zeigt die Verwendung der Ordinaladjektive „erster“, „zweiter“ und „dritter“ bei der Beschreibung eines gewöhnlichen Gegenstandes nur an, dass unterschiedliche Instanzen ähnlicher Objekte beschrieben werden, und es ist nicht vorgesehen, dass impliziert ist, dass die auf diese Weise beschriebenen Objekte in einer gegebenen Reihenfolge sein müssen, die entweder temporär, räumlich, nach Rang oder in irgendeiner anderen Art und Weise geordnet ist.
  • Zu den Zwecken der vorliegenden Offenbarung bedeuten die Ausdrücke „A und/oder B“ und „A oder B“ (A), (B) oder (A und B). Zum Zweck der vorliegenden Offenbarung bezeichnet der Ausdruck „A, B, und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C), oder (A, B und C).
  • Beschrieben wird hierin eine epitaxiale III-N-Dünnfilmabdeckung, die aus einer erhöhten III-N-Struktur, wie z.B. einer III-N-Mesa oder Insel, gewachsen wird. Die Inseln selbst, die Wurtzit-Kristallinität aufweisen, können innerhalb von Fenstern oder Gräben, die in einer Maskierungsschicht auf einem Substrat gebildet sind, epitaxial gewachsen werden. Das Substrat kann z.B. Silizium oder 3C-SiC mit einer kubischen Kristallinität sein. Eine III-N-Insel kann zuerst vertikal wachsen, parallel zu der c-Achse der Schicht, während das Wachstum innerhalb des Grabens begrenzt ist, und in einer (0001)-Ebene vorrücken. Unter geeigneten Wachstumsbedingungen kann die Insel nach Überschreiten der Grabenhöhe lateral zu wachsen beginnen. Während dieser Stufe können sich schräge Seitenfacetten frei ausbreiten. Diese schrägen Seitenwandfacetten können die (0001)-Ebene (c-Ebene) in einem Winkel von ungefähr 60° schneiden. Zum Beispiel können die schrägen Seitenwandfacetten parallel zu den semipolaren Kristallebenen {11-22} und {1-101} sein, die einen Winkel von 58,4° bzw. 61° mit der c-Ebene bilden. Wenn die Insel wächst, kann sie eine pyramidale Form annehmen und dann ein trapezförmiges Profil entwickeln. Während des Wachstums können die schrägen Facetten irgendwelche sich vertikal ausbreitenden Defekte schneiden und sie horizontal ablenken. Daher können relativ wenige Defekte die obere (0001)-Ebene der epitaxialen III-N-Insel erreichen, wodurch eine epitaxiale Oberfläche mit einer geringeren Defektdichte bereitgestellt wird. Von dieser Oberfläche können zusätzliche epitaxiale Abdeckungsschichten mit noch geringeren Defektdichten gewachsen werden.
  • Mit der Weiterentwicklung von epitaxialen Filmen und anderen hierin beschriebenen kristallinen Strukturen sind neue Mikrostrukturen möglich, die zu nützlichen integrierten elektronischen Bauelementen führen können. Ein Beispiel ist das III-N-Materialsystem, das eine breite Verwendung bei der Herstellung von Hochleistungs- und Hochgeschwindigkeits-Transistoren, blauen und UV-LEDs, und AlN in piezoelektrischen Bauelementen gefunden hat, um nur einige aktuelle Anwendungen zu nennen. Die hierin beschriebenen Strukturen können in einem breiten Feld von Substraten hergestellt werden. Die hierin beschriebenen Strukturen können zum Beispiel auf Substraten hergestellt werden, die häufig für III-N-Bauelemente verwendet werden, wie z.B. Siliziumcarbid (SiC). Die hierin beschriebenen Strukturen können auch die Verwendung anderer Substratmaterialien, die eine größere Herausforderung darstellen, wie z.B. Siliziumsubstrate, fördern. Die Gitterfehlanpassung zwischen GaN und Si ist bis zu 40%. Als solches ist das epitaxiale Wachstum von qualitativ hochwertigen III-N-Schichten, die niedrige Defektdichten auf Si-Substraten aufweisen, schwierig, ohne zuerst relativ dicke III-N- oder Siliziumnitrid-Pufferschichten zu wachsen, um die Einführung von Defekten wie z.B. Threading-Versetzungsdefekten (threading dislocation defects) in die kristalline III-N-Schicht zu vermeiden. Diese Arten von Defekten breiten sich üblicherweise vertikal, parallel zur c-Achse einer III-N-Schicht aus, wenn sie auf einer blanken Si-Oberfläche wachsen. Threading-Versetzungsdefekte werden auch beim Wachsen von epitaxialen Schichten verbreitet.
  • Die Erfinder haben herausgefunden, dass eine dünne III-N-Abdeckung, die oben auf III-N-Inseln durch laterales epitaxiales Überwachsen (LEO; lateral epitaxial overgrowth) gewachsen wird, die Defektdichte innerhalb des Filmabschnitts, der sich von der Insel erstreckt, reduzieren kann. Unter den spezifischen Bedingungen des LEO breiten sich Threading-Versetzungsdefekte hauptsächlich vertikal aus, mit geringer horizontaler Ausbreitung, wobei eine defektfreie periphere Region der Abdeckung verbleibt, die zur Herstellung von Bauelementen weiter verwendet werden kann. Die Erfinder haben ferner herausgefunden, dass unter geeigneten Verarbeitungsbedingungen Seitenfacetten der Inseln zersetzt werden können, wodurch eine Insel mit einem Mesa-Profil in einen spitzen Grat (ridge) umgewandelt wird, der Seitenwände mit steilerer Neigung hat. Die Zersetzung kann am Schnittpunkt der (0001)-Ebene und der schrägen Seitenwandfacetten bevorzugt sein, wobei ein Abschnitt der (0001)-Ebene beibehalten wird, wenn sich die schrägen Facetten in Richtung einer Mittellinie der Insel zurückziehen. Eine III-N-Abdeckung mit einer oder mehreren III-N-Materialschichten kann dann auf der Oberseite dieser erodierten III-N-Inseln durch sich weiter ändernde Wachstumsbedingungen (z.B. Temperatur und Partialdrücke) gewachsen werden, um LEO von der Inseloberseite aus zu fördern. Die resultierende III-N-Abdeckung kann von der oberen Oberfläche der III-N-Inseln auskragen und über die Seitenwände der III-N-Inseln überhängen. Zum Teil aufgrund der hohen mechanischen Festigkeit der III-N-Kristalle kann die III-N-Abdeckung ein übermäßig hohes Verhältnis von Fläche zu Dicke aufweisen, z.B. mit nanometrischer Dicke und Längen und Breiten im Bereich mehrerer Mikrometer. Wenn sie auf einer Insel gewachsen wird, deren Länge deutlich größer als ihre Breite ist, ist die III-N-Abdeckung bandförmig. Die III-N-Abdeckung hat sich als robust erwiesen, und der Formfaktor ist sowohl für III-N-basierte Transistoren als auch für viele andere III-N-Bauelemente geeignet. Verfahren zum Herstellen von Transistoren, LEDs und piezoelektrischen Resonatoren aus der III-N-Abdeckung werden nachfolgend weiter beschrieben.
  • 1A stellt eine Querschnittansicht einer III-N-Transistorstruktur 100 in der x-z-Ebene gemäß einigen Ausführungsbeispielen der Offenbarung dar. Die Transistorstruktur 100 umfasst die Insel 102 auf dem Substrat 101. Bei einigen Ausführungsbeispielen hat die Insel 102 geneigte laterale Seitenwände 103, die sich von der Basis erstrecken und sich an der Oberseite von Insel 102 schneiden, was der Insel 102 ein spitzes oder trapezförmiges Profil verleiht. Bei einigen Ausführungsbeispielen beträgt der Neigungswinkel der Seitenwand 103 ungefähr 60° in Bezug auf die Ebene des Substrats. Die Abdeckung 104 erstreckt sich lateral von der Oberseite der Insel 102 und überhängt die Seitenwände 103. Bei den dargestellten Ausführungsbeispielen ist die Insel 102 eine gratartige Struktur mit einer Länge, die sich in der y-Dimension über und unter der Ebene der Figur erstreckt, wobei sich die Abdeckung 104 entlang der Länge des Grats erstreckt. Bei einigen Ausführungsbeispielen liegen die Abdeckungsdicken t1 zwischen 1 und 50 Nanometer (nm) und eine Breite w1 zwischen 1 und 20 Mikrometer. Die Breite w1 der Abdeckung 104 ist variabel und kann zum Optimieren der Packdichte der Transistoren 114 entlang der x-Dimension ausgelegt sein. Bei einigen Ausführungsbeispielen skaliert die Dicke t1 der Abdeckung 104 mit ihrer Breite und ist durch die Wachstumsbedingungen der Abdeckung steuerbar.
  • Die Insel 102 und die Abdeckung 104 umfassen monokristalline III-N-Materialien wie z.B. GaN, AlN, InN, InGaN, InAlN, usw. Die Materialzusammensetzungen können stöchiometrisch oder nicht-stöchiometrisch sein. Bei einigen Ausführungsbeispielen wird die Nukleationsschicht 105 zwischen dem Substrat 101 und der Insel 102 angeordnet. Die Nukleationsschicht 105 hat eine Dicke im Bereich zwischen 1-10 nm und umfasst ein III-N-Material wie z.B. AlN, InN und InAlN. Andere III-N-Materialien sind möglich. Bei dem dargestellten Ausführungsbeispiel ist die Insel 102 in der ersten dielektrischen Schicht 106 innerhalb von Gräben begrenzt und hat eine z-Höhe, die sich über die erste dielektrische Schicht 106 erstreckt. Die erste dielektrische Schicht 106 umfasst, ist aber nicht beschränkt auf Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumcarbid, usw. Bei einigen Ausführungsbeispielen ist das Substrat 101 eine bestimmte Facette oder Kristallebene eines kubischen Gruppe-IV-Materials wie z.B. Silizium, Germanium, SiGe, Siliziumcarbid oder ein III-V-Material wie z.B. GaAs, InAs, InP. Auch andere Materialien sind möglich, wie z.B. Saphir-Substrate, sowie amorphe Substrate wie z.B. Kalk-Natron-Glas und Quarzglas-Substrate.
  • Wie nachfolgend beschrieben wird, weist die Insel 102 eine vergleichsweise geringe Defektdichte auf aufgrund des Mechanismus des epitaxialen Wachstums, das innerhalb von Gräben begrenzt ist, die in der ersten dielektrischen Schicht 106 gebildet sind. Die geringe Anzahl von Defekten auf der oberen Region der Insel 102 und die geringen lateralen Abmessungen der oberen Oberfläche der Insel 102 ermöglichen eine hohe Kristallqualität in der Abdeckung 104. Die geringen lateralen Abmessungen der oberen Oberfläche der Insel 102 können ein Ergebnis der bevorzugten Zersetzung eines Abschnitts einer Precursor-III-N-Struktur sein, die aus der Nukleationsschicht 105 gewachsen wurde.
  • Wie in 1A weiter gezeigt, wird die Insel 102 durch zumindest einen Grat (ridge) 107 flankiert. Grat 107 ist ein Überrest eines peripheren Abschnitts der Precursor-III-N-Struktur, die aus der Nukleationsschicht 105 gewachsen wurde. Der aus der Zersetzung der Precursor-Struktur resultierende Grat 107 kann vollständig von der Insel 102 getrennt sein oder als ein die Insel 102 umgebender Umfangsring verbleiben. Bei einigen Ausführungsbeispielen umfasst der Grat 107 das III-N-Material der Insel 102. Der Grat 107 hat eine erste Seitenwand 108A, die der Inselseitenwand 103 zugewandt ist, und eine zweite Seitenwand 108B auf der Seite des Grats 107, die von der Inselseitenwand 103 abgewandt ist. Bei den dargestellten Ausführungsbeispielen hat die erste Seitenwand 108A eine steilere Neigung als die Inselseitenwand 103 (z.B. > 60° in Bezug auf die Substratoberfläche). Die zweite Seitenwand 108B kann infolge des Wachstumsprozesses, der zum Bilden der Precursor-Struktur eingesetzt wird, einen Winkel von ungefähr 60° aufweisen.
  • Bei einigen Ausführungsbeispielen erstreckt sich der Grat 107 über Kanten der ersten dielektrischen Schicht 106, als Ergebnis eines LEO-Prozesses, der für das Precursor-Merkmal eingesetzt wird.
  • Die Insel 102, die erste dielektrische Schicht 106 und der Grat 107 sind gemäß einigen Ausführungsbeispielen in eine zweite dielektrische Schicht 109 eingebettet oder teilweise eingebettet. Bei einigen Ausführungsbeispielen hat die Insel 102 eine z-Höhe, die im Wesentlichen planar ist mit der zweiten dielektrischen Schicht 109. Bei anderen Ausführungsbeispielen hat die Insel 102 eine z-Höhe, die sich über die zweite dielektrische Schicht 109 erstreckt. Bei einigen Ausführungsbeispielen ist die zweite dielektrische Schicht 109 ein Verfüll-Dielektrikum und kann ein Material umfassen einschließlich, aber nicht beschränkt auf stöchiometrische und nicht-stöchiometrische Zusammensetzungen aus Siliziumnitrid, Siliziumoxynitrid, Siliziumdioxid, kohlenstoffdotiertem Oxid oder anderen Low-k-Dielektrika mit einer relativen Permittivität von 3,5 und darunter. Bei einigen Ausführungsbeispielen steht die zweite dielektrische Schicht 109 unter Zugspannung. Als Beispiel können Siliziumnitridfilme beim Abscheiden unter bestimmten Bedingungen Zugspannung aufweisen. Zugspannung innerhalb des Films kann die III-N-Precursor-Struktur unter Zugbelastung setzen, was die Rate der bevorzugten Zersetzung der Precursor-Struktur erhöhen und die Bildung der Insel 102 fördern kann.
  • Wiederum Bezug nehmend auf 1A, ist die Abdeckung 104 mit einer Polarisationsschicht 110 überzogen, die eine oder mehrere der Oberflächen der Abdeckung 104 abdeckt. Bei einigen Ausführungsbeispielen umfasst die Polarisationsschicht 110 ein III-N-Material und ist eine Heteroschicht auf der Abdeckung 104. Die Polarisationsschicht 110 erzeugt ein zweidimensionales Elektronengas (2DEG; two-dimensional electron gas) auf geeignet polarisierten Oberflächen der Abdeckung 104, die eine Grenzfläche mit der Polarisationsschicht 110 bilden. Da die Abdeckung 104 eine quasi zweidimensionale Struktur ist, ist das 2DEG ein Trägerkanal im Inneren der Abdeckung 104. Die quasi zweidimensionale Struktur der Abdeckung 104 ist für die Herstellung von Hochelektronenmobilitätstransistoren (HEMT) vorteilhaft. Bei einigen Ausführungsbeispielen erstreckt sich die Polarisationsschicht 110 über die Länge der Abdeckung 104. Beispiele für das III-N-Material der Polarisationsschicht 110 umfassen, sind aber nicht beschränkt auf AlN, AlInN oder AlGaN.
  • Weiter Bezug nehmend auf 1A überlagert ein Gate-Dielektrikum 111 Abschnitte der Polarisationsschicht 110. Das Gate-Dielektrikum 111 kann ein Material mit einer hohen Dielektrizitätskonstante umfassen, die bei einigen Ausführungsbeispielen größer ist als die von Siliziumnitrid (κ ≥9). Das Gate-Dielektrikum 111 kann Materialien umfassen wie beispielsweise, aber nicht beschränkt auf Hafniumdioxid (HfO2), Zirkoniumdioxid (ZrO2) und Titandioxid (TO2), Al2O3, SiO2, SiN, usw. Bei einigen Ausführungsbeispielen erstrecken sich die Polarisationsschicht 110 und das Gate-Dielektrikum 111 über Kanten der Abdeckung 104 und decken die Kanten und zumindest einen Teil der unteren Oberfläche der Abdeckung 104 in einer Gate-Wrap-around- (Gate-Umwickel-) Konfiguration ab. Der Gate-Anschluss 113 ist eine leitfähige Schicht über dem Gate-Dielektrikum 111 und kann Materialien umfassen wie beispielsweise, aber nicht beschränkt auf Kupfer, Nickel, TiN, W, Polysilizium, Hafnium, Zirkonium, Titan, Tantal, Aluminium, Legierungen dieser Metalle und Carbide dieser Metalle (z.B. Hafniumcarbid, Zirkoniumcarbid, Titancarbid, Tantalcarbid und Aluminiumcarbid).
  • 1B stellt eine Draufsicht der Transistorstruktur 100 in der x-y-Ebene dar. Strukturen, die in das zweite Dielektrikum 109 in 1A eingebettet sind, sind nicht gezeigt. Bei einigen Ausführungsbeispielen umfasst die Transistorstruktur 100 sich wiederholende Kopien der Abdeckung 104 sowohl in der x- als auch in der y-Dimension. Für räumlich ausgedehnte Arrays von Transistoren 114 können mehrere Kopien der Abdeckung 104 in Reihen sowohl entlang der y-Dimension als auch entlang der x-Dimension wiederholt werden. Die Draufsicht zeigt eine bestimmte Bauelementschicht-Konfiguration, bei der der Gate-Stapel 112 entlang der Länge der Abdeckung 104 verteilt ist. Die Abdeckung 104 ist gemäß einigen Ausführungsbeispielen eine einheitliche Struktur. Bei anderen Ausführungsbeispielen ist die Abdeckung 104 in separate Strukturen segmentiert. Der Drain-Anschluss 115 und der Source-Anschluss 116 liegen unmittelbar benachbart zu dem Gate-Stapel 112. Wie in 1C gezeigt wird, umfassen der Drain-Anschluss 115 und der Source-Anschluss 116 eine N+III-N-Halbleiter-Teilschicht in Kontakt mit der Abdeckung 104, und eine Metallkontaktschicht, die die N+-Halbleiter-Teilschicht überlagert. Die Metallkontaktschicht 117 von Drain-Anschluss 115 und Source-Anschluss 116 ist in der Draufsicht von 1B sichtbar. Bei einigen Ausführungsbeispielen werden der Drain-Anschluss 115 und der Source-Anschluss 116 von benachbarten Transistoren 114 gemeinschaftlich verwendet. Bei einigen Ausführungsbeispielen hat die Abdeckung 104 eine Länge im Bereich zwischen einem und mehreren hundert Mikrometern bis zu mehreren Millimetern, die sich in der y-Dimension erstrecken, was die Colocation mehrerer Kopien von Transistoren 114 ermöglicht, die entlang der Länge der Abdeckung 104 verteilt sind.
  • 1C stellt eine Querschnittansicht der Transistorstruktur 100 dar, die entlang des vertikalen Schnitts B-B' in 1B entnommen wurde. Der Drain-Anschluss 115 und der Source-Anschluss 116 der Transistoren 114 sind im Querschnitt gezeigt, umfassend die Halbleiter-Teilschicht 118 und die darüberliegende Metallkontaktschicht 117. Die Halbleiter-Teilschicht überlagert die Abdeckung 104 durch eine Öffnung in der Polarisationsschicht 110. Bei einigen Ausführungsbeispielen ist die Halbleiterschicht 118 eine epitaxiale Schicht auf der Abdeckung 104. Bei einigen Ausführungsbeispielen grenzt die Polarisationsschicht 110 an die Halbleiter-Teilschicht 118 an. Bei einigen Ausführungsbeispielen umfasst die Halbleiter-Teilschicht 118 ein stark dotiertes III-N-Material, das eine Verunreinigung der Gruppe IV, wie z.B. Silizium, umfasst, die dem III-N-Material eine große Leitfähigkeit verleiht. Bei einigen Ausführungsbeispielen ist die Verunreinigungskonzentration ausreichend, um ein N+-Dotierungsniveau zu erzeugen. Bei einigen Ausführungsbeispielen umfasst die Halbleiter-Teilschicht 118 N+ GaN oder N+ InGaN. Die darüberliegende Metallkontaktschicht 117 bildet einen ohmschen Kontakt mit der Halbleiter-Teilschicht 118 und umfasst Metalle wie beispielsweise, aber nicht beschränkt auf Titan, Wolfram, Molybdän, Kobalt, Aluminium, usw. Der Drain-Anschluss 115 und der Source-Anschluss 116 sind entlang der Länge der Abdeckung 104 auf gegenüberliegenden Seiten des Gate-Stapels 112 verteilt. Bei einigen Ausführungsbeispielen teilen sich die benachbarten Transistoren 114 den Drain-Anschluss 115 und den Source-Anschluss 116, wie in den 1B und 1C gezeigt. Bei anderen Ausführungsbeispielen, wie in 2 gezeigt, haben die Transistoren 114 jeweils separate Drain- und Source-Anschlüsse.
  • 1D stellt eine Querschnittansicht einer unterseitigen Source- und Drain-Anschluss-Verbindungsarchitektur in der Transistorstruktur 100 dar. Die Insel 102 umfasst abwechselnde leitfähige Regionen 119 und resistive Regionen 120. Verbindungen zum Drain-Anschluss 115 und zum Source-Anschluss 116 sind als Vias 121 gezeigt, die sich durch die Abdeckung 104 von den leitfähigen Regionen 119 unterhalb der Abdeckung 104 erstrecken. Die Oberseiten der Vias 121 dehnen sich lateral aus, um an die Polarisationsschicht 111 und den Gate-Stapel 112 anzugrenzen, mit einer proximalen Colocation mit dem 2DEG, induziert durch die Polarisationsschicht 110 für eine maximale Stromabnahme. Die Metallkontaktschichten 122 stellen die unterseitigen Kontakte zu den leitfähigen Regionen 119 bereit.
  • Die leitfähigen Regionen 119 umfassen stark dotierte Regionen der Insel 102. Bei einigen Ausführungsbeispielen umfassen die leitfähigen Regionen 119 Silizium oder eine andere Verunreinigung eines Gruppe IV-Elements und sind N+ -dotiert. Bei anderen Ausführungsbeispielen umfasst das III-N-Material Magnesium oder eine andere Verunreinigung eines Gruppe II-Elements und weist eine p-Typ-Leitfähigkeit auf. Elektroden 122 sind auf der Unterseite der leitfähigen Regionen 119 für Zwischenverbindungen zu Drain 115 und Source 116 angeordnet. Vorteilhafterweise ermöglicht dieser Ansatz Rückseitenkontakte zu den Transistoren 114, was eine höhere Bauelementdichte und/oder ein Oberseiten-Verbindungs-Routing erleichtert. Als Beispiel können Rückseitenkontakte Vias durch ein darunterliegendes Substrat (nicht gezeigt) umfassen.
  • 2 zeigt eine Draufsicht der III-N-Transistorstruktur 200, die leitfähige Zwischenverbindungen 201 zeigt, die zum Gate-Anschluss 113, zum Drain-Anschluss 115 und zum Source-Anschluss 116 der Transistoren 114 geleitet werden. Bei einigen Ausführungsbeispielen ist die Abdeckung 104 im Wesentlichen planar mit der zweiten dielektrischen Schicht 109, wodurch ermöglicht wird, dass die als Gate-Anschluss 113, Drain-Anschluss 115 und Source-Anschluss 116 ausgeführten Bauelementanschlüsse für das Oberseiten-Verbindungs-Routing zugänglich sind. Leitfähige Zwischenverbindungen 201 umfassen Materialien wie beispielsweise, aber nicht beschränkt auf Kupfer, Kupferlegierungen, Aluminium und Legierungen aus Aluminium, Nickel, Wolfram, Polysilizium, usw.
  • 3 stellt eine Draufsicht einer Transistorstruktur 300 dar, bei der die Abdeckung 104 in separate Regionen der Abdeckung 104 segmentiert ist. Die einzelnen Transistoren 114 sind auf den separaten Regionen der Abdeckung 104 verteilt. Bei einigen Ausführungsbeispielen wird die Abdeckung 104 von einem durchgehenden Streifen der Abdeckung 104 durch einen Ätzprozess unterteilt, und separate Regionen der Abdeckung 104 sind entlang einer durchgehenden Insel verteilt. Bei anderen Ausführungsbeispielen sind separate Regionen der Abdeckung 104 auf separaten Inseln. Bei dem dargestellten Ausführungsbeispiel sind der Drain-Anschluss 115 und der Source-Anschluss 116 auf gegenüberliegenden Seiten des Gate-Stapels 112 entlang der Länge der Abdeckung 104 verteilt und werden nicht von benachbarten Transistoren 114 gemeinschaftlich verwendet. Die Transistoren 114 sind symmetrisch, und der Drain-Anschluss 115 und der Source-Anschluss 116 sind austauschbar. Leitfähige Zwischenverbindungen 201 sind ebenfalls in 3 gezeigt, die zu jedem Drain-Anschluss 115 und Source-Anschluss 116 sowie zum Gate-Anschluss 113 geleitet werden.
  • 4A stellt eine Querschnittansicht der Transistorstruktur 400 dar, die aus der Schnittlinie A-A' in 4B entnommen wurde. 4A zeigt den erhöhten Source-Anschluss 401 und den erhöhten Drain-Anschluss 402, die orthogonal zu denen der Transistorstruktur 100 ausgebildet sind. Bei dem dargestellten Ausführungsbeispiel erstrecken sich der Source-Anschluss 401 und der Drain-Anschluss 402 lateral vom Gate-Stapel 112 und überlappen die Kanten der Abdeckung 104 zweites Dielektrikum 109. Bei symmetrischen Transistorausführungsbeispielen sind der Source-Anschluss 401 und der Drain-Anschluss 402 austauschbar. Bei einigen Ausführungsbeispielen umfassen der Source-Anschluss 401 und der Drain-Anschluss 402 ein III-N-Material, wie beispielsweise, aber nicht beschränkt auf GaN, InGaN, AlInN, usw. Mit einer Zusammensetzung und Gitterkonstante, die der von Abdeckung 104 ähnlich ist, sind der Source-Anschluss 401 und der Drain-Anschluss 402 epitaxiale Strukturen auf der Abdeckung 104 und weisen möglicherweise wenige Defekte auf.
  • Bei einigen Ausführungsbeispielen umfasst das III-N-Material Silizium oder ein anderes Gruppe IV-Element in ausreichenden Mengen, um das III-N-Material n-Typ zu machen (z.B. N+). Bei dem in 4A gezeigten Beispiel umfassen der Source-Anschluss 401 und Drain-Anschluss 402 siliziumdotiertes GaN. Bei anderen Ausführungsbeispielen umfasst das III-N-Material Magnesium oder eine andere Verunreinigung eines Gruppe II-Elements und weist eine p-Typ-Leitfähigkeit auf.
  • 4B stellt eine Draufsicht der Transistorstruktur 400 dar, die Source- und Drain-Anschlüsse zeigt, die orthogonal zu denen der Transistorstruktur 100 ausgebildet sind. Leitfähige Zwischenverbindungen 403 werden über die Oberseite der Transistorstruktur 400 zu den Transistoranschlüssen geleitet. Die laterale Ausrichtung von Source-Anschluss 401 und Drain-Anschluss 402 über den Gate-Stapel 112 kann zum Erhöhen der Dichte der Transistoren 404 innerhalb der Abdeckung 104 vorteilhaft sein.
  • Die oben beschriebenen III-N-Transistorausführungsbeispiele können durch eine Vielzahl von Herstellungsverfahren hergestellt werden, wobei jedes Verfahren unterschiedliche Techniken und Prozessabläufe verwendet, um zu den gleichen oder ähnlichen Strukturen zu gelangen. Allen Verfahren gemeinsam ist die Fähigkeit, eine III-N-Abdeckung, wie die Abdeckung 104, von einer Oberseite einer erhöhten III-N-Struktur, wie der Insel 102, epitaxial zu wachsen. Die Herstellung von III-N-Strukturen wie z.B. Insel 102 und Abdeckung 104 ist der Ausgangspunkt, um zu III-N-Transistoren und anderen III-N-Bauteilen zu gelangen, wie oben gezeigt. Ein beispielhaftes Verfahren zur Herstellung von III-N-Transistoren auf Abdeckung 104 wird nachfolgend weiter beschrieben.
  • Die 5A-5K stellen einen beispielhaften Prozess zur Herstellung von III-N-Transistoren dar, die ein oder mehrere Merkmale der oben beschriebenen Ausführungsbeispiele aufweisen und zur Transistorstruktur 100 gelangen. In 5A beginnt der Prozess mit Substrat 101, das bei einigen Ausführungsbeispielen ein (111) Silizium-Wafer ist, und bei anderen Ausführungsbeispielen ein (100) Silizium-Wafer ist. Bei anderen Ausführungsbeispielen können andere kristalline Oberflächen aus Silizium verwendet werden. Andere Materialien können auch durch Silizium ersetzt werden, z.B. SiGe, SiC, GaAs, InGaAs, InP usw. sowie Saphir, Aluminiumoxid, Kalk-Natron-Glas und Quarzglas. Eine erste dielektrische Schicht 106 ist über dem Substrat 101 angeordnet und kann durch Abscheiden einer Schicht aus Siliziumoxid (SiO) über dem Substrat 101 gebildet werden. Andere Materialien können durch Siliziumoxid ersetzt werden; z.B. Siliziumnitrid (SiN), Siliziumoxynitrid (SiON), Siliziumcarbid (SiC), Siliziumcarbonitride (SiCN) oder Low-k-Materialien wie z.B. kohlenstoffdotiertes Siliziumdioxid (SiOC), poröse Dielektrika usw. Materialien zum Herstellen der ersten dielektrischen Schicht 106 sind nicht auf die oben genannten Beispiele beschränkt und können irgendein geeignetes dielektrisches Material sein. Verschiedene Abscheidungsverfahren können zum Abscheiden der dielektrischen Schicht 106 eingesetzt werden. Chemische Gasphasenabscheidungsverfahren wie z.B. die metallorganische chemische Gasphasenabscheidung (MOCVD; metal organic chemical vapor deposition) ist eine solche Technik. Andere Techniken umfassen, sind aber nicht beschränkt auf Niederdruck-Chemische-Gasphasenabscheidung (LPCVD; low pressure chemical vapor deposition) und plasmaunterstützte chemische Gasphasenabscheidung (PECVD; plasma enhanced chemical vapor deposition), physikalische Dampfabscheidung, wie z.B. Sputtern, und Flüssigphasenabscheidungsverfahren. Gräben 501 in der ersten dielektrischen Schicht 106 legen das darunterliegende Substrat 101 in definierten Geometrien für das Wachstum von epitaxialen Inseln, wie z.B. Insel 102, innerhalb der Gräben 501 frei.
  • Die Gräben 501 erstrecken sich in der y-Dimension und können irgendein rechteckiges Aspektverhältnis in der x-y-Ebene haben. Bei einigen Ausführungsbeispielen sind die Gräben 501 Streifen, mit einer Länge, die sich in der y-Dimension erstreckt, die ein Mehrfaches ihrer Breite beträgt, die sich in der x-Dimension erstreckt. Bei einigen Ausführungsbeispielen erstrecken sich die Gräben 501 entlang vorbestimmter kristalliner Richtungen, um epitaxiales Wachstum von III-N-Inseln, wie z.B. Insel 102, zu erleichtern. In 5B wird die Nukleationsschicht 105 innerhalb der Gräben 501 abgeschieden. Bei einigen Ausführungsbeispielen ist die Nukleationsschicht 105 optional und dieser Schritt entfällt. Die Nukleationsschicht 105 umfasst ein III-N-Material, einschließlich, aber nicht beschränkt auf GaN, AlN, AlInN oder AlGaN, und kann durch Molekularstrahlepitaxie (MBE; molecular beam epitaxy) und MOCVD abgeschieden werden. Unter den meisten Wachstumsbedingungen haftet die Nukleationsschicht 105 selektiv an dem freigelegten Substrat 101 mit Gräben 501 und bildet sich darauf aus. Bei einigen Ausführungsbeispielen begünstigt die Nukleationsschicht 105 nicht das Wachstum auf der ersten dielektrischen Schicht 106, die bei einigen Ausführungsbeispielen polykristallin ist. Bei einigen Ausführungsbeispielen bildet sich jedoch auf dem ersten Dielektrikum 106 eine amorphe Schicht des III-N-Materials, das von der Nukleationsschicht 105 umfasst ist.
  • In 5C wird die III-N-Precursor-Insel 502 unter einem ersten Satz von Wachstumsbedingungen epitaxial gewachsen, die Temperatur, Druck und das N/Ga- (oder anderes Gruppe III-Element) Precursor-Verhältnis für die MOCVD umfassen. Gemäß einigen Ausführungsbeispielen erfolgt die Initiierung der Precursor-Insel 502 auf der Nukleationsschicht 105. Bei anderen Ausführungsbeispielen beginnt das Wachstum der Precursor-Insel 502 direkt auf dem Substrat 101. Das Wachstum erfolgt zuerst vertikal innerhalb der Grenzen der Gräben 501, wo das Wachstum der Precursor-Insel 502 hauptsächlich entlang der c-Achse ausgerichtet ist, die bei einigen Ausführungsbeispielen im Wesentlichen normal zu der Substratoberfläche (z.B. der (100) oder (111) Oberfläche von Si) ist. Nach Erreichen der Höhe der Gräben 501 beginnt das laterale Wachstum der Precursor-Insel 502 über dem ersten Dielektrikum 106, wenn die oben genannten schrägen Facetten 503 außerhalb der Gräben 501 frei wachsen können. Die Bedingungen in der Abscheidungskammer werden an dieser Stelle verändert, um das laterale Wachstum zu fördern. Durch die Auswahl einer zweiten Wachstumstemperatur, eines zweiten Wachstumsdrucks und eines zweiten N/III-Precursor-Verhältnisses (für das MOCVD-Wachstum) beginnt das laterale Wachstum der schrägen Facetten über der Oberfläche des ersten Dielektrikums 106 mit einer Rate, die genauso schnell oder schneller als das vertikale Wachstum ist. Bei einigen Ausführungsbeispielen ist das Wachstumsregime laterales epitaxiales Überwachsen (LEO).
  • Bei einem beispielhaften Ausführungsbeispiel des Wachstumsprozesses der Precursor-Insel 502 wird die Temperatur innerhalb einer Kammer mit kontrollierter Atmosphäre von der ersten Wachstumstemperatur auf eine zweite Wachstumstemperatur im Bereich von 950°C bis 1150°C erhöht, und ein erster Wachstumsdruck wird auf einen zweiten Wachstumsdruck im Bereich zwischen 30-350 Torr gesenkt. Ein erstes N/Ga-Precursor-Verhältnis wird auf ein zweites Precursor-Verhältnis von 100-5000 NH3/TMG (TMG ist Trimethylgallium) erhöht. Bei einigen Ausführungsbeispielen beträgt die laterale zur vertikalen Wachstumsrate zumindest 1,5:1, und bei anderen Ausführungsbeispielen beträgt die laterale:vertikale Wachstumsrate 2:1 oder höher. Während des lateralen epitaxialen Überwachsens werden Defekte, wie die oben beschriebenen Threading-Defekte, die entlang der Gleitebenen wachsen, horizontal abgelenkt, wenn sie auf die wachsenden schrägen Facetten treffen. Diese Facetten wachsen vertikal weiter und schneiden sich schließlich auf einer Mittellinie, um ein dreieckiges oder spitzes Profil zu bilden.
  • Im weiteren Verlauf des LEO-Prozesses dehnt sich die Spitze lateral aus, um ein trapezförmiges Profil zu bilden, wie in 5C gezeigt. Die obere Oberfläche 504 ist die (0001) Ebene und ist im Wesentlichen parallel zu der Oberfläche des Substrats 101. Während des Wachstums breiteten sich die meisten Threading-Defekte horizontal aus, um auf schrägen Ebenen 503 zu enden, wobei Versetzungen und Punktdefekte auf diesen lateralen Oberflächen gebildet werden. Die resultierende (0001) Ebene auf der oberen Oberfläche 504 der Insel stellt eine Oberfläche mit einer sehr geringen Defektdichte für die Initiierung des epitaxialen Wachstums der Abdeckung 104 in einer späteren Operation bereit.
  • In 5D wird eine Planarisierungs-Operation durch Abscheiden von dielektrischem Füllmaterial 109 nach Wachstum der Precursor-Insel 502 ausgeführt. Gemäß den Ausführungsbeispielen ist die dielektrische Verfüllschicht planar mit der Precursor-Insel 502. Das zweite Dielektrikum 109 umfasst, ist aber nicht beschränkt auf Siliziumnitride (SiN) und Siliziumoxynitride (SiON). Abscheidungsverfahren umfassen MOCVD oder physikalische Dampfabscheidungsverfahren wie z.B. Sputtern. Andere geeignete Abscheidungsverfahren sind ebenfalls möglich. Als Folge der Abscheidungsbedingungen steht die zweite dielektrische Schicht 109 unter Zugspannung und zieht an den Seitenwänden 503. Die Zugspannung kann Risse und Brechen der Precursor-Insel 502 verursachen, die Struktur in der Nähe der Seitenwände 503 anderweitig schwächen.
  • Nach der Planarisierungs-Operation wird die Precursor-Insel 502 erneut einer kontrollierten Atmosphäre und einem weiteren Hochtemperaturregime ausgesetzt. Bei einigen Ausführungsbeispielen umfasst die kontrollierte Atmosphäre Wasserstoff mit einer verringerten Konzentration von Stickstoff oder stickstoffhaltigen Gasen, wie z.B. Ammoniak, relativ zu dem Stickstoffgehalt, der während des Wachstums der Insel 102 verwendet wurde. Das Verhältnis von Wasserstoff zu Stickstoff ist derart, dass die Zersetzung des III-N-Materials der Insel 102 unter dem auferlegten Temperaturregime, das bei einigen Ausführungsbeispielen zwischen 600°C und 1000°C liegt, begünstigt wird. Unter diesen Bedingungen erodiert das III-N-Material der Precursor-Insel 502, um vorzugsweise Seitenwände 103 und Grat 107 zu bilden. Während des Zersetzungsprozesses ziehen sich die Seitenwände 103 in Richtung der Mitte zurück, um die Insel 102 zu bilden. Fragmente der Seitenwände, die an dem zweiten dielektrischen Material 109 anhaften, bilden den Grat 107. Bei einigen Ausführungsbeispielen ist die Insel 102 eine gratartige Struktur mit geneigten Seitenwänden 103, die sich von dem Substrat 101 (oder der Nukleationsschicht 105) erstrecken und an einem Scheitel enden, der die (0001) Ebene umfasst. Diese Inselgeometrie ist in 5E dargestellt. Die Seitenwandfragmente werden während des Erosionsprozesses ebenfalls abgeschrägt und bilden Grate 107 mit spezifischen Neigungswinkeln. Bei einigen Ausführungsbeispielen ist der Grat 107 von der Insel 102 durch einen Zwischenraum vollständig getrennt, wie in 5F gezeigt.
  • Nach der Inselerosionsoperation beginnt das laterale epitaxiale Überwachsen (LEO) der Abdeckung 104 von der oberen Ebene der Insel 102 nach Einführung von III-N-Precursors in die kontrollierte Atmosphäre. Eine zweite Temperatur wird gewählt, um das epitaxiale Wachstum zu initiieren. Bei einigen Ausführungsbeispielen sind die Temperaturen für das LEO-Wachstum der Abdeckung 104 größer als 1000°C. Während des lateralen Wachstums ist die Abdeckung 104 von den Oberseiten der Insel 102 auskragend und erstreckt sich über die Zwischenräume, die den Grat 107 von der Abdeckung 104 trennen, und überhängt die Seitenwände 103. Bei einigen Ausführungsbeispielen überspannt die Abdeckung 104 die Zwischenräume vollständig und erstreckt sich über das zweite Dielektrikum 109. Bei einigen Ausführungsbeispielen ist die untere Oberfläche der Abdeckung 104 planar mit dem zweiten Dielektrikum 109, wie in 5F gezeigt. Das Wachstum der Abdeckung 104 kann an jedem Punkt beendet werden, um vorbestimmte Abmessungen zu erreichen.
  • Der LEO-Prozess begünstigt laterales Wachstum gegenüber vertikalem Wachstum und kann Strukturen mit hohem Aspektverhältnis ähnlich zu dünnen Filmen erzeugen. Der LEO-Prozess kann irgendeines der oben beschriebenen Materialien auf irgendeine der oben beschriebenen Dicken wachsen lassen. Wie oben beschrieben, kann die Abdeckung 104 eine Dicke t1 im Bereich zwischen 1 bis 50 nm haben. Die Breite w1 der Abdeckung 104 liegt zwischen 1 bis 20 Mikrometer. Bei einigen Ausführungsbeispielen erstreckt sich die Abdeckung 104 entlang der gesamten Länge der Insel 102 und hat eine Länge, die gemäß einigen Ausführungsbeispielen zwischen 1 und 100 Mikrometer liegt. Bei anderen Ausführungsbeispielen reicht die Länge der Abdeckung 104 von 1 bis 1000 Mikrometer. Die Abdeckung 104 ist eine robuste Struktur mit hoher mechanischer Festigkeit und bildet eine zusammenhängende Struktur mit der Insel 102. Nachdem die Abdeckung 104 gebildet ist, wird sie für die Herstellung von elektronischen Bauelementen mit anderen III-N-Materialien weiterverarbeitet. Ein erstes Beispiel ist die Herstellung von Transistoren, derart wie sie in 1A dargestellt sind.
  • In 5G wird die Polarisationsschicht 110 über den freiliegenden Oberflächen der Abdeckung 104 abgeschieden. Die Polarisationsschicht 110 umfasst ein III-N-Material, bildet eine Heteroschicht mit der Abdeckung 104. Geeignete Materialien für die Bildung der Polarisationsschicht 110 umfassen, sind aber nicht beschränkt auf AlN, AlInN und AlGaN. Diese Materialien können durch MOCVD abgeschieden werden, was am effektivsten ist, um alle freiliegenden Oberflächen der Abdeckung 104 abzudecken. Es können auch andere geeignete Techniken eingesetzt werden. Das III-N-Material in der Polarisationsschicht 110 bildet aufgrund der Asymmetrie der III-N-Wurtzit-Einheitszelle eine polare Schicht in Richtung der c-Achse. Infolge der Polarität der Polarisationsschicht 110 wird unter den oberen und unteren Oberflächen der Abdeckung 104 ein 2DEG durch Anziehung von Elektronen an die Oberfläche der Abdeckung 104 induziert. Die Polarisationsschicht kann sich über die Länge der Abdeckung 104 erstrecken oder kann strukturiert werden, um Abschnitte der Abdeckung 104 gemäß Ausführungsbeispielen abzudecken.
  • In 5H können die Zwischenräume zwischen Insel 102 und Grat 107 durch Abscheidung eines dielektrischen Materials verfüllt werden. Das Verfüll-Dielektrikum kann ein Material umfassen, einschließlich, aber nicht beschränkt auf stöchiometrische und nicht-stöchiometrische Zusammensetzungen aus Siliziumnitrid, Siliziumoxynitrid, Siliziumdioxid, kohlenstoffdotiertem Oxid oder anderen Low-k-Dielektrika mit einer relativen Permittivität von 3,5, Verfahren zum Durchführen dieser Operation wurden oben beschrieben. Bei einigen Ausführungsbeispielen ist das Verfüll-Dielektrikum das gleiche wie das zweite Dielektrikum 109. Bei einigen Ausführungsbeispielen werden Zwischenräume zwischen Insel 102 und Grat 107 verfüllt, um den Bereich benachbart zu der Abdeckung 104 zu planarisieren. Die Zugabe eines Verfüll-Dielektrikums unter der Abdeckung 104 ist für die nachstehenden Operationen vorteilhaft, bei denen Photoresist abgeschieden und strukturiert wird, um eine Maske für die Gate-Stapelbildung bereitzustellen. Details der Photoresistabscheidung und der Maskenstrukturierung sind der Einfachheit halber nicht gezeigt.
  • In 51 wird eine Region der Abdeckung 104 von darunter liegendem Dielektrikum durch Durch-Masken-Ätzen des Dielektrikums freigegeben. Abschnitte des Dielektrikums, die benachbart zu den Source- und Drain-Regionen der Abdeckung 104 sind, werden maskiert, so dass nur Abschnitte des Dielektrikums, die benachbart zu den Gate-Regionen der Abdeckung 104 sind, dem Ätzprozess ausgesetzt sind, um den unteren Bereich der Abdeckung 104 zu öffnen, um eine Wrap-around- (Umwickel-) Abscheidung des Gate-Dielektrikums 111 zu ermöglichen, wobei die untere Oberfläche durch das Gate-Dielektrikum 111 abgedeckt wird. Bei einigen Ausführungsbeispielen werden mehrere Gate-Regionen entlang der Länge der Abdeckung 104 in Vorbereitung für die Abscheidung des Gate-Dielektrikums 111 freigegeben. 5J zeigt das Gate-Dielektrikum 111, das die Polarisationsschicht 110 abdeckt. Das Gate-Dielektrikum umwickelt die Kanten der Abdeckung 104 in den freigegebenen Abschnitten, um zumindest teilweise die untere Oberfläche der Abdeckung 104 abzudecken. Das Gate-Dielektrikum umfasst Materialien wie z.B. irgendein geeignetes Dielektrikum, wie oben beschrieben, aber nicht beschränkt auf Aluminiumoxid (Al2O3), Hafniumdioxid (HfO2), Zirkoniumdioxid (ZrO2) und Titandioxid (TiO2) oder irgendein geeignetes dielektrisches Material mit einer Permittivität κ > 9. Verfahren zum Herstellen des Gate-Dielektrikums 111 umfassen, sind aber nicht beschränkt auf chemische Gasphasenabscheidungstechniken wie z.B. Atomschichtabscheidung (ALD; atomic layer deposition), MOCVD, Niederdruck-Chemische-Gasphasenabscheidung (LPCVD) und plasmaunterstützte chemische Gasphasenabscheidung (PECVD), physikalische Abscheidungstechniken wie z.B. RF-Sputtern und Flüssigphasenabscheidungstechniken.
  • In 5K ist die Bildung des Gate-Stapels 112 mit der Abscheidung des Gate-Anschlusses 113 über der Oberseite von Gate-Dielektrikum 111 abgeschlossen. Der Gate-Anschluss 113 kann Kupfer und Kupferlegierungen, Aluminium und Legierungen aus Aluminium, Nickel, Wolfram und Polysilizium usw. umfassen, ist aber nicht auf diese beschränkt. Die Materialien für den Gate-Anschluss 113 können durch Durch-Masken-Abscheidung durch Verdampfung, DC- oder RF-Sputtern oder durch chemische Gasphasenabscheidungstechniken wie z.B. ALD, LPCVD, MOCVD abgeschieden werden. Bei einigen Ausführungsbeispielen deckt der Gate-Anschluss 113 das gesamte Gate-Dielektrikum 111 ab, und bei anderen Ausführungsbeispielen deckt der Gate-Anschluss 113 das Gate-Dielektrikum 111 teilweise ab.
  • Obwohl in den Querschnittansichten nicht dargestellt, können Source- und Drain-Anschlüsse, wie z.B. Source-Anschluss 115 und Drain-Anschluss 116, wie in 1B gezeigt, auch gleichzeitig mit dem Gate-Anschluss 113 über Regionen, die benachbart zu dem Gate-Stapel 112 sind, in einer Durch-Masken-Abscheidungs- oder Metallisierungsoperation gebildet werden. Zwischenverbindungen mit Verbindungs-Routing, wie in 3 dargestellt, können auch gleichzeitig in der gleichen Operation oder in einer nachfolgenden Metallisierungsoperation hergestellt werden.
  • Optoelektronische Bauelemente können auch auf Abdeckungen 104 hergestellt werden. 6A und 6B stellen ein Beispiel einer LED 600 dar, die eine Quanten-Wannen-Struktur umfasst, wobei die Quanten-Wannen-Struktur die Abdeckung 104 und eine oder mehrere III-N-Heteroschichten umfasst. In der in 6A dargestellten Querschnittansicht sind auf Abdeckung 104 abwechselnde Heteroschichten aus III-N-Materialien gezeigt. Die erste Heteroschicht 601 überlagert die Abdeckung 104 und umfasst ein III-N-Material, das einen kleineren Bandabstand als das III-N-Material in der Abdeckung 104 aufweist. Geeignete III-N-Materialien umfassen, sind aber nicht beschränkt auf InN und Legierungen von InN, wie z.B. InAlN und InGaN. Das Gruppe III-Verhältnis (z.B. In:Ga) in den Legierungen ist variabel, und die Bandabstände der III-N-Legierungen sind durch Variieren der Gruppe III-Zusammensetzung abstimmbar. Bei einigen Ausführungsbeispielen umfasst die erste Heteroschicht InxGa(1-x)N, wobei x von 0,05 bis 0,4 variiert. InGaN-Legierungen haben einen abstimmbaren Bandabstand, der von 0,7 eV bis 1,4 eV reichen kann. Die zweite Heteroschicht 602 überlagert die erste Heteroschicht 601. Bei einigen Ausführungsbeispielen umfasst die zweite Heteroschicht 602 ein III-N-Material, das einen größeren Bandabstand aufweist als die erste Heteroschicht 601. Bei einigen Ausführungsbeispielen umfasst die zweite Heteroschicht 602 dasselbe III-N-Material wie das von Abdeckung 104. Bei einigen Ausführungsbeispielen umfassen die Abdeckung 104 und die zweite Heteroschicht 602 GaN. Bei einigen Ausführungsbeispielen umfasst die LED 600 eine einzelne Quantenwanne, die die Abdeckung 104, die erste Heteroschicht 601 und die zweite Heteroschicht 602 umfasst. Bei anderen Ausführungsbeispielen umfasst die LED 600 eine Multi-Quanten-Wannen-Struktur, wo zusätzliche Heteroschichten umfasst sind.
  • Wiederum Bezug nehmend auf 6A überlagert die dritte Heteroschicht 603 die zweite Heteroschicht 602. Bei einigen Ausführungsbeispielen umfasst die dritte Heteroschicht 603 ein III-N-Material, das einen Bandabstand aufweist, der kleiner ist als der von Heteroschicht 602. Bei einigen Ausführungsbeispielen umfasst die dritte Heteroschicht 603 dasselbe Material wie das der ersten Heteroschicht 601. Bei einigen Ausführungsbeispielen umfasst die dritte Heteroschicht 603 ein unterschiedliches III-N-Material als das der ersten Heteroschicht 601. Die dritte Heteroschicht 603 wird von der vierten Heteroschicht 604 überlagert. Bei einigen Ausführungsbeispielen ist die vierte Heteroschicht 604 die finale Heteroschicht der Multi-Quanten-Struktur. Als solche umfasst die vierte Heteroschicht 604 ein III-N-Material, das gleich ist wie bei Heteroschicht 602 und Abdeckung 104. Bei einigen Ausführungsbeispielen ist die vierte Heteroschicht mit Verunreinigungsatomen dotiert, um die Trägerinjektion in die Multi-Quanten-Wannen-Struktur zu erleichtern. Bei einigen Ausführungsbeispielen umfasst die Zusammensetzung der vierten Heteroschicht 604 Magnesium oder ein anderes Gruppe II-Element und ist eine p-Typ-Halbleiterschicht. Als solche injiziert die vierte Heteroschicht 604 Löcher in die Multi-Quanten-Wannen-Struktur. Bei anderen Ausführungsbeispielen umfasst die vierte Heteroschicht 604 Silizium oder ein anderes Gruppe IV-Element und ist n-Typ. Ein erster Bauelementanschluss für die LED-Struktur 600 umfasst die transparente leitfähige Schicht 605, die die vierte Heteroschicht 604 überlagert und eine transparente Elektrode für die elektronische und optische Übertragung bereitstellt, die den Austritt des durch die LED-Struktur 600 erzeugten Lichts ermöglicht. Der Übergang an der Grenzfläche zwischen der transparenten leitfähigen Schicht 605 und der vierten Heteroschicht 604 kann ohmisch sein, um beispielsweise die Trägerinjektion zu erleichtern. Bei einigen Ausführungsbeispielen umfasst die transparente leitfähige Schicht 605 Indium-Zinn-Oxid (ITO; indium tin oxide). Es können auch alternative optisch transparente, leitfähige Materialien verwendet werden, wie z.B., aber nicht beschränkt auf aluminiumdotiertes Zinkoxid, galliumdotiertes Zinkoxid, indiumdotiertes Zinkoxid, indiumdotiertes Cadmiumoxid, Kohlenstoff-Nanoröhrchen, Graphen, leitfähige Polymere wie z.B. Polyanilin, usw.
  • Insel 102 stellt einen zweiten Bauelementanschluss für die LED-Struktur 600 bereit. Insel 102 umfasst eine oder mehrere leitfähige Region 606 aus III-N-Material, das mit Silizium oder einem anderen Gruppe IV-Element dotiert ist, wodurch gemäß einigen Ausführungsbeispielen die leitfähige Region 606 n-Typ gemacht wird. Die leitfähige Region 606 ist strukturell gleich wie die Insel 102 und daher strukturell zusammenhängend mit der Abdeckung 104. Die leitfähige Region 606 stellt somit eine Elektroneninjektionsquelle für die LED-Struktur 600 bereit. Die III-N-Materialien der Heteroschichten 601-603 und der Abdeckung 104 können für die Emission von Licht im blauen bis ultravioletten Bereich des Spektrums gewählt werden.
  • 6B stellt eine Draufsicht der LED-Struktur 600 dar, die das Verbindungs-Routing 607 zeigt, das sich über das zweite Dielektrikum 109 erstreckt und die Kanten der transparenten leitfähigen Schicht 604 überlagert. Bei einigen Ausführungsbeispielen wird das Verbindungs-Routing 607 an mehr als einer Kante der transparenten leitfähigen Schicht 605 überlagert, wie in 6B gezeigt, für eine günstigere Stromverteilung. Bei einigen Ausführungsbeispielen ist die transparente leitfähige Schicht 605 im Wesentlichen planar mit dem Verbindungs-Routing 607, und bei anderen Ausführungsbeispielen ist das Verbindungs-Routing 607 an der Kante der transparenten leitfähigen Schicht 605 gestuft, was durch die mit den Kanten ausgerichteten durchgezogenen Linien angezeigt wird. Das Verbindungs-Routing 607 kann mit der positiven Schiene einer Leistungsquelle verbunden werden, wodurch eine Vorwärtsvorspannung zur p-Typ-Schicht 604 bereitgestellt wird (6A).
  • Wie ebenfalls in 6B gezeigt, wird das Verbindungs-Routing 608 auf leitfähigen Regionen 606 von Inseln 102 überlagert. In der Draufsicht von 6B erstreckt sich die leitfähige Region 606 unterhalb der Ebene der Figur bis zum Boden des Grabens, und die durchgezogenen Linien innerhalb des Verbindungs-Routings 608 zeigen Kanten und abrupte Änderungen der Neigung an, da das Verbindungs-Routing konform zur vertikalen Geometrie der leitfähigen Regionen 606 und der Grabenwände ist. Das Verbindungs-Routing 608 kann mit der negativen Schiene einer Leistungsquelle verbunden werden, um eine Vorwärtsvorspannung zur n-Typ-leitfähigen Region 606 bereitzustellen.
  • 7A-F stellen einen beispielhaften Prozess zur Herstellung von III-N-LEDs dar, die ein oder mehrere Merkmale der für 6A und 6B beschriebenen Ausführungsbeispiele aufweisen und zur LED-Struktur 600 gelangen. In 7A beginnt der Prozess mit dem Empfangen eines Substrats 101, das eine Abdeckung 104 epitaxial gewachsen über Insel 102 aufweist, wie in dem beispielhaften Verfahren zum Herstellen einer Transistorstruktur 100 beschrieben und in 5A-5F dargestellt. Bei dem dargestellten Ausführungsbeispiel umfasst Insel 102 die leitfähige Region 606 unter der Abdeckung 104. Wie in 7B gezeigt, erstreckt sich die leitfähige Region 606 entlang der Länge der Insel 102 über die Kanten der Abdeckung 104 hinaus. Die Materialien, die von der leitfähigen Region 606 umfasst sind, wurden oben beschrieben. Bei einigen Ausführungsbeispielen erstreckt sich die leitfähige Region 606 über die gesamte Länge der Insel 102, während sich bei anderen Ausführungsbeispielen die leitfähige Region 606 mit resistiven Regionen entlang der Länge der Insel 102 abwechselt. Bei dem dargestellten Ausführungsbeispiel wird gezeigt, dass sich die Abdeckung 104 auf beiden Seiten der Insel 102 über den Grat 107 erstreckt, jedoch kann die Abdeckung 104 teilweise die Distanz zwischen der Oberseite der Insel 102 und dem Grat 107 überspannen. Die x-Dimension der LED-Struktur 600 wird meist durch die Breite der Abdeckung 104 bestimmt.
  • In 7B wird die erste Heteroschicht 601 über der Abdeckung 104 abgeschieden. Bei einigen Ausführungsbeispielen ist die erste Heteroschicht 601 ein epitaxialer Film, der auf der Abdeckung 104 gewachsen ist, wodurch ein erster Heteroübergang in einer Quanten-Wannen-Struktur gebildet wird. Materialien, die von der ersten Heteroschicht 601 umfasst sind, wurden oben beschrieben und umfassen bei einigen Ausführungsbeispielen monokristalline Mischungen von InN und GaN mit der Formel InxGa(1-x)N, wobei x ein Bruchteil im Bereich von 0 bis 1 ist. Bei einigen Ausführungsbeispielen kann InN 5% bis 40% der Mischung umfassen, wobei der Bandabstand der Mischung kleiner als der der Abdeckung 104 ist. Die erste Heteroschicht 601 kann durch mehrere geeignete Hochvakuum- oder Atmosphärendruck-Verfahren für epitaxiales Filmwachstum abgeschieden werden, die chemische Gasphasenabscheidungsverfahren wie z.B. MOCVD, LPCVD, APCVD, PECVD umfassen, aber nicht darauf beschränkt sind. Bei einigen Ausführungsbeispielen wird die Atomschichtabscheidung (ALD) zum Abscheiden eines monokristallinen Films der ersten Heteroschicht 601 verwendet. Es sind Flüssigphasenabscheidungsverfahren möglich, wie z.B. LPCVD. Bei einigen Ausführungsbeispielen wird die erste Heteroschicht 601 bis zu einer Dicke im Bereich von 10 nm bis 100 nm aufgewachsen.
  • In 7C wird die zweite Heteroschicht 602 über der ersten Heteroschicht 601 abgeschieden, wodurch ein zweiter Heteroübergang gebildet wird. Bei einigen Ausführungsbeispielen ist die zweite Heteroschicht 602 eine epitaxiale Schicht. Die Techniken, die für das Wachstum der zweiten Heteroschicht 602 verwendet werden, sind die gleichen oder ähnlich zu den Techniken, die für das Wachstum der ersten Heteroschicht 601 verwendet werden. Bei einigen Ausführungsbeispielen wird die zweite Heteroschicht 602 epitaxial auf der ersten Heteroschicht 601 gewachsen. Bei einigen Ausführungsbeispielen umfasst die zweite Heteroschicht 602 ein III-N-Material, das im Wesentlichen die gleiche Zusammensetzung aufweist wie das der Abdeckung 104. Der Bandabstand der zweiten Heteroschicht 602 ist der gleiche wie der der Abdeckung 104. Bei anderen Ausführungsbeispielen umfasst die zweite Heteroschicht 602 ein III-N-Material, das eine unterschiedliche Zusammensetzung als das der Abdeckung 104 aufweist, z.B. ein Material, das InGaN-Mischungen oder InAlN-Mischungen umfasst. Abhängig von der Zusammensetzung kann der Bandabstand der zweiten Heteroschicht 602 größer oder kleiner als der Bandabstand der Abdeckung 104 sein. Als ein Beispiel führt der Einschluss von AlN (Bandabstand ~6 eV) mit GaN (Bandabstand -3,4 eV) in einer AlGaN-Mischung zu einem Material mit einem größeren Bandabstand als reines GaN in Abdeckung 104. Kleinere Bandabstände für die zweite Heteroschicht 602 resultieren durch epitaxiales Wachsen einer Schicht, die Mischungen von InN mit GaN umfasst. Bei einigen Ausführungsbeispielen ist der Bandabstand der zweiten Heteroschicht 602 größer als der Bandabstand der ersten Heteroschicht 601, wodurch eine erste Quantenwanne gebildet wird, die die zweite Heteroschicht 602, die erste Heteroschicht 601 und die Abdeckung 104 umfasst. Bei einigen Ausführungsbeispielen beendet die erste Quantenwanne die Quanten-Wannen-Struktur mit der Heteroschicht 602. Bei Ausführungsbeispielen der LED-Struktur mit einer einzelnen Quantenwanne ist die zweite Heteroschicht 602 eine Halbleiterschicht, die Verunreinigungsatome wie z.B. Silizium oder Magnesium umfasst, um das Material n-Typ bzw. p-Typ zu dotieren.
  • Bei anderen Ausführungsbeispielen umfasst die LED 600 eine Multi-Quanten-Wannen-Struktur. Fortfahrend mit dem beispielhaften Prozess in 7D wird die dritte Heteroschicht 603 über der zweiten Heteroschicht 602 gewachsen. Bei einigen Ausführungsbeispielen umfasst die dritte Heteroschicht 603 im Wesentlichen dasselbe III-N-Material wie die erste Heteroschicht 601, und hat einen Bandabstand, der im Wesentlichen gleich ist wie der Bandabstand der ersten Heteroschicht 601. Abwechselnde Quanten-Wannen-Schichten mit im Wesentlichen gleichen Bandabständen führen zur Bildung einer gleichmäßigen Quanten-Wannen-Struktur, wobei die Quantenwannen die gleiche Tiefe haben. Bei anderen Ausführungsbeispielen umfasst die dritte Heteroschicht 603 ein III-N-Material, das eine unterschiedliche Zusammensetzung als das der ersten Heteroschicht 601 aufweist, daher einen Bandabstand aufweist, der unterschiedlich zu dem der ersten Heteroschicht 601 ist. Als ein Beispiel umfasst die erste Heteroschicht 601 ein III-N-Material mit der Formel InxGa(1-x)N, was zu einem ersten Bandabstand führt, und die dritte Heteroschicht 603 umfasst ein III-N-Material mit der Zusammensetzung InyGa(1-y)N, was zu einem zweiten Bandabstand führt, wobei x und y Bruchteile im Bereich zwischen 0 und 1 sind und x ≠ y. Abwechselnde Quanten-Wannen-Schichten mit progressiv zunehmenden oder abnehmenden Bandabständen führen zur Bildung einer schrittweise abgestuften Quanten-Wannen- Struktur.
  • In 7E wird die vierte Heteroschicht 604 über der dritten Heteroschicht 603 gewachsen. Gemäß Ausführungsbeispielen umfasst die vierte Heteroschicht 604 ein Material, das einen größeren Bandabstand als den der dritten Heteroschicht 603 aufweist, wodurch eine zweite Quantenwanne mit der dritten Heteroschicht 603 und der zweiten Heteroschicht 602 gebildet wird. Bei dem dargestellten Ausführungsbeispiel umfasst die vierte Heteroschicht 604 ein dotiertes III-N-Material, im Gegensatz zu Abdeckung 104, erster Heteroschicht 601, zweiter Heteroschicht 602 und dritter Heteroschicht 603, die bei einigen Ausführungsbeispielen intrinsische Halbleiter sind. Die vierte Heteroschicht 604 beendet die Multi-Quanten-Wannen-Struktur, die zwei Quantenwannen bei dem dargestellten Ausführungsbeispiel umfasst. Bei anderen Ausführungsbeispielen des beispielhaften Verfahrens setzt sich das Wachstum der wechselnden Heteroschichten über die vierte Heteroschicht 604 hinaus fort, um zusätzliche Quantenwannen herzustellen, und die Multi-Quanten-Wannen-Struktur umfasst drei oder mehr Quantenwannen.
  • Wiederum Bezug nehmend auf 7E, ist die vierte Heteroschicht 604 eine dotierte Schicht und umfasst Verunreinigungsatome, die gemäß einigen Ausführungsbeispielen nach Aufwachsen der Schicht in die Heteroschicht 604 implantiert werden. Bei anderen Ausführungsbeispielen werden Verunreinigungsatome in die wachsende Schicht durch Einschluss von Verunreinigungs-Precursors in eine Wachstumskammer eingebracht, z.B. für MOCVD und verwandte Techniken. Bei einigen Ausführungsbeispielen sind die Verunreinigungsatome Magnesium oder ein anderes Gruppe II-Element, um die vierte Heteroschicht 604 p-Typ zu machen. Bei anderen Ausführungsbeispielen umfasst die vierte Heteroschicht 604 Silizium oder ein anderes Gruppe IV-Element, um die vierte Heteroschicht 604 n-Typ zu machen.
  • Bei einigen Ausführungsbeispielen bildet die vierte Heteroschicht 604 die p-Typ-Region der LED-Struktur 600. Die vierte Heteroschicht 604 überbrückt ebenfalls elektrisch die Multi-Quanten-Wannen-Struktur zu einem metallischen Kontakt zum Vorspannen der LED-Struktur 600. Unter Vorwärtsvorspannung stellt die vierte Heteroschicht Lochinj ektion in die Multi-Quanten-Wannen-Struktur bereit. Die injizierten Löcher rekombinieren mit Elektronen, die in die eine oder die mehreren Quantenwannen aus n-Typ-leitfähigen Regionen 606 unterhalb der Abdeckung 104 injiziert werden. Licht, das aus der Trägerrekombination innerhalb der Quanten-Wannen-Struktur resultiert, hat eine Wellenlänge, die der Größe des Bandabstands (oder der Bandabstände, wenn sie schrittweise abgestuft sind) der einen oder der mehreren Quantenwannen entspricht.
  • In 7F wird die transparente leitfähige Schicht 605 über der vierten Heteroschicht 604 abgeschieden. Bei einigen Ausführungsbeispielen umfasst die transparente leitfähige Schicht 605 ein optisch transparentes metallisches Material, wie z.B., aber nicht beschränkt auf, Indium-Zinn-Oxid (ITO). Es können auch alternative Materialien verwendet werden, die in der obigen Beschreibung aufgeführt sind. Optische Transparenz ist für die Lichtemission notwendig. Als ein Beispiel ist ITO in der sichtbaren und UV-Spektralregion von über 700 nm bis ungefähr 320 nm transparent. ITO ist ein polykristallines Material und kann durch physikalische Abscheidungsverfahren wie z.B., aber nicht beschränkt auf, Verdampfung und DC- oder RF-Sputtern abgeschieden werden.
  • Bei einigen Ausführungsbeispielen bildet die transparente leitfähige Schicht 605 einen ohmschen Kontakt mit der vierten Heteroschicht 604, wodurch der Lochstromfluss unter Vorwärtsvorspannung erleichtert wird. Bei dem dargestellten Ausführungsbeispiel wird die transparente leitfähige Schicht 605 über mehr als einer benachbarten Abdeckung 104 gebildet, die zwei oder mehrere Breiten der Abdeckung 104 überspannt. Bei anderen Ausführungsbeispielen ist die transparente leitfähige Schicht 605 begrenzt, um auf einer einzelnen Breite der Abdeckung 104 zu bilden, wobei die transparenten Schichten, die über LEDs auf einer einzelnen Abdeckung 104 gebildet werden, von denen getrennt sind, die auf einer benachbarten Abdeckung 104 gebildet werden. Ebenfalls in 7F ist der erste Metallkontakt 607 gezeigt. Bei einigen Ausführungsbeispielen ist der Metallkontakt 607 eine konforme Metallschicht, die Metalle wie vorangehend beschrieben umfasst. Der erste Metallkontakt 607 kann durch einen Durch-Masken-Abscheidungsprozess gebildet werden, der Verdampfung, DC- und RF-Sputtern, Elektroplattieren, MOCVD, LPCVD und ALD umfasst, aber darauf beschränkt ist. Bei dem dargestellten Ausführungsbeispiel wurde der Metallkontakt 607 an den Kanten der transparenten leitfähigen Schicht 605 abgeschieden. Die Verbindung 608 wird über die zweite dielektrische Schicht 109 geleitet und ist gemäß einigen Ausführungsbeispielen angrenzend an den ersten Metallkontakt 607.
  • Bei einigen Ausführungsbeispielen werden mehrere Einheiten der LED-Struktur 600 auf Abdeckungen gebildet, die durchgehende bandförmige Strukturen sind. Bei anderen Ausführungsbeispielen wurden bandförmige Abdeckungen durch einen Ätzprozess unterteilt, wobei isolierte Segmente der Abdeckungen entlang der Länge einer stützenden Insel verbleiben. Auf den isolierten Abdeckungssegmenten werden individuelle Einheiten der LED-Struktur 600 gebildet. Die isolierten Segmente der Abdeckung 104 können sich über die Länge einer durchgehenden Insel wiederholen, wobei ihre Länge ein Vielfaches größer als ihre Breite ist. Bei anderen Ausführungsbeispielen werden isolierte Segmente der Abdeckung 104 auf kurzen Inseln gestützt, deren Länge in der gleichen Größenordnung wie ihre Breite liegt, wiederholt in Arrays, die sich sowohl in der x- als auch in der y-Dimension erstrecken.
  • 8 zeigt eine Draufsicht der LED-Matrix 800, umfassend mehrere Kopien der LED-Struktur 600, wie in 6B gezeigt, die in einem Array angeordnet sind, das sich in der x- und y-Dimension erstreckt. Bei einigen Ausführungsbeispielen bildet die transparente leitfähige Schicht 605 eine transparente Elektrode, die an beiden lateralen Kanten durch den ersten Metallkontakt 607 kontaktiert wird. Bei einigen Ausführungsbeispielen wird der Metallkontakt 607 als eine zusammenhängende Struktur mit der Verbindung 608 gebildet, abgeschieden als ein Leistungsbus entlang der zweiten dielektrischen Schicht 109 zwischen den Reihen der LED-Struktur 600, um eine Vorspannung bereitzustellen. Bei einigen Ausführungsbeispielen stellt die leitfähige Region 606 auf der Unterseite der LED-Struktur 600 einen Rückseitenkontakt zur LED-Struktur 600 bereit, wie oben beschrieben. Bei dem dargestellten Ausführungsbeispiel können beide Anschlüsse für die LED-Struktur 600 von der gleichen Seite zugänglich sein. Leitfähige Regionen 606 der Insel 104 sind zwischen sich wiederholenden Einheiten der LED-Struktur 600 freigelegt. Konforme Streifen des zweiten Metallkontakts 801 überlagern leitfähige Regionen 606 in den freigelegten Bereichen, wodurch Vorderseitenkontakte zu dem Unterseitenanschluss der LED-Struktur 600 bereitgestellt werden.
  • Andere Bauelemente mit zwei Anschlüssen können auf der Abdeckung 104 gebildet werden. Ein solches Beispiel ist ein piezoelektrischer Resonator. Aufgrund der polaren Natur der Wurtzit-Kristallstruktur zeigen III-N-Materialien in unterschiedlichem Maß piezoelektrisches Verhalten. Aluminiumnitrid (AlN) weist eine starke piezoelektrische Tendenz der III-N-Materialien auf (z.B. d33 ~ 5 pm/V für AlN vs. d33 ~ 3 pm/V für GaN). AlN-Abdeckungen können epitaxial auf Inseln gewachsen werden umfassend andere Materialien wie z.B. GaN, und können als eine piezoelektrische Resonatorstruktur verwendet werden.
  • 9A stellt eine Querschnittansicht der piezoelektrischen Resonatorstruktur 900 umfassend Abdeckung 104 dar, die sich von der Oberseite der Insel 102 erstreckt. Sowohl die Abdeckung 104 als auch die Insel 102 umfassen ein III-N-Material, wie in den früheren Beispielen (z.B. Transistorstruktur 100 und LED-Struktur 600). Bei Ausführungsbeispielen der piezoelektrischen Resonatorstruktur 900 ist die Abdeckung 104 eine schwingende Membranstruktur. Bei einigen Ausführungsbeispielen umfasst die Abdeckung 104 AlN, GaN, InN oder Legierungen aus AlN, GaN und InN. Bei einigen Ausführungsbeispielen umfasst die Insel 102 III-N-Materialien, die ein unterschiedliches Material als das der Abdeckung 104 ist. Bei einigen Ausführungsbeispielen umfasst die Insel 102 Abschnitte der leitfähigen Region 901, wodurch Unterseitenkontakte zur Abdeckung 104 bereitgestellt werden. Die leitfähige Region 901 umfasst ein III-N-Material, das mit einem Verunreinigungselement, wie z.B. Silizium oder einem anderen Gruppe IV-Element, dotiert ist, wie ähnlich beschrieben für die leitfähige Region 119 der Transistorstruktur 100 und die leitfähige Region 606 der LED-Struktur 600. Bei einigen Ausführungsbeispielen umfasst die leitfähige Region 901 einen n-Typ-III-N-Halbleiter, wie z.B., aber nicht beschränkt auf, n-Typ-GaN oder Legierungen aus GaN, InN und AlN. Bei einigen Ausführungsbeispielen stellt die leitfähige Region 901 einen ersten Anschluss zur Abdeckung 104 von unter der Abdeckung 104 bereit. Die Resonanzfrequenz der Abdeckung 104 ist eine Funktion ihrer Dicke. Bei einer Dicke von 1 Mikrometer beträgt die Resonanzfrequenz der Abdeckung 104 beispielsweise 10 GHz. Bei einigen Ausführungsbeispielen hat die Abdeckung 104 eine Dicke im Bereich von weniger als 1 Mikrometer bis zu mehreren Mikrometern.
  • Elektrische Kontakte zur Abdeckung 104 können auf verschiedene Weise hergestellt werden. Bei dem dargestellten Ausführungsbeispiel von 9A und 9B wird ein zweiter Anschluss durch Kantenkontakte 902 bereitgestellt, die sich entlang der Kanten der Abdeckung 104 erstrecken. Bei dem dargestellten Ausführungsbeispiel sind die Anschlüsse an der Mittellinie der Abdeckung 104 von unten durch die leitfähige Region 901 und entlang der parallelen Kanten der Abdeckung 104 durch die Kantenkontakte 902 angeordnet. Zum Herstellen elektrischer Kontakte zur Resonatormembran 901 sind andere Anordnungen möglich.
  • 9B stellt eine Draufsicht des piezoelektrischen Resonators 900 dar. Die Abdeckung 104 ist in Intervallen verteilt, um ein Array separater Resonanzstrukturen 903 bereitzustellen, die entlang der Insel 102 verteilt sind. Zwischen den Resonatorstrukturen 901 befinden sich Anschlussflächen (Pads) 904 über der leitfähigen Region 901. Die Anschlussflächen 904 stellen ohmsche Kontakte zu der leitfähigen Region 901 bereit und umfassen Metalle wie z.B., aber nicht beschränkt auf, Titan, Aluminium, Wolfram und Molybdän. Die piezoelektrische Resonatorstruktur 900 kann als III-N-Hochfrequenz-Kristalloszillator und Taktgeber sowohl in digitalen als auch in analogen integrierten Schaltungen eingesetzt werden.
  • 10A-10D stellen einen beispielhaften Prozess zur Herstellung von III-N-piezoelektrischen Resonatoren dar, die ein oder mehrere für 9A und 9B beschriebenen Merkmale aufweisen, und zu der piezoelektrischen Resonator-Struktur 900 gelangen. Als Ausgangspunkt beginnt der Prozess mit dem Empfangen eines Substrats 101, das die Precursor-Insel 502 aufweist, die aus Gräben in der ersten dielektrischen Schicht 106 epitaxial gewachsen wird, wie in 10A gezeigt. Bei einigen Ausführungsbeispielen ist die Stufe der Herstellung dieselbe wie in 5D für die Transistorstruktur 100 gezeigt. Die Precursor-Insel 502 ist von einer zweiten dielektrischen Schicht 109 umgeben. In 10B wurde die Precursor-Insel 502 durch Aussetzung einer stickstoffarmen Wasserstoffatmosphäre bei Temperaturen von 1000°C einem Erosionsprozess unterzogen, wobei die Insel 102 mit einem spitzen Profil gebildet wird. Der Grat 107 bleibt als Überrest der Seitenwand 503 erhalten. Bei einigen Ausführungsbeispielen ist die Precursor-Insel 502 n-Typ dotiert, indem ein Precursor von Silizium oder einem anderen Gruppe IV-Element in Verunreinigungsgraden hinzugefügt wird. Bei anderen Ausführungsbeispielen sind die Precursor-Insel 502 oder die Insel 102 durch Implantation und/oder Diffusionsdotierung von Silizium in die Struktur n-Typ dotiert.
  • In 10C wird die Abdeckung 104 auf der Oberseite der Insel 102 durch Zugabe von III-N-Precursors in die Wachstumskammer epitaxial gewachsen. Der Wachstumsprozess für die Abdeckung 104 wurde oben ausführlich beschrieben. Bei einigen Ausführungsbeispielen umfasst die Abdeckung 104 AlN. Bei anderen Ausführungsbeispielen umfasst die Abdeckung 104 eine Legierung aus AlN und GaN. Die Abmessungen der Abdeckung 104 bestimmen ihre Resonanzfrequenz, und die Abdeckung 104 wird auf eine Dicke von weniger als einem Mikrometer bis zu mehreren Mikrometern gewachsen.
  • In 10D werden die Kantenkontakte 903 hinzugefügt. Bei einigen Ausführungsbeispielen werden die Kantenkontakte 902 in einer Durch-Masken-Abscheidung eines geeigneten Metalls (z.B. Ti, W, Mo, Al) auf die Abdeckung 104 gebildet. Bei einigen Ausführungsbeispielen sind die Kantenkontakte 109 konform und werden teilweise an der Kante der Abdeckung 104 und teilweise auf der zweiten dielektrischen Schicht benachbart zu der Abdeckung 104 abgeschieden, wodurch eine zusammenhängende Metallschicht gebildet wird. Obwohl in der Querschnittansicht von 10D nicht gezeigt, können die Anschlussflächen 904 gleichzeitig über der Insel 102 abgeschieden werden.
  • 11 stellt ein System 1100 dar, in dem eine mobile Rechenplattform 1105 und/oder eine Datenservermaschine 1106 gemäß einigen Ausführungsbeispielen eine IC verwendet. Bei weiteren Ausführungsbeispielen umfasst die IC irgendeine der an anderer Stelle hierin beschriebenen Metallisierungsstrukturen. Die Servermaschine 1106 kann irgendein kommerzieller Server sein, beispielsweise umfassend irgendeine Anzahl von Hochperformance-Rechenplattformen, die innerhalb eines Racks angeordnet und miteinander für elektronische Datenverarbeitung vernetzt sind, was bei dem beispielhaften Ausführungsbeispiel eine gehäuste, monolithische IC 1150 umfassend III-N Transistor-Struktur 100 umfasst. Die mobile Rechenplattform 1105 kann irgendeine tragbare Vorrichtung sein, die für jedes von elektronischer Datenanzeige, elektronischer Datenverarbeitung, drahtloser elektronischer Datenübertragung, oder Ähnliches ausgebildet ist. Beispielsweise kann die mobile Rechenplattform 1105 irgendeines von einem Tablet, einem Smartphone, einem Laptop-Computer etc. sein, und kann einen Anzeige-Bildschirm (z.B. einen kapazitiven, induktiven, resistiven oder optischen Touchscreen), ein Chip-Ebene- oder Gehäuse-Ebene-integriertes System 1110 und eine Batterie 1115 umfassen.
  • Ob innerhalb des integrierten Systems 1110 angeordnet, das in der erweiterten Ansicht 1120 dargestellt ist, oder als ein alleinstehender gehäuster Chip innerhalb der Servermaschine 1106, umfasst die gehäuste monolithische IC 1150 einen Speicherchip (z. B. RAM), oder einen Prozessorchip (z.B. einen Mikroprozessor, einen Multikern-Mikroprozessor, einen Grafikprozessor oder Ähnliches), umfassend zumindest ein III-N-Transistorbauelement, beispielsweise ein Bauelement umfassend die Transistorstruktur 100 wie oben beschrieben. Die monolithische IC 1150 kann ferner gekoppelt sein mit einer Platine, einem Substrat oder einem Interposer 1160, zusammen mit einer oder mehr Leistungsverwaltungs-integrierten Schaltungen (PMIC; power management integrated circuit) 1130, RF (drahtlos) integrierten Schaltungen (RFIC; RF (wireless) integrated circuit) 1125 umfassend einen Breitband-RF- (drahtlos) Sender und/oder Empfänger (TX/RX) (z.B. umfassend ein digitales Basisband, und ein analoges Front-End-Modul umfasst ferner einen Leistungsverstärker auf einem Sendepfad und einen rauscharmen Verstärker auf einem Empfängerpfad) und eine Steuerung derselben 1135.
  • Funktional kann die PMIC 1130 Batterieleistungsregulierung, DC-zu-DC-Wandlung, etc. ausführen, und weist so einen Eingang auf, der mit der Batterie 1115 gekoppelt ist, und wobei ein Ausgang anderen funktionalen Modulen eine Stromversorgung bereitstellt. Wie weiter dargestellt ist, umfasst bei dem exemplarischen Ausführungsbeispiel RFIC 1125 einen Ausgang, der mit einer Antenne (nicht gezeigt) gekoppelt ist, um irgendeinen von einer Anzahl von drahtlosen Standards oder Protokollen zu implementieren, einschließlich aber nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, und Ableitungen davon, sowie irgendwelche anderen drahtlosen Protokolle, die bezeichnet werden als 3G, 4G, 5G, und darüber hinaus. Bei alternativen Implementierungen kann jedes dieser Platinenebenen-Module auf separaten ICs integriert sein, gekoppelt mit dem Gehäusesubstrat der monolithischen IC 1050 oder innerhalb einer einzelnen IC gekoppelt mit dem Gehäusesubstrat der monolithischen IC 1150.
  • 12 ist ein funktionales Blockdiagramm einer Rechenvorrichtung 1200, die gemäß zumindest einigen Implementierungen der vorliegenden Offenbarung angeordnet ist. Die Rechenvorrichtung 1200 kann beispielsweise innerhalb der Plattform 1105 oder der Servermaschine 1106 gefunden werden. Die Vorrichtung 1200 umfasst ferner eine Hauptplatine 1202, auf der eine Anzahl von Komponenten untergebracht ist, wie beispielsweise, aber nicht beschränkt auf, einen Prozessor 1204 (z. B. einen Anwendungsprozessor), der ferner ein III-N-Transistorbauelement, zum Beispiel ein Bauelement umfassend die Transistorstruktur 100 wie oben beschrieben, einbringen kann. Der Prozessor 1204 kann physisch und/oder elektrisch mit der Hauptplatine 1202 gekoppelt sein. Bei einigen Beispielen umfasst der Prozessor 1204 einen Integrierte-Schaltungs-Die, der innerhalb des Prozessors 1204 gehäust ist. Allgemein können die Ausdrücke „Prozessor“ oder „Mikroprozessor“ sich auf irgendeine Vorrichtung oder Abschnitt einer Vorrichtung beziehen, die/der elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speichern ferner gespeichert werden können.
  • Bei verschiedenen Beispielen können ein oder mehrere Kommunikationschips 1206 auch physisch und/oder elektrisch mit der Hauptplatine 1202 gekoppelt sein. Bei weiteren Implementierungen können Kommunikationschips 1206 Teil des Prozessors 1204 sein. Abhängig von ihren Anwendungen kann die Rechenvorrichtung 1200 andere Komponenten umfassen, die physisch und elektrisch mit der Hauptplatine 1202 gekoppelt sein können oder nicht. Diese anderen Komponenten umfassen, sind aber nicht beschränkt auf einen flüchtigen Speicher (z.B. DRAM), einen nichtflüchtigen Speicher (z.B. ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, Touchscreen-Anzeige, Touchscreen-Steuerung, Batterie, Audio-Codec, Video-Codec, Leistungsverstärker, GPS-Bauelement (GPS; global positioning system; globales Positionierungssystem), Kompass, Akzelerometer, Gyroskop, Lautsprecher, Kamera, und Massenspeichervorrichtung (wie beispielsweise ein Festplattenlaufwerk, Solid-State-Laufwerk (SSD; solid state drive) CD (compact disk), DVD (digital versatile disk) usw.).
  • Die Kommunikationschips 1206 können drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 1200 ermöglichen. Der Ausdruck „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle etc. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Die Kommunikationschips 1206 können irgendeine Anzahl von drahtlosen Standards oder Protokollen implementieren, umfassend aber nicht beschränkt auf diese, die anderswo hierin beschrieben sind. Wie erörtert, kann die Rechenvorrichtung 1200 eine Mehrzahl von Kommunikationschips 1206 umfassen. Zum Beispiel kann ein erster Kommunikationschip zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere.
  • Ein Bezug in der Beschreibung auf „ein Ausführungsbeispiel“, „einige Ausführungsbeispiele“, „manche Ausführungsbeispiele“ oder „andere Ausführungsbeispiele“ bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder Charakteristik, das oder die in Verbindung mit den Ausführungsbeispielen beschrieben ist, in zumindest manchen Ausführungsbeispielen umfasst ist, aber nicht notwendigerweise in allen Ausführungsbeispielen. Die verschiedenen Erscheinungsbilder von „einem Ausführungsbeispiel“, „einigen Ausführungsbeispielen“ oder „manchen Ausführungsbeispielen“ beziehen sich nicht alle notwendigerweise auf dieselben Ausführungsbeispiele. Wenn die Beschreibung beschreibt, dass eine Komponente, ein Merkmal, eine Struktur oder Charakteristik umfasst sein „kann“, „könnte“ oder „möglicherweise“ enthalten ist, muss diese bestimmte Komponente, dieses Merkmal, diese Struktur oder Charakteristik nicht unbedingt umfasst sein. Wenn die Beschreibung sich auf „ein“, „eine“ oder „eines“ von Elementen bezieht, bedeutet das nicht, dass nur eines dieser Elemente vorhanden ist. Wenn die Beschreibung oder die Ansprüche sich auf „ein zusätzliches“ oder „ein weiteres“ von Elementen beziehen, schließt das nicht aus, dass noch mehr als eines des zusätzlichen Elements vorhanden ist.
  • Ferner können die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika in irgendeiner geeigneten Weise bei einem oder mehreren Ausführungsbeispielen kombiniert werden. Beispielsweise kann ein erstes Ausführungsbeispiel mit einem zweiten Ausführungsbeispiel überall kombiniert werden, wo die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika, die mit den beiden Ausführungsbeispielen assoziiert werden, sich nicht gegenseitig ausschließen.
  • Die folgenden Beispiele beziehen sich auf weitere Ausführungsbeispiele. Spezifika der Beispiele können an jeder Stelle in einem oder mehreren Ausführungsbeispielen verwendet werden. Alle optionalen Merkmale der hierin beschriebenen Vorrichtung können auch im Hinblick auf ein Verfahren oder einen Prozess implementiert werden.
  • Beispiel 1 ist eine Struktur, umfassend eine Insel, die ein III-N-Material umfasst, wobei sich die Insel über ein Substrat erstreckt und eine geneigte Seitenwand aufweist; und eine Abdeckung, die ein III-N-Material umfasst, wobei sich die Abdeckungsschicht lateral von einer oberen Oberfläche erstreckt und über die Seitenwand der Insel überhängt.
  • Beispiel 2 umfasst alle Merkmale von Beispiel 1, wobei eine dielektrische Schicht auf der Oberfläche des Halbleiters angeordnet ist und die erste III-N-Mesa umgibt.
  • Beispiel 3 umfasst alle Merkmale von Beispiel 1, wobei sich die Insel über eine Länge des Substrats erstreckt und die Abdeckungsschicht sich über die Insel entlang der Länge erstreckt.
  • Beispiel 4 umfasst alle Merkmale von Beispiel 1, wobei die Insel eine erste Insel ist, und die Struktur ferner eine zweite Insel und eine dritte Insel mit der ersten Insel dazwischen umfasst, wobei sich die zweite und dritte Insel über die Länge über dem Substrat erstrecken und dasselbe III-N-Material wie das Substrat umfassen.
  • Beispiel 5 umfasst alle Merkmale von Beispiel 4, wobei sich die Abdeckung lateral über eine erste Trennung zwischen der ersten Insel und der zweiten Insel erstreckt, und sich lateral über eine zweite Trennung zwischen der ersten Insel und der dritten Insel erstreckt.
  • Beispiel 6 umfasst alle Merkmale von Beispiel 4, ferner umfassend ein dielektrisches Material innerhalb der ersten und zweiten Trennung.
  • Beispiel 7 umfasst alle Merkmale von Beispiel 4, wobei die zweite und dritte Insel eine erste Seitenwand benachbart zu der ersten Insel haben und wobei die erste Seitenwand eine steilere Neigung als die Seitenwand der ersten Insel hat.
  • Beispiel 8 umfasst alle Merkmale von Beispiel 1, Die Struktur gemäß Anspruch 1, wobei sich die Insel von einer Schicht erstreckt, die ein III-N-Material umfasst, das auf dem Substrat angeordnet ist, wobei das III-N-Material der Schicht eine unterschiedliche Zusammensetzung als das III-N-Material der Insel aufweist.
  • Beispiel 9 umfasst alle Merkmale von Beispiel 6, wobei das III-N-Material der Schicht eines von AlN oder AlGaN ist.
  • Beispiel 10 umfasst alle Merkmale von Beispiel 1, wobei sowohl die Insel als auch die Abdeckung kristallines III-N-Material umfassen.
  • Beispiel 11 umfasst alle Merkmale von Beispiel 10, wobei das III-N-Material und die Abdeckung eines von GaN oder AlN ist.
  • Beispiel 12 ist ein Bauelement, umfassend eine Struktur, umfassend eine Insel, die ein III-N-Material umfasst, wobei sich die Insel über eine Länge eines Substrats erstreckt und eine geneigte Seitenwand aufweist, und eine Abdeckung, die eine Oberseite, eine Unterseite, eine Breite und eine Länge aufweist, und sich über die Insel entlang der Länge der Abdeckung erstreckt, und ein III-N-Material umfasst, wobei sich die Breite der Abdeckung lateral von einer oberen Oberfläche der Insel erstreckt und über die Seitenwand der Insel überhängt, und ein oder mehrere Bauelementanschlüsse, die mit der Abdeckung gekoppelt sind.
  • Beispiel 13 umfasst alle Merkmale von Beispiel 12, wobei die Abdeckung eine Polarisationsschicht umfasst, wobei sich die Polarisationsschicht über zumindest einen Abschnitt der Abdeckung erstreckt und ein III-N-Material mit einer Zusammensetzung umfasst, die zu der Zusammensetzung der Abdeckung unterschiedlich ist.
  • Beispiel 14 umfasst alle Merkmale von Beispiel 13, wobei die Polarisationsschicht eines von AlN, AlGaN oder InAlN ist.
  • Beispiel 15 umfasst alle Merkmale von Beispiel 13, wobei sich eine dielektrische Schicht über einen oder mehrere Abschnitte der Polarisationsschicht erstreckt.
  • Beispiel 16 umfasst alle Merkmale von Beispiel 15, wobei die dielektrische Schicht ein Material mit einer Dielektrizitätskonstante von größer als 3,9 umfasst.
  • Beispiel 17 umfasst alle Merkmale von Beispiel 15, wobei der eine oder die mehreren Bauelementanschlüsse eine Gate-Elektrode über zumindest einem Abschnitt der dielektrischen Schicht umfassen.
  • Beispiel 18 umfasst alle Merkmale von Beispiel 15, wobei die Abdeckung eine Source-Region benachbart zu einer ersten Seite der dielektrischen Schicht und eine Drain-Region benachbart zu einer zweiten Seite der dielektrischen Schicht umfasst, wobei die erste Seite der zweiten Seite gegenüberliegt.
  • Beispiel 19 umfasst alle Merkmale von Beispiel 18, wobei der eine oder die mehreren Bauelementanschlüsse eine Source-Elektrode über der Source-Region und eine Drain-Elektrode über der Drain-Region umfassen.
  • Beispiel 20 umfasst alle Merkmale von Beispiel 18, wobei die Source-Region und die Drain-Region sich von der dielektrischen Schicht entlang der Länge der Abdeckung erstrecken.
  • Beispiel 21 umfasst alle Merkmale von Beispiel 20, wobei der eine oder die mehreren Bauelementanschlüsse Abschnitte der Insel sind, umfassend Silizium, gekoppelt mit der Unterseite der Source-Region und der Drain-Region der Abdeckung durch die Oberseite der Insel, wobei die Abschnitte der Insel umfassend Silizium in Längsrichtung entlang der Insel verteilt sind.
  • Beispiel 22 umfasst alle Merkmale von Beispiel 12, wobei sich eine Schicht, die ein III-N-Material umfasst, das einen Bandabstand aufweist, der sich von dem Bandabstand des Abdeckungsmaterials unterscheidet, über zumindest einen Abschnitt der Abdeckung erstreckt, wobei die Abdeckung eine Quanten-Wannen-Schicht umfasst.
  • Beispiel 23 umfasst alle Merkmale von Beispiel 12, wobei die Abdeckung eine oder mehrere abwechselnde Schichten umfasst, umfassend eine erste Schicht, die ein III-N-Material umfasst, das einen Bandabstand aufweist, der sich ausreichend von dem Bandabstand des Abdeckungsmaterials unterscheidet, und eine zweite Schicht, die das III-N-Material der Abdeckung umfasst, und sich über zumindest einen Abschnitt der Abdeckung erstrecken, wobei die Abdeckung eine Quanten-Wannen-Schicht umfasst.
  • Beispiel 24 umfasst alle Merkmale der Beispiele 22 bis 23, wobei die Zusammensetzung der Schicht, die ein Material umfasst, das einen Bandabstand aufweist, der sich von dem Bandabstand des Abdeckungsmaterials unterscheidet, eine InGaN-Legierung ist.
  • Beispiel 25 umfasst alle Merkmale von Beispiel 24, wobei die InGaN-Legierungszusammensetzung im Bereich von 5% bis 40% liegt.
  • Beispiel 26 umfasst alle Merkmale der Beispiele 22 bis 23, wobei sich eine Schicht eines III-N-Materials umfassend Magnesium über die Quanten-Wannen-Schicht erstreckt.
  • Beispiel 27 umfasst alle Merkmale von Beispiel 26, wobei eine transparente Elektrode über der Schicht eines III-N-Materials umfassend Magnesium angeordnet ist.
  • Beispiel 28 umfasst alle Merkmale von Beispiel 27, wobei die transparente Elektrode eines von Indium-Zinn-Oxid oder Indium-Gallium-Zink-Oxid ist.
  • Beispiel 29 umfasst alle Merkmale der Beispiele 22 bis 27, wobei der eine oder die mehreren Bauelementanschlüsse Regionen der Insel sind, umfassend Silizium, die durch die Oberseite der Insel mit der Abdeckung koppeln.
  • Beispiel 30 umfasst alle Merkmale der Beispiele 22 bis 29, wobei die Abdeckung Teil einer lichtemittierenden Diodenstruktur ist.
  • Beispiel 31 umfasst alle Merkmale von Beispiel 12, wobei die Abdeckung ein piezoelektrisches Material umfasst.
  • Beispiel 32 umfasst alle Merkmale von Beispiel 31, wobei das piezoelektrische Material AlN ist.
  • Beispiel 33 umfasst alle Merkmale von Beispiel 31, wobei der eine oder die mehreren Bauelementanschlüsse Regionen der Insel sind, umfassend Silizium, die durch die Oberseite der Insel mit der Abdeckung gekoppelt sind.
  • Beispiel 34 umfasst alle Merkmale von Beispiel 31, wobei der eine oder die mehreren Bauelementanschlüsse mit der Oberseite und den Seiten der Abdeckung gekoppelt sind.
  • Beispiel 35 ist ein Verfahren, umfassend das Bilden einer oder mehrerer Öffnungen innerhalb einer ersten dielektrischen Schicht, die auf einem Substrat angeordnet ist, Wachsen von Schichten, die ein erstes III-N-Material auf dem Substrat innerhalb der einen oder der mehreren Öffnungen der ersten dielektrischen Schicht umfassen, Wachsen von Inseln, die ein zweites III-N-Material innerhalb der einen oder der mehreren Öffnungen über den Schichten umfassend ein erstes III-N-Material umfassen, die Inseln sich über eine Länge des Substrats erstrecken, die Inseln eine obere Oberfläche umfassen, Erwärmen der Inseln, um eine geneigte Seitenwand durch thermische Zersetzung der Inseln zu bilden, und Wachsen von Abdeckungen, die sich lateral von der oberen Oberfläche der Inseln erstrecken und über die geneigte Seitenwand der Insel überhängen.
  • Beispiel 36 umfasst alle Merkmale von Beispiel 35, ferner umfassend das Wachsen einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht, wobei eine Grenzfläche zwischen der zweiten dielektrischen Schicht und der Seitenwand der ersten Inseln gebildet wird.
  • Beispiel 37 umfasst alle Merkmale von Beispiel 36, wobei das Wachsen einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht das Wachsen einer zweiten dielektrischen Schicht mit einer hohen Oberflächenspannung umfasst, um eine Zugspannung an der Grenzfläche zwischen der zweiten dielektrischen Schicht und den ersten Inseln zu entwickeln, wobei sich die ersten Inseln spalten, um zweite Inseln und dritte Inseln aus der Seitenwand der ersten Inseln zu bilden, wobei die ersten Inseln dazwischen sind.
  • Beispiel 38 umfasst alle Merkmale von Beispiel 36, wobei das Wachsen der ersten Inseln, die ein zweites III-N-Material innerhalb der einen oder der mehreren Öffnungen über den Schichten umfassend ein erstes III-N-Material umfassen, das Wachsen der ersten Inseln bei Temperaturen zwischen 600C bis 1000C umfasst.
  • Beispiel 39 umfasst alle Merkmale von Beispiel 37, wobei das Erwärmen der Inseln zum Bilden einer geneigten Seitenwand durch thermische Zersetzung der Inseln das Erwärmen der III-N-Inseln auf eine Temperatur von 1000C oder mehr in einer Wasserstoffatmosphäre mit einem niedrigen Ammoniakgehalt umfasst.
  • Beispiel 40 umfasst alle Merkmale von Beispiel 39, wobei das Erwärmen der Inseln zum Bilden einer geneigten Seitenwand durch thermische Zersetzung der ersten Inseln ferner das Bilden von zweiten und dritten Inseln aus der Seitenwand der ersten Inseln umfasst, wobei die ersten Inseln dazwischen sind, wobei die zweiten und dritten Inseln durch laterale Spaltung der ersten Inseln gebildet werden, eine Zugspannung an der Grenzfläche zwischen der zweiten dielektrischen Schicht und der Seitenwand der ersten Inseln aufweisen, wobei die Spaltung durch die thermische Zersetzung der ersten Inseln induziert wird.
  • Beispiel 41 umfasst alle Merkmale von Beispiel 36, das Wachsen der Abdeckungen, die sich lateral von der oberen Oberfläche der ersten Inseln erstrecken, umfasst ein laterales epitaxiales Überwachsen von der oberen Oberfläche der ersten Inseln.
  • Beispiel 42 umfasst alle Merkmale von Beispiel 40, wobei das laterale epitaxiale Überwachsen der Abdeckungen bei einer Temperatur von 1000C oder mehr durchgeführt wird.
  • Beispiel 43 umfasst alle Merkmale von Beispiel 36, wobei die Zusammensetzung der III-N-Schicht eines von AlN oder AlGaN ist.
  • Beispiel 44 umfasst alle Merkmale von Beispiel 36, Das Verfahren gemäß Anspruch 37, wobei die Zusammensetzung der III-N-Abdeckungen GaN ist.
  • Beispiel 45 umfasst alle Merkmale von Beispiel 36, wobei die Zusammensetzung der III-N-Inseln eines von GaN oder AlN ist.
  • Beispiel 46 umfasst alle Merkmale von Beispiel 36, ferner umfassend das Wachsen einer Bauelementschicht über den III-N-Inseln.
  • Beispiel 47 umfasst alle Merkmale von Beispiel 46, wobei die Zusammensetzung der Bauelementschicht eines von InGaN, AlN, oder AlInN ist.
  • Eine Zusammenfassung ist bereitgestellt, die es dem Leser erlaubt, das Wesen und die Quintessenz der technischen Offenbarung zu verstehen. Die Zusammenfassung wird mit dem Verständnis eingereicht, dass sie nicht benutzt wird, um den Schutzbereich oder die Bedeutung der Ansprüche einzuschränken. Die folgenden Ansprüche sind hiermit in die detaillierte Beschreibung aufgenommen, wobei jeder Anspruch als getrenntes Ausführungsbeispiel für sich steht.

Claims (25)

  1. Eine Halbleiterstruktur, umfassend: eine Insel, die ein erstes III-N-Material umfasst, wobei sich die Insel über ein Substrat erstreckt und eine geneigte Seitenwand aufweist; und eine Abdeckung, die ein zweites III-N-Material umfasst, wobei sich die Abdeckung lateral von einer oberen Oberfläche der Insel erstreckt und über die Seitenwand der Insel überhängt.
  2. Die Halbleiterstruktur gemäß Anspruch 1, wobei sich die Insel über eine Länge des Substrats erstreckt und die Abdeckung sich über die Insel entlang der Länge erstreckt.
  3. Die Halbleiterstruktur gemäß Anspruch 1, wobei die Insel eine erste Insel ist, und die Struktur ferner eine zweite Insel und eine dritte Insel mit der ersten Insel dazwischen umfasst, wobei sich die zweite und dritte Insel über die Länge über dem Substrat erstrecken und dasselbe III-N-Material wie die erste Insel umfassen.
  4. Die Halbleiterstruktur gemäß Anspruch 3, wobei sich die Abdeckung lateral über eine erste Trennung zwischen der ersten Insel und der zweiten Insel erstreckt, und sich lateral über eine zweite Trennung zwischen der ersten Insel und der dritten Insel erstreckt.
  5. Die Halbleiterstruktur gemäß einem der Ansprüche 3 oder 4, ferner umfassend ein dielektrisches Material innerhalb der ersten und zweiten Trennung.
  6. Die Halbleiterstruktur gemäß Anspruch 3, wobei die zweite und dritte Insel eine erste Seitenwand benachbart zu der ersten Insel haben und wobei die erste Seitenwand eine steilere Neigung als die Seitenwand der ersten Insel hat.
  7. Die Halbleiterstruktur gemäß Anspruch 1, wobei das erste III-N-Material eine unterschiedliche Zusammensetzung als das zweite III-N-Material aufweist, die Insel sich von einer Keimschicht erstreckt, die ein drittes III-N-Material umfasst, das auf dem Substrat angeordnet ist, und das dritte III-N-Material eine unterschiedliche Zusammensetzung als das erste III-N-Material aufweist.
  8. Die Halbleiterstruktur gemäß Anspruch 1, ferner umfassend zumindest eine Schicht auf der Abdeckung, wobei die zumindest eine Schicht ein viertes III-N-Material umfasst, das sich von dem zweiten III-N-Material unterscheidet.
  9. Die Halbleiterstruktur gemäß Anspruch 1, wobei zumindest ein Abschnitt der Insel eines von einem Gruppe-II-Element oder einem Gruppe-IV-Element umfasst.
  10. Die Halbleiterstruktur gemäß Anspruch 1, wobei das erste und zweite III-N-Material im wesentlichen monokristallin sind und die gleiche kristallographische Orientierung haben.
  11. Die Halbleiterstruktur gemäß Anspruch 10, wobei zumindest eines von den ersten und zweiten III-N-Materialien eines von GaN, AlN, InN, AlGaN, InAlN oder InGaN ist.
  12. Ein System, umfassend: einen Speicher; und einen Prozessor, der mit dem Speicher gekoppelt ist, der Prozessor umfassend eine Halbleiterstruktur, umfassend: eine Insel, die ein erstes III-N-Material umfasst, wobei sich die Insel über eine Länge eines Substrats erstreckt und eine geneigte Seitenwand aufweist; und eine Abdeckung, die eine Oberseite, eine Unterseite, eine Breite und eine Länge aufweist, und sich über die Insel entlang der Länge der Abdeckung erstreckt, wobei die Abdeckung ein zweites III-N-Material umfasst, wobei sich die Breite der Abdeckung lateral von einer oberen Oberfläche der Insel erstreckt und über die Seitenwand der Insel überhängt; und ein oder mehrere Bauelementanschlüsse, die mit der Abdeckung gekoppelt sind.
  13. Das System gemäß Anspruch 12, wobei die Halbleiterstruktur einen von einem Transistor, einer lichtemittierenden Diode oder einem Resonator umfasst.
  14. Das System gemäß Anspruch 13, wobei: die Halbleiterstruktur den Transistor umfasst, und wobei die Abdeckung eine Polarisationsschicht umfasst, wobei sich die Polarisationsschicht über das zweite III-N-Material der Abdeckung erstreckt, und ein drittes III-N-Material mit einer Zusammensetzung umfasst, die zu dem zweiten III-N-Material der Abdeckung unterschiedlich ist, das dritte III-N-Material zumindest eines von AlN, AlGaN oder InAlN umfasst; oder die Halbleiterstruktur die lichtemittierende Diode umfasst, und wobei die Abdeckung eine Quanten-Wannen-Schicht umfasst, wobei sich die Quanten-Wannen-Schicht über einen Abschnitt des zweiten III-N-Materials der Abdeckung erstreckt und eine oder mehrere abwechselnde Schichten umfasst, umfassend eine erste Schicht, die ein viertes III-N-Material umfasst, das einen Bandabstand aufweist, der sich ausreichend von dem Bandabstand des Abdeckungsmaterials unterscheidet, und eine zweite Schicht, die das zweite III-N-Material der Abdeckung umfasst, wobei das vierte III-N-Material eine InGaN-Legierung mit einer Zusammensetzung umfasst, die im Bereich von 5 % bis 40 % Indium liegt.
  15. Das System gemäß Anspruch 14, wobei die Halbleiterstruktur den Transistor umfasst und wobei der eine oder die mehreren Bauelementanschlüsse, die mit der Abdeckung gekoppelt sind, eine Gate-Elektrode über zumindest einem Abschnitt der dielektrischen Schicht umfassen, die sich über einen oder mehrere Abschnitte der Polarisationsschicht erstreckt, eine Source-Region benachbart zu einer ersten Seite der dielektrischen Schicht und eine Drain-Region benachbart zu einer zweiten Seite der dielektrischen Schicht, wobei die erste Seite der zweiten Seite gegenüberliegt, und wobei der eine oder die mehreren Bauelementanschlüsse, die mit der Abdeckung gekoppelt sind, eine Source-Elektrode über der Source-Region und eine Drain-Elektrode über der Drain-Region umfassen, und wobei: die Source-Region und die Drain-Region sich von der dielektrischen Schicht entlang der Breite der Abdeckung erstrecken; oder die Source-Region und die Drain-Region sich von der dielektrischen Schicht entlang der Länge der Abdeckung erstrecken.
  16. Das System gemäß Anspruch 15, wobei der eine oder die mehreren Bauelementanschlüsse Abschnitte der Insel sind, umfassend Silizium, gekoppelt mit der Unterseite der Source-Region und der Drain-Region der Abdeckung, wobei die Abschnitte der Insel umfassend Silizium in Längsrichtung entlang der Insel verteilt sind.
  17. Das System gemäß Anspruch 13, wobei die Halbleiterstruktur die lichtemittierende Diode umfasst, und wobei sich eine Schicht eines III-N-Materials umfassend Magnesium über die Quanten-Wannen-Schicht erstreckt, und wobei der eine oder die mehreren Bauelementanschlüsse, die mit der Abdeckung gekoppelt sind, eine transparente Elektrode umfassen, die über der Schicht eines III-N-Materials umfassend Magnesium angeordnet ist.
  18. Das System gemäß Anspruch 13, wobei die Halbleiterstruktur die lichtemittierende Diode umfasst, und wobei der eine oder die mehreren Bauelementanschlüsse, die mit der Abdeckung gekoppelt sind, Regionen der Insel umfassen, umfassend Silizium, die durch die Oberseite der Insel mit der Abdeckung koppeln.
  19. Das System gemäß Anspruch 13, wobei die Halbleiterstruktur den Resonator umfasst, und wobei der eine oder die mehreren Bauelementanschlüsse, die mit der Abdeckung gekoppelt sind, Regionen der Insel umfassen, umfassend Silizium, die durch die Oberseite der Insel mit der Abdeckung koppeln, wobei die Abdeckung AlN umfasst.
  20. Ein Verfahren zum Herstellen einer Halbleiterstruktur, umfassend: Bilden von einer oder mehreren Öffnungen innerhalb einer ersten dielektrischen Schicht über einem Substrat; Wachsen einer Insel, die ein erstes III-N-Material innerhalb einzelner der Öffnungen umfasst, wobei sich die Inseln über eine Länge des Substrats erstrecken und sich über einen Abschnitt der ersten dielektrischen Schicht erstrecken; Abschrägen einer Seitenwand der Insel durch Zersetzen des ersten III-N-Materials; und Wachsen einer Abdeckung, die ein zweites III-N-Material umfasst, über einer oberen Oberfläche der Insel und lateral von der oberen Oberfläche, um über die geneigte Seitenwand zu hängen.
  21. Das Verfahren zum Herstellen einer Halbleiterstruktur gemäß Anspruch 20, ferner umfassend das Bilden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht, wobei eine Grenzfläche zwischen der zweiten dielektrischen Schicht und der Seitenwand gebildet wird.
  22. Das Verfahren zum Herstellen einer Halbleiterstruktur gemäß einem der Ansprüche 20 bis 21, wobei das Bilden einer zweiten dielektrischen Schicht über der ersten dielektrischen Schicht das Abscheiden eines zugbelasteten dielektrischen Materials umfasst.
  23. Das Verfahren zum Herstellen einer Halbleiterstruktur gemäß Anspruch 20, wobei durch das Zersetzen des ersten III-N-Materials eine zweite Insel aus einem Randabschnitt der ersten Insel gebildet wird.
  24. Das Verfahren zum Herstellen einer Halbleiterstruktur gemäß einem der Ansprüche 20 oder 23, wobei das Zersetzen der Insel das Erwärmen der III-N-Inseln auf eine Temperatur von 1000°C oder mehr in einer wasserstoffreichen und stickstoffarmen Atmosphäre umfasst.
  25. Das Verfahren zum Herstellen einer Halbleiterstruktur gemäß einem der Ansprüche 20 oder 23, wobei das Wachsen der Abdeckung ein laterales epitaxiales Überwachsen von der oberen Oberfläche der ersten Insel umfasst.
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