DE112013005528T5 - Gruppe-III-N-Transistoren auf Nanoskalenschablonenstrukturen - Google Patents

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Han Wui Then
Sansaptak DASGUPTA
Marko Radosavljevic
Benjamin Chu-Kung
Sanaz K. Gardner
Seung Hoon Sung
Robert S. Chau
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    • H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors

Abstract

Ein III-N-Halbleiterkanal wird auf einer III-N-Übergangsschicht gebildet, die auf einer (111)- oder (110)-Fläche einer Siliciumschablonenstruktur in der Art einer Flossenseitenwand gebildet ist. Gemäß Ausführungsformen hat die Siliciumflosse eine Breite, die für eine nachgiebigere Keimschicht mit den III-N-Epitaxiefilmdicken vergleichbar ist, wodurch eine geringere Defektdichte und/oder eine verringerte Epitaxiefilmdicke ermöglicht wird. Gemäß Ausführungsformen besteht eine Übergangsschicht aus GaN und umfasst der Halbleiterkanal Indium (In), um den Leitungsbandversatz gegenüber der Siliciumflosse zu vergrößern. Gemäß anderen Ausführungsformen ist die Flosse opferbar und wird entweder entfernt oder oxidiert oder auf andere Weise während der Transistorherstellung in eine dielektrische Struktur umgewandelt. Gemäß bestimmten Ausführungsformen, bei denen eine Opferflosse verwendet wird, bestehen die III-N-Übergangsschicht und der Halbleiterkanal im Wesentlichen aus reinem GaN, wodurch eine Durchschlagspannung ermöglicht wird, die höher ist als bei Vorhandensein der Siliciumflosse ertragbar wäre.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der vorliegenden Erfindung betreffen allgemein mikroelektronische Vorrichtungen und ihre Herstellung und insbesondere Gruppe-III-N-Transistorarchitekturen.
  • HINTERGRUND
  • Die Märkte mobiler Rechenvorrichtungen (beispielsweise Smartphones und Tablets) profitieren von kleineren Komponentenformfaktoren und einem niedrigeren Leistungsverbrauch. Weil heutige Plattformlösungen für Smartphones und Tablets auf vielen auf einer Leiterplatte montierten gekapselten integrierten Schaltungen (IC) beruhen, ist die weitere Skalierung zu kleineren und leistungseffizienteren Formfaktoren begrenzt. Beispielsweise umfasst ein Smartphone eine getrennte Leistungsverwaltungs-IC (PMIC), Hochfrequenz-IC (RFIC) und WiFi/Bluetooth/GPS-IC zusätzlich zu einer getrennten Logikprozessor-IC. System-auf-einem-Chip-(SoC)-Architekturen bieten den Vorteil der Skalierung, was durch eine Komponentenintegration auf dem Platinenniveau nicht erreicht werden kann. Wenngleich die Logikprozessor-IC selbst als ein System auf einem Chip (SoC) angesehen werden kann, das sowohl Speicher- als auch Logikfunktionen integriert, blieben umfangreichere SoC-Lösungen für mobile Rechenplattformen illusorisch, weil die PMIC und die RFIC mit zwei oder mehr von einer Hochspannung, einer hohen Leistung und einer hohen Frequenz arbeiten.
  • Dabei verwenden herkömmliche mobile Rechenplattformen inkompatible Transistortechnologien, die speziell für die verschiedenen Funktionen ausgelegt sind, die von der PMIC und der RFIC ausgeführt werden. Beispielsweise wird bei der PMIC typischerweise die lateral diffundierte Silicium-MOS-(LDMOS)-Technologie verwendet, um die Spannungswandlung und die Leistungsverteilung (Batteriespannungsregelung einschließlich einer stufenweise erhöhenden und/oder stufenweise verringernden Spannungswandlung usw.) auszuführen. Gruppe-III-V-Verbindungshalbleiter, wie GaAs-Heteroübergangs-Bipolartransistoren (HBT), werden typischerweise in der RFIC verwendet, um eine ausreichende Leistungsverstärkung bei GHz-Trägerfrequenzen zu erzeugen. Herkömmliche Siliciumfeldeffekttransistoren, welche die CMOS-Technologie implementieren, bringen dann eine dritte Transistortechnologie mit sich, die für Logik- und Steuerfunktionen innerhalb der mobilen Rechenplattform verwendet wird. Zusätzlich zu grundlegenden Halbleitermaterialinkompatibilitäten zwischen den verschiedenen IC in der mobilen Rechenplattform war der Transistorentwurf für Gleichspannungs-Gleichspannungs-Wandlungsschalter in der PMIC im Allgemeinen mit dem Transistorentwurf für Hochfrequenzleistungsverstärker in der RFIC inkompatibel. Beispielsweise macht es die verhältnismäßig niedrige Durchbruchspannung von Silicium erforderlich, dass die Source-Drain-Trennung in einem Gleichspannungswandlerschalter erheblich größer ist als für einen Leistungsverstärkertransistor zulässig ist, der eine 20 GHz überschreitende und möglicherweise bis zu 500 GHz reichende Ft, abhängig von der Trägerfrequenz, benötigt (beispielsweise ist WPAN 60 GHz, so dass Transistoren eine Ft benötigen, die viele Male 60 GHz ist). Solche verschiedenen Transistorniveau-Entwurfsanforderungen machen die Herstellungsprozesse für die verschiedenen Transistorentwürfe verschieden und schwierig in einen einzigen Prozess zu integrieren.
  • Wenngleich daher eine SoC-Lösung für den Bereich der mobilen Berechnung, welche PMIC- und RFIC-Funktionen integrieren würde, attraktiv ist, um die Skalierbarkeit zu verbessern, die Kosten zu verringern und die Leistungseffizienz der Plattform zu verbessern, ist eine Barriere für eine SoC-Lösung der Mangel an einer skalierbaren Transistortechnologie, welche sowohl eine ausreichende Geschwindigkeit (d. h. eine ausreichend hohe Verstärkungsabschneidefrequenz Ft) als auch eine ausreichend hohe Durchbruchspannung (BV) aufweist.
  • Gruppe-III-Nitrid-(III-N)-Vorrichtungen bieten einen vielversprechenden Ansatz für die Integration von PMIC- und RFIC-Funktionen mit CMOS, weil sowohl eine hohe BV als auch eine hohe Ft erhalten werden können. Die Heteroepitaxie von III-N-Materialstapeln auf Siliciumsubstraten stellt jedoch zumindest aus den Gründen einer erheblichen Gitterfehlanpassung und einer Fehlanpassung zwischen den thermischen Ausdehnungen eine technische Herausforderung dar, wobei diese beide zu hohen Defektdichten in Vorrichtungsschichten und zu einem schlechten Vorrichtungsverhalten führen können. Techniken und epitaxiale Halbleiterstapelarchitekturen, welche verringerte Defektdichten in Vorrichtungsschichten bereitstellen können, sind daher vorteilhaft.
  • KURZBESCHREIBUNG DER ZEICHNUNG
  • Ausführungsformen der vorliegenden Erfindung werden beispielhaft und nicht einschränkend erläutert, und sie können vollständiger mit Bezug auf die folgende detaillierte Beschreibung in Zusammenhang mit den Figuren verstanden werden.
  • Es zeigen:
  • 1 ein Flussdiagramm von Verfahren zur Herstellung eines III-N-Feldeffekttransistors (FET) gemäß Ausführungsformen der Erfindung,
  • die 2A, 2B und 2C isometrische Ansichten, wenn Arbeitsvorgänge der Verfahren aus 1 auf einem Substrat ausgeführt werden, gemäß Ausführungsformen,
  • die 3A, 3B und 3C Schnittansichten durch eine in 2C dargestellte Ebene, nachdem bestimmte Arbeitsvorgänge der Verfahren aus 1 ausgeführt wurden, gemäß Ausführungsformen,
  • die 4A, 4B und 4C einen Querschnitt durch ein Kanalgebiet eines III-N-FETs gemäß einer Ausführungsform,
  • 5 ein Funktionsblockdiagramm einer Gruppe-III-N-SoC-Implementation einer mobile Rechenvorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung und
  • 6 ein Funktionsblockdiagramm einer Rechenvorrichtung gemäß einer Implementation der Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Beschreibung werden zahlreiche Einzelheiten dargelegt, Fachleuten wird jedoch verständlich sein, dass die vorliegende Erfindung auch ohne diese spezifischen Einzelheiten verwirklicht werden kann. In einigen Fällen sind wohlbekannte Verfahren und Vorrichtungen in Form eines Blockdiagramms statt in Einzelheiten dargestellt, um zu vermeiden, dass die vorliegende Erfindung unklar wird. Ein in dieser Patentschrift gemachter Bezug auf ”eine Ausführungsform” bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur, eine bestimmte Funktion oder eine bestimmte Eigenschaft, die in Zusammenhang mit der Ausführungsform beschrieben wird, in wenigstens einer Ausführungsform der Erfindung enthalten ist. Demgemäß bezieht sich das Auftreten des Begriffs ”gemäß einer Ausführungsform” an verschiedenen Stellen dieser Patentschrift nicht notwendigerweise auf die gleiche Ausführungsform der Erfindung. Ferner können die bestimmten Merkmale, Strukturen, Funktionen oder Eigenschaften in geeigneter Weise in einer oder mehreren Ausführungsformen kombiniert werden. Beispielsweise kann eine erste Ausführungsform mit einer zweiten Ausführungsform kombiniert werden, sofern die beiden Ausführungsformen einander nicht ausschließen.
  • Die Begriffe ”gekoppelt” und ”verbunden” können hier zusammen mit ihren Ableitungen verwendet werden, um strukturelle Beziehungen zwischen Komponenten zu beschreiben. Es sei bemerkt, dass diese Begriffe nicht als Synonyme füreinander vorgesehen sind. Vielmehr kann bei bestimmten Ausführungsformen ”verbunden” verwendet werden, um anzugeben, dass zwei oder mehr Elemente in direktem physikalischem oder elektrischem Kontakt miteinander stehen. ”Gekoppelt” kann verwendet werden, um anzugeben, dass zwei oder mehr Elemente entweder in direktem oder in indirektem (wobei sich andere Zwischenelemente zwischen ihnen befinden) physikalischem oder elektrischem Kontakt miteinander stehen und/oder dass die beiden oder mehr Elemente miteinander zusammenwirken oder interagieren (beispielsweise wie in einer Ursache-Wirkung-Beziehung).
  • Die Begriffe ”über”, ”unter”, ”zwischen” und ”auf”, wie sie hier verwendet werden, bezeichnen eine relative Position einer Materialschicht in Bezug auf andere Schichten. Dabei kann beispielsweise eine Schicht, die über oder unter einer anderen Schicht angeordnet ist, direkt in Kontakt mit der anderen Schicht stehen oder eine oder mehrere Zwischenschichten aufweisen. Überdies kann eine Schicht, die zwischen zwei Schichten angeordnet ist, direkt in Kontakt mit den beiden Schichten stehen oder eine oder mehrere Zwischenschichten aufweisen. Dagegen steht eine erste Schicht ”auf” einer zweiten Schicht in direktem Kontakt mit dieser zweiten Schicht.
  • Hier werden Ausführungsformen von III-N-MOSFETs beschrieben, die auf Schablonenankern in der Art von Silicium-Flossen-Seitenwänden gebildet werden, um verringerte Defektdichten in III-N-Vorrichtungsschichten zu erzielen. Gemäß Ausführungsformen wird eine III-N-Übergangsschicht auf einer (111)- oder (110)-Fläche einer Seitenwand einer nachgiebigen kristallinen Silicium-Flosse gebildet. Ein III-N-Halbleiterkanal wird ferner auf der Übergangsschicht gebildet. Gemäß bestimmten Ausführungsformen weist der Halbleiterkanal Indium (In) auf, um einen Leitungsbandversatz gegenüber dem Schablonenankermaterial zu erhöhen. Gemäß anderen Ausführungsformen ist die nachgiebige kristalline Silicium-Flosse opferbar und wird entweder entfernt oder oxidiert oder auf andere Weise während der Transistorherstellung nach der III-N-Epitaxie in einen dielektrischen Anker umgewandelt. Gemäß bestimmten Ausführungsformen, bei denen eine opferbare nachgiebige epitaxiale Schablone oder ein Dorn verwendet wird, besteht der III-N-Halbleiterkanal im Wesentlichen aus reinem GaN. Nach dem Entfernen des epitaxialen Dorns aus kristallinem Silicium kann durch den III-N-Transistor eine höhere Durchbruchspannung ausgehalten werden.
  • Gemäß Ausführungsformen werden die hier beschriebenen FET mit hoher Elektronenbeweglichkeit in SoC-Lösungen verwendet, welche eine RFIC mit einer PMIC integrieren, um Hochspannungs- und/oder Hochleistungsschaltungen zu implementieren. Mit den hier beschriebenen Transistorstrukturen können SoC-Lösungen die produktspezifischen elektrischen Strom- und Leistungsanforderungen liefern, die für eine mobile Rechenplattform benötigt werden. Die schnell schaltenden Hochspannungstransistoren sind in der Lage, hohe Eingangsspannungsausschläge zu behandeln und bei HF-Frequenzen hohe Leistungswirkungsgrade bereitzustellen. Gemäß Ausführungsformen werden die hier beschriebenen III-N-Transistorarchitekturen mit Gruppe-IV-Transistorarchitekturen in der Art planarer und nicht planarer Silicium-CMOS-Transistortechnologien monolithisch integriert. Gemäß speziellen Ausführungsformen werden die hier beschriebenen III-N-Transistoren in SoC-Architekturen verwendet, welche drahtlose Hochleistungs-Datenübertragungs- und/oder Hochspannungs-Leistungsverwaltungsfunktionen mit einer Niederleistungs-CMOS-Logik-Datenverarbeitung integrieren. Ein Hochfrequenzbetrieb, der für Breitband-Drahtlosdatenübertragungsanwendungen geeignet ist, ist möglich, während die Verwendung von III-N-Materialien mit einer großen Bandlücke auch einen hohen BV-Wert bereitstellt, so dass ausreichend HF-Ausgangsleistung für die drahtlosen Datenübertragungsanwendungen erzeugt werden kann. Diese Kombination eines hohen Ft/Fmax-Werts und einer Hochspannungsfähigkeit ermöglicht es auch, dass die hier beschriebenen III-N-FET-Architekturen für Hochgeschwindigkeits-Schaltanwendungen in Gleichspannungswandlern verwendet werden, welche induktive Elemente reduzierter Größe verwenden. Weil sowohl die Leistungsverstärkungs- als auch die Gleichspannung-zu Gleichspannung-Schaltanwendungen Schlüsselfunktionsblöcke in Smartphones, Tablets und anderen mobilen Plattformen sind, können die hier beschriebenen Strukturen in einer SoC-Lösung für solche Vorrichtungen verwendet werden.
  • 1 ist ein Flussdiagramm, das ein Verfahren 101 zur Herstellung eines III-N-Feldeffekttransistors (FET) gemäß Ausführungsformen der Erfindung zeigt. Die 2A, 2B und 2C zeigen isometrische Ansichten, wenn Vorgänge der Verfahren in 1 auf einem Substrat ausgeführt werden, gemäß Ausführungsformen. Allgemein wird beim Verfahren 101 ein epitaxiales Wachstum von III-N-Halbleiterkristallen auf strukturierten Nanoskalen-Schablonenankern ausgeführt, welche dann während der Vorrichtungsherstellung bearbeitet werden, um III-N-FET Vorrichtungen einer geeigneten Funktionsfähigkeit bereitzustellen, und welche mit der CMOS-Herstellung integriert werden können. Bei ausreichend kleinen Abmessungen kann das strukturierte epitaxiale Wachstum Defekte in den III-N-Vorrichtungsschichten von den ~1·109/cm2 verringern, die für ein unstrukturiertes III-N-Wachstum auf Silicium typisch sind. Weil das Wachstum auf Nanoskalenoberflächen des Schablonenankers auftritt, können Defekte manipuliert werden, so dass sie sich in die Ankerstruktur fortpflanzen, wodurch die Anzahl der Defekte verringert wird, die sich andernfalls in die III-N-Vorrichtungsfilme fortpflanzen würden. Ein Vorteil von Nanoskalenstrukturen besteht darin, dass sie ein großes Oberfläche-zu-Volumen-Verhältnis aufweisen, wodurch eine große freie Oberfläche für den Abbau von Spannungen bereitgestellt wird, die infolge der Diskrepanz zwischen den Wärmeausdehnungskoeffizienten und hoher Wachstumstemperaturen gebildet werden.
  • Mit Bezug auf 1 sei bemerkt, dass das Verfahren 101 in Vorgang 110 mit der Bildung einer Schablonenstruktur beginnt, die in der Lage ist, epitaxiale III-N-Filme, beispielsweise in Form einer Flosse, auf dem Substrat zu seeden und zu verankern. Gemäß als Beispiel dienenden Ausführungsformen bestehen die Schablonenankerstrukturen aus einkristallinem Silicium und wird, wie in 2A ferner gezeigt ist, eine Flosse 210 im Substrat 203 mit einer ersten und einer zweiten entgegengesetzten Seitenwand 210A, 210B gebildet. Gemäß der als Beispiel dienenden Ausführungsform ist das Substrat 203 im Wesentlichen monokristallin und ist (100)-Silicium (d. h. mit einer oberen (100)-Fläche) oder (110)-Silicium (d. h. mit einer oberen (110)-Fläche). Für (110)-Siliciumausführungsformen sind die vertikalen Seitenwände 210A, 210B (111)-Flächen. (111)-Kristallebenen sind für das epitaxiale III-N-Wachstum vorteilhaft, weil die Gitterfehlanpassung nur etwa 16% beträgt. Für (100)-Siliciumausführungsformen sind (110)-Ebenen auf den Flossenseitenwänden 210A, 210B vorhanden, wenn die Seitenwände in der <110>-Richtung auf der (100)-Ebene orientiert sind. (110)-Kristallebenen sind auch für das epitaxiale III-N-Wachstum vorteilhaft, weil (110)-Siliciumebenen eine Fehlanpassung mit III-N zwischen (111)-Si und (100)-Si (etwa 42%) haben. Beide (100)- und (110)-Substratkristallorientierungen sind auch für die Bildung von Siliciumtransistoren (beispielsweise in anderen Gebieten, die nicht von III-N-Epitaxieschichten bedeckt sind) vorteilhaft und daher für Ausführungsformen ideal, wo ein auf der Flosse 210 gebildeter Gruppe-III-N-Transistor mit Silicium-CMOS-Transistortechnologie monolithisch zu integrieren ist. Insbesondere können auch andere Substrate mit ähnlich fehlangepassten Gitterkonstanten von den hier beschriebenen Schablonenankern profitieren, wie beispielsweise Substrate, die Germanium (Ge) aufweisen, das mit Silicium legiert sein kann oder in reiner Form vorliegen kann, jedoch ohne Einschränkung darauf.
  • Gemäß Ausführungsformen hat der epitaxiale Schablonenanker Flächen mit Nanoskalenabmessungen. Das Verhältnis zwischen der Oberfläche und dem Volumen ist eine wichtige Eigenschaft des strukturierten Schablonenankers, der die Qualität der Epitaxie beeinflusst, wobei eine höhere freie Oberfläche die epitaxiale Kristallqualität verbessert. Gemäß der in 2A dargestellten als Beispiel dienenden Ausführungsform hat die Flosse 210 eine kritische Abmessung (CD) der Flossenbreite WF von weniger als 50 nm und vorteilhafterweise weniger als 20 nm, während die Flossenhöhe HF kleiner als 100 nm ist und vorteilhafterweise zwischen 25 nm und 100 nm liegt, wenn WF kleiner als 20 nm ist. Wie hier weiter beschrieben, sind die auf den Seitenwänden 210A, 210B aufgewachsenen III-N-Epitaxieschichten gemäß der als Beispiel dienenden Ausführungsform schließlich erheblich dicker als WF. Die geringe Flossenbreite WF verringert die Nachgiebigkeit der Flosse 210 in Bezug auf einen dimensionsmäßig größeren Siliciumblock, so dass die Flosse 210 belastet (beispielsweise komprimiert) werden kann, um eine Spannung (beispielsweise eine Zugspannung) in den III-N-Epitaxieschichten zu verringern, die andernfalls durch die Flosse 210 induziert werden würde, falls sie eine größere Breite aufwies und weniger nachgiebig wäre. Diese Nachgiebigkeit in der Keimschicht der III-N-Epitaxie kann viel dünnere III-N-Schichten ermöglichen, um eine ausreichende Defektdichte für geeignete III-N-Transistoreigenschaften zu erreichen.
  • Gemäß Ausführungsformen, bei denen der gleiche epitaxiale III-N-Stapel gleichzeitig auf den beiden Seiten der Flosse aufwachsen gelassen wird, ist die Spannung (Belastung) symmetrisch um eine Längsmittellinie der Flosse 210, so dass die Spannungen zwischen den Seiten der Flosse vorteilhaft ausgeglichen werden. Eine Flossenhöhe HF von weniger als 100 nm hat den Vorteil, dass sie in der Größenordnung der Abmessung der III-N-Kristallkornkoaleszenz ist. Daher dient die Flosse 210 als eine Schablonenstruktur mit Abmessungen von weniger als 100 nm entlang wenigstens 2 Achsen (z- und x-Achsen in 2). Die dritte Abmessung, die hier der Länge der Flosse zugeordnet ist, kann mindestens eine Größenordnung größer sein als die Achsen der kritischen Abmessung (beispielsweise 1 μm oder mehr). Bei solchen Abmessungen kann eine Defektdichtenverringerung von wenigstens drei Größenordnungen in Bezug auf ein epitaxiales III-N-Filmwachstum auf nicht nachgiebigen Keimschichten erwartet werden (beispielsweise Grundsubstrat oder große Schablonenstrukturen mit Abmessungen, die erheblich größer sind als die Dicken der III-N-Epitaxieschichten).
  • Wie in 2A ferner gezeigt ist, wird die Flosse 210 mit einer Hartmaske 243 abgedeckt, beispielsweise mit Siliciumdioxid oder einem anderen Dielektrikum, das durch chemische Dampfabscheidung (CVD) oder eine andere herkömmliche Technik abgeschieden wird. Die Hartmaske 243 wird zusammen mit der Flosse 210 strukturiert und kann das anschließende epitaxiale Wachstum auf der oberen Fläche der Flosse 210 blockieren. Angrenzend an die Flosse 210 befindet sich auf beiden Seiten der Flossenseitenwände 210A, 210B ein Isolationsdielektrikum 241, welches die obere Fläche des Substrats 203 bedeckt. Das Isolationsdielektrikum 241 kann ein beliebiges herkömmliches Dielektrikum sein, wie jene, die typischerweise für die Grabenisolation verwendet werden usw. (beispielsweise Siliciumdioxid). Durch das Vorhandensein des Isolationsdielektrikums 241 wird eine Isolation zwischen auf den Flossenseitenwänden 210A, 210B gebildeten epitaxialen III-N-Schichten bereitgestellt, und wenn selektive Epitaxieprozesse verwendet werden (beispielsweise MOCVD), kann das Isolationsdielektrikum 241 auch ein vorteilhaftes Mittel sein, um die Halbleiteroberfläche zu verkleinern, wenn das epitaxiale Wachstum geschieht, wodurch Mikroladeeffekte usw. verringert werden. Wenngleich die Strukturierung der Flosse auf verschiedene Arten erfolgen kann, umfasst die als Beispiel dienende Technik ein Strukturieren der Hartmaske 243, ein Aussparungsätzen des Substrats 203 um die Hartmaske 243 (beispielsweise mit einem Grabenätzen), ein Abscheiden und Planarisieren der Ebene des Isolationsdielektrikums 241 mit der Hartmaske 243 und ein Versehen des Isolationsdielektrikums 241 mit Aussparungen, um die gewünschte Höhe der Flossenseitenwände 210A, 210B freizulegen.
  • Zu 1 zurückkehrend sei bemerkt, dass in Vorgang 115 ein epitaxiales Aufwachsen auf die kristallinen Oberflächen der Flosse erfolgt. Die Flosse soll sowohl als Schablone/Keim für das Wachstum als auch als ein physikalischer Anker für das Substrat dienen. Mit Bezug auf 2B sei bemerkt, dass jegliche der schließlich auf der vorgesehenen Flosse zu züchtenden III-N-Halbleiterschichten eine c-Achse aufweisen, die senkrecht zu den Flossenseitenwänden 210A, 210B oder im Wesentlichen parallel zu einer oberen Fläche des Substrats 203 ist.
  • Gemäß der dargestellten Ausführungsform wird als eine erste Schicht eine kristalline Puffer- oder Übergangsschicht epitaxial auf den (111)-Seitenwandflächen des Schablonenankers gebildet. Diese Übergangsschicht dient dazu, einer Änderung der Gitterkonstanten von der Schablonenfläche (beispielsweise aus Silicium) zur anschließend gezüchteten III-N-Halbleiterkanalschicht Rechnung zu tragen. Die Übergangsschicht kann aus einem oder mehreren von einem III-N-Material oder einem kristallinen Oxid bestehen. Gemäß bestimmten Ausführungsformen besteht die Übergangsschicht vorzugsweise aus einem Material, das eine breitere Bandlücke aufweist als eine Kanalschicht, die anschließend über dem III-N-Puffer aufwachsen gelassen wird, um einen Trägereinschluss und damit einen verringerten Transistorleckstrom in die Flosse 210 zu erzielen. Für solche Ausführungsformen umfassen als Beispiel dienende III-N-Materialien AlN, AlGaN und GaN. Insbesondere beträgt für eine AlxIn1-xN-Schicht der Al-Molprozentsatz etwa 83 (beispielsweise Al0,83In0,17N), wenngleich die genaue Konzentration über die Dicke der Übergangsschicht variieren kann. Wenngleich AlxIn1-xN-Übergangsschichten eine Anzahl von Vorteilen bieten, ist die verhältnismäßig niedrige epitaxiale Wachstumstemperatur von AlxIn1-xN besonders bemerkenswert. Unabhängig davon, ob das Wachstum durch MBE oder MOCVD, MOVPE usw. erfolgt, ist das Wachstum von AlxIn1-xN im Bereich von 300°C niedriger als bei vielen alternativen III-N-Materialien. Für eine AlGaN-Ausführungsform ist der Al-Molprozentsatz nicht größer als 30% (beispielsweise Al<0,3G>0,2N), wenngleich die genaue Konzentration über die Dicke der Übergangsschicht variieren kann.
  • Als Beispiel dienende kristalline Dielektrika, die als Übergangsschicht verwendet werden können, umfassen kristalline Wurzitnitride, wie TiN, SiN, AlN, und kristalline Wurzitoxide, wie Al2O3, Gd2O3, Sc2O3, Ta2O5 und TiO2. Solche Materialschichten werden typischerweise als polykristalline Schichten abgeschieden, und sie neigen dann, wenn sie der hohen Wachstumstemperatur von III-N-Halbleitern ausgesetzt werden, zur Bildung einer Wurzitkristallinität, die für das III-N-Wachstum geeignet ist. Wie ferner in 2B gezeigt ist, werden die Übergangsschichten 215A und 215B gleichzeitig auf den jeweiligen Flossenseitenwänden 210A, 210B gebildet. Gemäß vorteilhaften Ausführungsformen werden III-N-Übergangsschichten 215A bis zu einer Dicke von weniger als 100 nm (wobei die Dicke entlang der x-Achse in 2B verläuft) durch MOCVD oder MOVPE aufwachsen gelassen, während die kristallinen Wurzitnitride und -oxide durch atomare Schichtabscheidung bis zu einer Dicke von 5 bis 10 nm abgeschieden werden.
  • Zu 1 zurückkehrend sei bemerkt, dass das Verfahren 101 dann für das Aufwachsen der III-N-Kanalhalbleiterschicht entweder in Vorgang 117 oder in Vorgang 118 fortgesetzt wird. Im Allgemeinen ist die Kanalhalbleiterschicht im Wesentlichen einkristallin, und wenngleich sie hier als ”monokristallin” bezeichnet wird, werden Durchschnittsfachleute verstehen, dass dennoch ein niedriges Niveau von Kristalldefekten als Artefakte eines unvollkommenen epitaxialen Wachstumsprozesses vorhanden sein kann. Im Allgemeinen sollte der III-N-Halbleiter in der Kanalschicht eine verhältnismäßig hohe Trägerbeweglichkeit aufweisen, und die Kanalschicht besteht daher gemäß Ausführungsformen im Wesentlichen aus undotiertem Gruppe-III-Nitridmaterial (d. h. mit einer minimierten Störstellenkonzentration) für eine minimale Störstellenstreuung.
  • 2B zeigt ferner die III-N-Kanalhalbleiterschichten 217A und 217B, die auf den Übergangsschichten 217A, 217B angeordnet sind. Gemäß einer Ausführungsform wird in Vorgang 117 (1) ein III-N-Kanal, der Indium (In) aufweist, epitaxial über der Übergangsschicht aufwachsen gelassen. Durch Aufnehmen von Indium in den III-N-Kanal (d. h. InGaN-Kanal) kann der Leitungsbandversatz des Kanalhalbleiters gegenüber der Siliciumflosse 210 erheblich erhöht werden, um Ladungsträger (Elektronen) innerhalb der Kanalhalbleiterschicht (beispielsweise den Schichten 217A, 217B) einzuschließen. Bei Nichtvorhandensein eines ausreichenden Ladungseinschlusses kann sich Ladung innerhalb der Schablonenstruktur ansammeln und die Funktionsweise der Vorrichtung beeinträchtigen (beispielsweise durch eine Bildung von Lecks und/oder parasitischen Kanälen). Wenngleich ein GaN-Kanal einen sehr geringen Leitungsbandversatz gegenüber Silicium bietet und daher die Übergangsschicht ferner als eine Rückbarriere dienen muss oder eine zusätzliche Rückbarriere über der Übergangsschicht aufwachsen gelassen werden muss, kann daher eine InGaN-Kanalhalbleiterschicht gebildet werden, so dass die Gesamtdicke der auf der epitaxialen Schablonenstruktur aufgewachsenen III-N-Schichten vorteilhaft verringert (minimiert) werden kann und/oder eine größere Flexibilität bei der Auswahl von Puffermaterialien möglich ist. Gemäß als Beispiel dienenden Ausführungsformen weist die InGaN-Kanalhalbleiterschicht 10–20% Indium auf, und gemäß bestimmten derartigen Ausführungsformen wird die InGaN-Kanalhalbleiterschicht durch MOCVD oder MOVPE bis zu einer Dicke von höchstens 50 nm (x-Achse in 2B) aufwachsen gelassen.
  • Gemäß einer alternativen Ausführungsform wird das Verfahren 101 in Vorgang 118 fortgesetzt, wo eine GaN-Kanalschicht über der Übergangsschicht aufwachsen gelassen wird. GaN ist in Bezug auf die große Bandlücke und die damit verbundene hohe Durchbruchspannung vorteilhaft. Für eine solche Ausführungsform wird die GaN-Kanalhalbleiterschicht wiederum vorteilhafterweise durch MOCVD oder MOVPE bis zu einer Dicke von höchstens 50 nm aufwachsen gelassen. Wie jedoch mit Bezug auf Vorgang 117 beschrieben wurde, ist ein Trägereinschluss innerhalb einer GaN-Kanalhalbleiterschicht problematisch, falls keine Übergangsschicht mit einer größeren Bandlücke vorhanden ist, die als Barriere zwischen der Siliciumschablone und dem Kanal dient. Wenngleich die Übergangsschicht gemäß einigen Ausführungsformen in Bezug auf den Trägereinschluss ausreichen kann, kann gemäß anderen Ausführungsformen, beispielsweise wenn die Übergangsschicht auch aus GaN besteht, das Vorhandensein das Siliciumschablonenankers (beispielsweise der Flosse 210) ein Problem für den Trägereinschluss darstellen. Für solche Ausführungsformen erfolgt im Verfahren 101 ferner ein Entfernen oder eine Materialumwandlung des epitaxialen Schablonenankers, nachdem er die Wachstumskeimfunktion erfüllt hat. Die Siliciumflosse (oder ein ähnlicher Schablonenanker) kann dann als ein Opfermerkmal oder ein ”epitaxialer Dorn” angesehen werden.
  • Nach Vorgang 117 oder 118 wird eine III-N-Polarisationsschicht in Vorgang 120 bzw. 121 gebildet. In Vorgang 120 oder 121 wird die III-N-Kappen- oder Polarisationsschicht epitaxial (beispielsweise durch MOCVD oder MOVPE) über der Kanalhalbleiterschicht aufwachsen gelassen und soll funktionell als eine ladungsinduzierende Schicht dienen, um Ladungsträger steuerbar in Form einer Ladungslage zuzuführen, üblicherweise als 2-D-Elektronengas bezeichnet (2DEG, wie in 4A als 219A und 219B gezeigt ist). 2B zeigt als Beispiel dienende Polarisationsschichten 220A, 220B, deren Dicke zwischen 1 nm und 20 nm liegen kann, deren Dicke jedoch vorteilhafterweise kleiner als 10 nm ist.
  • Die Polarisationsschicht kann ferner als Mittel für einen Trägereinschluss dienen, wenn die Bandlücke groß genug ist. Für die als Beispiel dienenden Ausführungsformen ist die Polarisationsschicht die Quelle der Lagenladung und dient als obere Barriere, um die Gesamtdicke des epitaxialen III-N-Materials zu verringern und zu minimieren. Gemäß anderen Ausführungsformen kann jedoch eine in der Zusammensetzung verschiedene ladungsinduzierende Schicht zusammen mit einer dünnen oberen Barriereschicht mit einer verschiedenen Zusammensetzung verwendet werden, um ein Abstimmen der Transistorschwellenspannung zu ermöglichen, während ein dünnes (beispielsweise > 0,5 nm) Material mit einer großen Bandlücke an der Oberfläche der Kanalhalbleiterschicht gewährleistet wird, um eine geringere Legierungsstreuung und eine hohe Trägerbeweglichkeit zu erzielen.
  • Infolge der unterschiedlichen Polarisationen der Materialien, die in der III-N-Kanalhalbleiterschicht und der Polarisationsschicht (oder der dazwischen liegenden ladungsinduzierenden Schicht) verwendet werden, kann eine Ladungsdichte bereitgestellt werden, die durch Auswahl eines Austrittsarbeitsmetalls als nachfolgend gebildete Gateelektrode und/oder Steuern der Halbleiterdicke entlang der Gatelänge (beispielsweise der y-Abmessung in 2B für den als Beispiel dienenden lateralen Transistor und der z-Abmessung in 2B für einen vertikalen Transistor) moduliert werden kann. Dabei hängen Funktionsmerkmale des Transistors von den für die Polarisationsschicht, die Kanalhalbleiterschicht und die Gateelektrode gewählten Materialien ab.
  • Gemäß Ausführungsformen des Verfahrens 101 werden entweder in Vorgang 120 (wobei die Kanalschicht InGaN ist) oder in Vorgang 121 (wobei die Kanalschicht GaN ist) die Polarisationsschichten 220A, 220B, die wenigstens eines von AlInGaN, AlGaN, AlInN oder AlN aufweisen, auf der Kanalhalbleiterschicht aufwachsen gelassen. Gemäß einer als Beispiel dienenden Ausführungsform weisen die Polarisationsschichten 220A, 220B in etwa 17% In auf. Gemäß Ausführungsformen weisen die Polarisationsschichten 220A, 220B nur ein intrinsisches Störstellendotierungsniveau (beispielsweise i-AlwIn1-wN) auf. Gemäß anderen Ausführungsformen kann entweder in Vorgang 120 oder in Vorgang 121 ein Mehrschichtstapel aus Gruppe-III-Nitriden (beispielsweise ein AlInN/AlN-Stapel, wobei die AlN-Schicht des Stapels an die Kanalhalbleiterschichten 217A, 217B angrenzt) aufwachsen gelassen werden.
  • Wie ferner in 2B gezeigt ist, wird nach dem epitaxialen Wachstum der III-N-Vorrichtungsschichtstapel auf den Flossenseitenwänden 210A, 210B die dielektrische Hartmaske 243 entfernt, um die Siliciumflosse 210 freizulegen, und/oder es wird eine Planarisierung der Epitaxieschichten ausgeführt.
  • Nach Vorgang 121 (1) wird das Verfahren 101 entweder in Vorgang 130 fortgesetzt, wo der Schablonenanker (beispielsweise die Siliciumflosse 210) selektiv bis zu den Epitaxieschichten entfernt wird (beispielsweise selektiv bis zu den Übergangsschichten 215A, 215B usw.), oder in Vorgang 135 fortgesetzt, wo der Schablonenanker (beispielsweise die Siliciumflosse 210) in einen dielektrischen Anker umgewandelt wird. In diesen beiden Ausführungsformen existiert die Siliciumflosse 210 nicht mehr als ein kristalliner Halbleiter, was besonders dort vorteilhaft ist, wo der III-N-Transistor unter hohen Spannungen zu betreiben ist, die andernfalls Felder in der Siliciumflosse 210 induzieren würden, welche zu einem Durchbruch des Siliciums führen würden. Daher dient gemäß einer Ausführungsform, die für einen Betrieb mit einer hohen Durchbruchspannung vorteilhaft ist, wobei eine GaN-Kanalschicht auf einer GaN-Übergangsschicht angeordnet ist, das Entfernen der Siliciumschablone dazu, Ladungsträger einzuschließen und die Durchbruchspannung des III-N-Transistors zu erhöhen.
  • Das Kanalgebiet eines III-N-FETs gemäß Ausführungsformen der vorliegenden Erfindung ist in den 3A, 3B und 3C dargestellt, welche Schnittansichten sind, die der in 2C gezeigten A-A'-Ebene an einem Punkt vor Vorgang 160 (1) entsprechen, wo der Gatestapel (das Gatedielektrikum und die Gate-Elektrode) auf den III-N-Epitaxieschichten gebildet wird. 3A entspricht einem Punkt nach Vorgang 120, und die 3B und 3C entsprechen Punkten nach den Vorgängen 130 bzw. 135.
  • Für die in 3A dargestellte Ausführungsform sind die III-N-Epitaxieschichten ebenso wie die Siliciumflosse 210 nach Vorgang 120 vorhanden. Daher braucht für Ausführungsformen, bei denen die Kanalhalbleiterschicht für einen Leitungsbandversatz gegenüber Silicium ausgelegt wurde (beispielsweise mit einem InGaN-Kanal) oder bei denen die Übergangsschicht eine ausreichend große Bandlücke aufweist, die Siliciumflosse 210 nicht opfernd zu sein, wobei das Verfahren 101 dann in Vorgang 160 fortgesetzt wird. Selbst wenn ein Leitungsbandversatz vorhanden ist, verbessert das Entfernen der Siliciumflosse 210 jedoch weiterhin den Trägereinschluss und/oder das Vorrichtungsverhalten in anderen Hinsichten (beispielsweise durch Ermöglichen einer höheren Durchbruchspannung).
  • Für die in 3B dargestellte Ausführungsform wird die Siliciumflosse 210 in Vorgang 130 (1) aus der freigelegten oberen Fläche herausgeätzt, um einen Zwischenraum oder Graben 330 (3B) zwischen den III-N-Epitaxieschichten zu bilden. Jegliche der vielen auf dem Fachgebiet bekannten Chemien, die Silicium, jedoch nicht die III-N-Epitaxieschichten ätzen, können in Vorgang 130 verwendet werden. Daher wird die Siliciumflosse 210 für Ausführungsformen, bei denen die Kanalhalbleiterschicht nicht für einen Leitungsbandversatz gegenüber Silicium ausgelegt wurde (beispielsweise mit einem GaN-Kanal), vorteilhafterweise entfernt, bevor mit Vorgang 160 fortgesetzt wird. Gemäß bestimmten derartigen Ausführungsformen erfolgt das Entfernen der epitaxialen Opferstruktur nach der Bildung von Strukturträgern entlang der Schablonenflosse. Im Allgemeinen können solche Träger auch selbst dort gebildet werden, wo ein anschießendes Entfernen (oder eine anschließende Umwandlung) der Siliciumflosse 210 optional ist, um andere Transistorstrukturen in der Art des Gatestapels, von Gatestapelabstandselementen, von Source/Drains usw. herzustellen. 2C zeigt Träger 224 in Form von Opferstrukturen, die entweder anschließend für die Bildung von Transistor-Source/Drain-Gebieten oder Gatestapeln am selben Ort wie die Opferträger 244 zu bilden. Alternativ können die Träger 224 permanente Strukturen sein, wobei das Ausführen der Siliciumflossenentfernung kein erhebliches Problem darstellt.
  • Wie in 2C dargestellt ist, sollen sich die Träger 224 nur entlang einem Teil der Länge (y-Achse) der Flosse 210 erstrecken, um die obere Fläche der Flosse entlang den Längen 226 einer Weiterverarbeitung zu unterziehen, bevor der Gatestapel und/oder die Source/Drain-Gebiete anschließend gebildet werden. Gemäß einer als Beispiel dienenden Ausführungsform bestehen die drei Opferträger 224 aus einem Opferdielektrikum und/oder Polysilicium, das beispielsweise mit einem auf dem Fachgebiet üblichen Plasmaätzprozess unstrukturiert abgeschieden und strukturiert werden kann. Nach dem Strukturieren zur Bildung der Opferträger 224 können dielektrische Abstandselemente (nicht dargestellt) auf den Seitenwänden der Opferträger 224 gebildet werden.
  • Für die in 3C dargestellte Ausführungsform wird die Siliciumflosse 210 in einen siliciumbasierten dielektrischen Anker beispielsweise aus Siliciumdioxid, Siliciumnitrid oder Siliciumoxynitrid (SiOxNy) umgewandelt, beispielsweise indem die obere Flossenfläche in Vorgang 135 (1) einer chemischen Behandlung unterzogen wird, wodurch der dielektrische Anker 335 (3C) zwischen den III-N-Epitaxieschichten gebildet wird. Für solche Ausführungsformen kann die Formation der Träger 224 (2C) vor oder nach der Umwandlung des Ankers gebildet werden oder ganz fortgelassen werden. Das kleinere Siliciumvolumen, das sich aus der Nanoskalendimensionierung der Flosse ergibt, erleichtert die Umwandlung der Flosse in den dielektrischen Anker. Beispielsweise kann die gesamte Höhe der Flosse, weil sie kleiner als 100 nm ist, in Vorgang 135 (1) mit moderaten thermischen und/oder Plasmaoxidations- und/oder Nitrierungsverarbeitungsbedingungen oxidiert werden. Ferner wird die Änderung des Volumens in Zusammenhang mit der Oxidation oder Nitrierung von Silicium verringert, wenn die Flossenbreite (WF) höchstens 20 nm beträgt, so dass dem Betrag der Ausdehnung in Zusammenhang mit der Siliciumumwandlung durch eine Belastung in den III-N-Epitaxieschichten Rechnung getragen werden kann. Tatsächlich kann die Amorphisierung der Siliciumflosse 210 während der dielektrischen Umwandlung eine weitere Verringerung der Spannung (Belastung) der III-N-Epitaxieschichten und/oder eine weitere Verringerung der Defektdichte in Bezug auf ihren ”Wie-aufgewachsen-Zustand” ermöglichen.
  • Nachdem die strukturierten epitaxialen Wachstumsvorgänge abgeschlossen wurden und die Siliciumschablonenflosse optional behandelt oder entfernt wurde, um den Trägereinschluss zu verbessern, endet das Verfahren 101 mit der Bildung eines konformen Gatestapels in Vorgang 160. Eine Dotierung oder Epitaxie von Source-Drain-Gebieten kann dann auch auf entgegengesetzten Seiten des Gatestapels ausgeführt werden, wenngleich dies in 1 nicht dargestellt ist. Die Bildung des Gatestapels und/oder der Source-Drain-Gebiete kann mit der in 2C dargestellten Vorrichtungsstruktur stattfinden, wobei dies geschehen kann, indem der Gatestapel innerhalb der Längen 226 abgeschieden wird, oder nachdem die Träger 224 entfernt wurden. Die 4A, 4B und 4C zeigen Schnittansichten von III-N-FET 401, 402 bzw. 403 entlang einer Ebene, die durch einen Kanalabschnitt der FET verläuft, so dass die c-Achse der III-N-Schichten mit der x-Achse in den 4A–4C übereinstimmt. Wie in 4A dargestellt ist, befindet sich auf jeder Seitenwand einer Siliciumflosse 210 mit einer Breite WF, die vorteilhafterweise kleiner als 20 nm ist, ein epitaxialer Stapel mit einer Dicke Tepi, die vorteilhafterweise kleiner als 200 nm ist, wobei die Dicke TB der Übergangsschichten 215A, 215B vorteilhafterweise kleiner als 100 nm ist. Die Kanalhalbleiterschichten 217A, 217B weisen jeweils ein 2DEG 219A bzw. 219B auf, wobei der Stromfluss des III-N-FETs 401 entlang der y-Achse (aus der Seite in 4A) verläuft.
  • Über den Polarisationsschichten 220A, 220B befindet sich ein konformes Gatedielektrikum 240, wie beispielsweise eine oder mehrere Schichten von Siliciumnitrid (SixNy), Siliciumdioxid (SiO2), Aluminiumoxid (Al2O3), Gd2O3, HfO2, Silikaten mit einer hohen Dielektrizitätskonstanten, wie HfOSiO, TaSiO, AlSiO, und Oxynitriden mit einer hohen Dielektrizitätskonstanten, wie HfON, SiON, AlON, ZrSiON, HfSiON, oder ein Gruppe-III-ON, jedoch ohne Einschränkung darauf. Gemäß Ausführungsformen weist das Gatedielektrikum 240 eine dielektrische Schicht auf, um die Grenzfläche zwischen der Gateelektrode 250 und c-Ebenenflächen({0001}-Ebenen) des epitaxialen III-N-Stapels zu passivieren, um eine hohe Kanalbeweglichkeit zu bewahren und den Gateleckstrom zu verringern. Gemäß einer Ausführungsform wird das Gatedielektrikum 240 für eine angemessene Seitenwandoberflächenabdeckung durch ALD abgeschieden.
  • Über dem Gatedielektrikum 240 befindet sich die Gateelektrodenschicht 250, die ein Austrittsarbeitsmetall aufweist, das ausgewählt ist, um eine gewünschte Transistorschwellenspannung (Vt) zu erhalten (beispielsweise größer als 0 V usw.), wobei als Beispiel dienende leitende Gatematerialien Wolfram (W), Aluminium (Al), Titan (Ti), Tantal (Ta), Nickel (Ni), Molybdän (Mo), Germanium (Ge), Platin (Pt), Gold (Au), Ruthenium (Ru), Palladium (Pd), Iridium (Ir), ihre Legierungen, Silicide, Carbide, Nitride und Phosphide einschließen. Gemäß einer Ausführungsform wird die Gateelektrodenschicht 250 für eine angemessene Seitenwandoberflächenabdeckung durch ALD abgeschieden.
  • Für die in den 4A, 4B und 4C dargestellten als Beispiel dienenden Ausführungsformen verwenden die III-N-Transistoren zwei identische Kanalgebiete (beispielsweise 2DEG 219A, 219B) mit Leitungseigenschaften, die parallel durch das Potential an der Gateelektrodenschicht 250 gesteuert werden. Daher ist die effektive Stromführungsbreite des 2DEG für die III-N-MOS-Transistoren in etwa doppelt so groß wie die Höhe der Siliciumflosse 210 (HF), worauf die epitaktischen III-N-Stapel aufwachsen gelassen wurden. Daher werden selbst bei der polaren Natur des III-N-MOS-Transistors mehrere Transistorkanäle aus jeder Siliciumflosse gebildet.
  • Wie ferner in 4A gezeigt ist, behält der Transistor 401 die Siliciumflosse 210 in der endgültigen Transistorstruktur. Für den in 4B dargestellten Transistor 402, wobei die Siliciumflosse 210 vor der Bildung des Gatestapels entfernt wurde, berührt die Gatedielektrikumschicht 240 die Übergangsschichten 215A, 215B jedoch direkt. Die Gateelektrodenschicht 250 ist ferner zwischen den Übergangsschichten 215A, 215B angeordnet und von den Epitaxieschichten durch die konforme Gatedielektrikumschicht 240 isoliert. Gemäß der als Beispiel dienenden Ausführungsform wird das Isolationsdielektrikum 241 vor der Gatestapelbildung (beispielsweise vor oder nach dem Entfernen der Siliciumflosse) mit Aussparungen versehen, wodurch ermöglicht wird, dass sich das Gatedielektrikum 240 und das Gatemetall vollständig um die beiden III-N-Epitaxieschichtstapel wickeln. 4C zeigt ein Kanalgebiet eines Transistors 403, welches die siliciumbasierte dielektrische Flosse 335 aufweist, welche sich zwischen den Übergangsschichten 215A und 215B befindet. Für solche Ausführungsformen kann sich das Gatedielektrikum 240 als Funktion davon, ob das Isolationsdielektrikum 241 vor der Gatestapelbildung mit Aussparungen versehen wird und ob die dielektrische Flosse 335 während des Aussparungsätzens unterschnitten wird, vollständig um das Paar von III-N-Epitaxieschichtstapeln wickeln, oder dies kann nicht der Fall sein.
  • 5 ist ein Funktionsblockdiagramm einer SoC-Implementation einer mobilen Rechenplattform gemäß einer Ausführungsform der vorliegenden Erfindung. Die mobile Rechenplattform 500 kann eine beliebige tragbare Vorrichtung sein, die für eine elektronische Datenanzeige, eine elektronische Datenverarbeitung bzw. eine drahtlose elektronische Datenübertragung ausgelegt ist. Beispielsweise kann die mobile Rechenplattform 500 ein Tablet, ein Smartphone, ein Laptopcomputer usw. sein und einen Anzeigebildschirm 505, der gemäß der als Beispiel dienenden Ausführungsform ein Berührungsbildschirm (beispielsweise kapazitiv, induktiv, resistiv usw.) ist, wodurch der Empfang einer Benutzereingabe ermöglicht wird, das SoC 510 und eine Batterie 513 aufweisen. Wie dargestellt ist, kann umso mehr vom Formfaktor innerhalb der mobilen Rechenplattform 500 für längste Betriebsdauern zwischen Ladevorgängen von der Batterie 513 eingenommen werden oder für die höchste Funktionalität durch Speicher (nicht dargestellt) in der Art eines SSD-Laufwerks eingenommen werden, je größer das Integrationsniveau des SoC 510 ist.
  • Abhängig von ihren Anwendungen kann die mobile Rechenplattform 500 andere Komponenten aufweisen, welche folgende einschließen, jedoch nicht darauf beschränkt sind: einen flüchtigen Speicher (beispielsweise DRAM), einen nicht flüchtigen Speicher (beispielsweise ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirmanzeige, eine Berührungsbildschirm-Steuereinrichtung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine Vorrichtung des globalen Positionsbestimmungssystems (GPS), einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (in der Art eines Festplattenlaufwerks, einer Compact Disk (CD), einer Digital Versatile Disk (DVD) usw.).
  • Das SoC 510 ist ferner in der vergrößerten Ansicht 520 gezeigt. Abhängig von der Ausführungsform umfasst das SoC 510 einen Abschnitt eines Substrats 102 (d. h. einen Chip), worauf zwei oder mehr der folgenden hergestellt sind: eine integrierte Leistungsverwaltungsschaltung (PMIC) 515, eine integrierte HF-Schaltung (RFIC) 525, welche einen HF-Sender und/oder -Empfänger aufweist, eine Steuereinrichtung 511 davon und ein oder mehrere Zentralprozessorkerne 530, 531. Die RFIC 525 kann beliebige von einer Anzahl von Drahtlosstandards oder -protokollen implementieren, einschließlich WiFi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie jegliche andere Drahtlosprotokolle, die als 3G, 4G, 5G usw. bezeichnet sind, jedoch ohne Einschränkung darauf. Die RFIC 525 kann mehrere Kommunikationschips aufweisen. Beispielsweise kann ein erster Kommunikationschip für drahtlose Kommunikationen mit einer geringeren Reichweite, wie WiFi und Bluetooth, vorgesehen sein, und kann ein zweiter Kommunikationschip für drahtlose Kommunikationen mit einer größeren Reichweite, wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, vorgesehen sein.
  • Wie Fachleute verstehen werden, werden von diesen funktionell verschiedenen Schaltungsmodulen typischerweise ausschließlich CMOS-Transistoren verwendet, außer in der PMIC 515 und der RFIC 525. Gemäß Ausführungsformen der vorliegenden Erfindung verwenden die PMIC 515 und die RFIC 525 einen oder mehrere der Gruppe-III-Nitridtransistoren, wie hier beschrieben (beispielsweise Gruppe-III-Nitridtransistor 401), bei Verwendung einer hier beschriebenen Ausführungsform der epitaxialen III-N-Stapel mit horizontaler c-Achse. Gemäß weiteren Ausführungsformen sind die PMIC 515 und die RFIC 525, welche die hier beschriebenen Gruppe-III-Nitridtransistoren verwenden, mit einer oder mehreren der Steuereinrichtung 511 und der Prozessorkerne 530, 531 integriert, die in Silicium-CMOS-Technologie monolithisch integriert mit der PMIC 515 und/oder der RFIC 525 auf dem (Silicium-)Substrat 102 bereitgestellt sind. Es sei bemerkt, dass innerhalb der PMIC 515 und/oder der RFIC 525 die hier beschriebenen hochspannungs- und hochfrequenzfähigen Gruppe-III-Nitridtransistoren nicht unter Ausschluss von CMOS verwendet werden brauchen, sondern dass vielmehr Silicium-CMOS in jede von der PMIC 515 und der RFIC 525 aufgenommen werden können.
  • Die hier beschriebenen Gruppe-III-Nitridtransistoren können insbesondere dort verwendet werden, wo hohe Spannungsausschläge vorhanden sind (beispielsweise 7–10-V-Batterieleistungsregelung, Gleichspannungs-Gleichspannungs-Wandlung usw. innerhalb der PMIC 515). Wie erläutert, hat gemäß der als Beispiel dienenden Ausführungsform die PMIC 515 einen mit der Batterie 513 gekoppelten Eingang und einen Ausgang, der allen anderen Funktionsmodulen im SoC 510 Strom zuführt. Gemäß einer weiteren Ausführungsform, wobei zusätzliche IC innerhalb der mobilen Rechenplattform 500, jedoch außerhalb des SoC 510 bereitgestellt sind, stellt der Ausgang der PMIC 515 ferner all diesen IC außerhalb des SoC 510 eine Stromzufuhr bereit.
  • Wie ferner gezeigt ist, weist die PMIC gemäß der als Beispiel dienenden Ausführungsform einen mit einer Antenne gekoppelten Ausgang auf und kann ferner einen Eingang aufweisen, der mit einem Kommunikationsmodul auf dem SoC 510 in der Art eines analogen und digitalen HF-Basisbandmoduls (nicht dargestellt) gekoppelt ist. Alternativ können diese Kommunikationsmodule auf einem IC außerhalb des Chips vom SoC 510 bereitgestellt werden und für die Übertragung in das SoC 510 eingekoppelt werden. Abhängig von den verwendeten Gruppe-III-Nitridmaterialien können die hier beschriebenen Gruppe-III-Nitridtransistoren (beispielsweise III-N-Transistor 401) ferner den großen Leistungswirkungsgrad (PAE) bereitstellen, der von einem Leistungsverstärkertransistor mit einer Ft von wenigstens der zehnfachen Trägerfrequenz benötigt wird (beispielsweise 1,9 GHz in einer für die 3G- oder GSM-Mobilkommunikation ausgelegten RFIC 525).
  • 6 zeigt eine Rechenvorrichtung 600 gemäß einer Implementation der Erfindung. In der Rechenvorrichtung 600 ist eine Platine 602 untergebracht. Die Platine 602 kann eine Anzahl von Komponenten aufweisen, einschließlich eines Prozessors 604 und wenigstens eines Kommunikationschips 606, jedoch ohne Einschränkung darauf. Der Prozessor 604 ist physikalisch und elektrisch mit der Platine 602 gekoppelt. Gemäß einigen Implementationen ist auch der wenigstens eine Kommunikationschip 606 physikalisch und elektrisch mit der Platine 602 gekoppelt. Bei weiteren Implementationen ist der Kommunikationschip 606 Teil des Prozessors 604.
  • Abhängig von ihren Anwendungen kann die Rechenvorrichtung 600 andere Komponenten aufweisen, die möglicherweise physikalisch und elektrisch mit der Platine 602 gekoppelt sind. Diese anderen Komponenten umfassen die folgenden, sind jedoch nicht darauf beschränkt: einen flüchtigen Speicher (beispielsweise DRAM), einen nicht flüchtigen Speicher (beispielsweise ROM), einen Flash-Speicher, einen Graphikprozessor, einen digitalen Signalprozessor, einen Kryptoprozessor, einen Chipsatz, eine Antenne, eine Anzeige, eine Berührungsbildschirmanzeige, eine Berührungsbildschirm-Steuereinrichtung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine Vorrichtung des globalen Positionsbestimmungssystems (GPS), einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (in der Art eines Festplattenlaufwerks, einer Compact Disk (CD), einer Digital Versatile Disk (DVD) usw.).
  • Der Kommunikationschip 606 ermöglicht drahtlose Kommunikationen für die Übertragung von Daten zur Rechenvorrichtung 600 und von dieser. Der Begriff ”drahtlos” und seine Ableitungen können verwendet werden, um Schaltungen, Vorrichtungen, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung modulierter elektromagnetischer Strahlung über ein nicht festes Medium übermitteln können. Der Begriff impliziert nicht, dass die zugeordneten Vorrichtungen keine Drähte enthalten, wenngleich dies gemäß einigen Ausführungsformen der Fall sein könnte. Der Kommunikationschip 606 kann beliebige von einer Anzahl von Drahtlosstandards oder -protokollen implementieren, einschließlich WiFi (IEEE-802.11-Familie), WiMAX (IEEE-802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie jegliche andere Drahtlosprotokolle, die als 3G, 4G, 5G usw. bezeichnet sind, jedoch ohne Einschränkung darauf. Die Rechenvorrichtung 600 kann mehrere Kommunikationschips 606 aufweisen. Beispielsweise kann ein erster Kommunikationschip 606 für drahtlose Kommunikationen mit einer geringeren Reichweite, wie WiFi und Bluetooth, vorgesehen sein, und kann ein zweiter Kommunikationschip 606 für drahtlose Kommunikationen mit einer größeren Reichweite, wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere, vorgesehen sein.
  • Der Prozessor 604 der Rechenvorrichtung 600 weist einen integrierten Schaltungs-Die auf, der innerhalb des Prozessors 604 gekapselt ist. Gemäß einigen Ausführungsformen der Erfindung weist der integrierte Schaltungs-Die des Prozessors eine oder mehrere Vorrichtungen in der Art von MOSFET auf, die gemäß hier an anderer Stelle beschriebenen Ausführungsformen aufgebaut sind. Der Begriff ”Prozessor” kann sich auf eine beliebige Vorrichtung oder einen beliebigen Teil einer Vorrichtung beziehen, welche elektronische Daten von Registern und/oder einem Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten umzuwandeln, die in Registern und/oder im Speicher gespeichert werden können.
  • Der Kommunikationschip 606 weist auch einen integrierten Schaltungs-Die auf, der innerhalb des Kommunikationschips 606 gekapselt ist. Gemäß einer anderen Ausführungsform der Erfindung weist der integrierte Schaltungs-Die des Kommunikationschips eine oder mehrere Vorrichtungen in der Art von MOSFET auf, welche Merkmale gemäß hier an anderer Stelle beschriebenen Ausführungsformen aufweisen und/oder gemäß hier an anderer Stelle beschriebenen Ausführungsformen hergestellt werden.
  • Gemäß weiteren Implementationen kann eine andere in die Rechenvorrichtung 600 aufgenommene Komponente einen integrierten Schaltungs-Die enthalten, der eine oder mehrere Vorrichtungen in der Art von MOSFET aufweist, welche Merkmale gemäß hier an anderer Stelle beschriebenen Ausführungsformen aufweisen und/oder gemäß hier an anderer Stelle beschriebenen Ausführungsformen hergestellt werden.
  • Gemäß Ausführungsformen kann die Rechenvorrichtung 600 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktopcomputer, ein Server, ein Drucker, ein Scanner, ein Bildschirm, eine Settop-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbares Musikabspielgerät oder ein digitaler Videorecorder sein.
  • Es ist zu verstehen, dass die vorstehende Beschreibung als erläuternd und nicht als einschränkend vorgesehen ist. Wenngleich Flussdiagramme in den Figuren beispielsweise eine bestimmte Reihenfolge von bestimmten Ausführungsformen der Erfindung ausgeführter Operationen zeigen, ist zu verstehen, dass diese Reihenfolge nicht erforderlich sein kann (beispielsweise können alternative Ausführungsformen die Operationen in einer anderen Reihenfolge ausführen, bestimmte Operationen kombinieren, bestimmte Operationen überlappen usw.). Ferner werden Fachleuten beim Lesen und Verstehen der vorstehenden Beschreibung viele andere Ausführungsformen einfallen. Wenngleich die vorliegende Erfindung mit Bezug auf spezifische als Beispiel dienende Ausführungsformen beschrieben wurde, wird verständlich sein, dass die Erfindung nicht auf die beschriebenen Ausführungsformen beschränkt ist, sondern innerhalb des Gedankens und des Schutzumfangs der anliegenden Ansprüche mit Modifikationen und Abänderungen verwirklicht werden kann. Der Schutzumfang der Erfindung sollte daher mit Bezug auf die anliegenden Ansprüche zusammen mit dem vollen Bereich gleichwertiger Ausgestaltungen, worauf sich diese Ansprüche beziehen, bestimmt werden.

Claims (20)

  1. III-N-Feldeffekttransistor (FET), der auf einem Siliciumsubstrat angeordnet ist, wobei der FET Folgendes umfasst: einen Anker, der über dem Substrat angeordnet ist, einen ersten und einen zweiten Gruppe-III-N-Vorrichtungsschichtstapel, die durch den Anker physikalisch voneinander getrennt sind, wobei jeder Stapel eine c-Achse aufweist, die sich in entgegengesetzte Richtungen vom Anker und im Wesentlichen parallel zu einer Oberflächenebene des Substrats erstreckt, und einen Gatestapel, der über den III-N-Vorrichtungsschichtstapeln angeordnet ist, um die Leitfähigkeit einer Kanalhalbleiterschicht in jedem der III-N-Vorrichtungsschichtstapel zu steuern, wobei die Kanalhalbleiterschicht einen Leitungsbandversatz gegenüber dem Ankermaterial aufweist.
  2. III-N-FET nach Anspruch 1, wobei der Anker ferner eine Siliciumflosse umfasst, die Seitenwände mit einer (111)- oder einer (110)-Fläche aufweist, wobei die Seitenwände im Wesentlichen senkrecht zur c-Achse der III-N-Vorrichtungsschichtstapel sind.
  3. III-N-FET nach Anspruch 2, wobei die Kanalhalbleiterschicht InGaN mit höchstens 20% In umfasst.
  4. III-N-FET nach Anspruch 2, wobei die Siliciumflosse eine minimale Abmessung der oberen Fläche von höchstens 20 nm aufweist und wobei die Seitenwände eine z-Höhe von höchstens 100 nm aufweisen.
  5. III-N-FET nach Anspruch 1, wobei der Anker ferner eine Flosse aus einem siliciumbasierten Dielektrikum umfasst.
  6. III-N-FET nach Anspruch 5, wobei der Anker ferner Siliciumdioxid in Kontakt mit einer ersten kristallinen Übergangsschicht umfasst, die zwischen dem Siliciumdioxid und einer ersten der Halbleiterkanalschichten angeordnet ist, wobei das Siliciumdioxid in weiterem Kontakt mit einer zweiten kristallinen Übergangsschicht steht, die zwischen dem Siliciumdioxid und einer zweiten der Halbleiterkanalschichten angeordnet ist.
  7. III-N-FET nach Anspruch 1, wobei der Anker ferner eine Gatedielektrikumschicht umfasst und wobei die Gatedielektrikumschicht ferner über einer III-N-Polarisationsschicht jedes der III-N-Vorrichtungsschichtstapel angeordnet ist.
  8. III-N-FET nach Anspruch 7, wobei der Anker ferner ein Gateelektrodenmaterial umfasst und wobei die Gatedielektrikumschicht zwischen dem Gateelektrodenmaterial und jedem von dem ersten und dem zweiten III-N-Vorrichtungsschichtstapel angeordnet ist.
  9. III-N-FET nach Anspruch 1, wobei jeder von den III-N-Vorrichtungsschichtstapeln ferner Folgendes umfasst: eine Kanalhalbleiterschicht aus GaN, die auf einer Übergangsschicht angeordnet ist, und eine Polarisationsschicht aus AlN, AlInN, AlGaN oder AlInGaN, die auf der GaN-Kanalhalbleiterschicht angeordnet ist.
  10. III-N-FET nach Anspruch 9, wobei die Übergangsschicht ferner wenigstens eines der folgenden umfasst: ein kristallines Oxid, AlN, AlInN oder AlGaN.
  11. Mobile Rechenvorrichtung, welche Folgendes umfasst: einen Berührungsbildschirm, eine Batterie, eine Antenne, einen Gleichspannungswandler, der mit der Batterie gekoppelt ist, und einen Drahtlossender, der ferner einen Leistungsverstärker (PA) aufweist, wobei wenigstens einer vom Gleichspannungswandler und vom PA den III-N-FET nach Anspruch 1 umfasst.
  12. Mobile Rechenvorrichtung nach Anspruch 11, wobei der Gleichspannungswandler einen ersten III-N-FET nach Anspruch 1 umfasst und der PA einen zweiten III-N-FET nach Anspruch 1 verwendet.
  13. Verfahren zur Bildung eines III-N-Feldeffekttransistors (FET), wobei das Verfahren folgende Schritte umfasst: Bilden einer Siliciumflosse über einem Substrat, wobei die Siliciumflosse eine erste und eine zweite Seitenwand mit einer (111)-Fläche oder einer (110)-Fläche aufweist, epitaxiales Aufwachsenlassen einer ersten kristallinen Übergangsschicht auf der ersten Seitenwand und einer zweiten kristallinen Übergangsschicht auf der zweiten Seitenwand, epitaxiales Aufwachsenlassen einer ersten III-N-Halbleiterkanalschicht über der ersten Übergangsschicht und einer zweiten III-N-Halbleiterkanalschicht über der zweiten Übergangsschicht, epitaxiales Aufwachsenlassen einer ersten III-N-Halbleiterpolarisationsschicht über dem ersten III-N-Halbleiterkanal und einer zweiten III-N-Halbleiterpolarisationsschicht über dem zweiten III-N-Halbleiterkanal, und Bilden eines Gatestapels über der ersten und der zweiten Polarisationsschicht, wobei das Verfahren zumindest einen der folgenden Schritte umfasst: Aufwachsenlassen eines InGaN-Materials als die III-N-Halbleiterkanalschichten, Entfernen der Siliciumflosse anschließend an das epitaxiale Aufwachsenlassen zumindest der Übergangsschichten oder Umwandeln der Siliciumflosse in ein siliciumbasiertes dielektrisches Material anschließend an das epitaxiale Aufwachsenlassen zumindest der Übergangsschicht.
  14. Verfahren nach Anspruch 13, wobei das Verfahren Folgendes umfasst: Entfernen der Siliciumflosse mit einer selektiven Ätzchemie nach dem epitaxialen Aufwachsenlassen der Übergangsschichten, der Kanalschichten und der Polarisationsschichten.
  15. Verfahren nach Anspruch 13, wobei das Verfahren Folgendes umfasst: Umwandeln der Siliciumflosse in ein siliciumbasiertes Dielektrikum nach dem epitaxialen Aufwachsenlassen der Übergangsschichten, der Kanalschichten und der Polarisationsschichten.
  16. Verfahren nach Anspruch 15, wobei beim Umwandeln der Siliciumflosse in ein siliciumbasiertes Dielektrikum ferner eine obere Fläche der Siliciumflosse einem Plasma- oder thermischen Oxidationsprozess ausgesetzt wird.
  17. Verfahren nach Anspruch 13, wobei das Bilden der Flosse ferner Folgendes umfasst: Strukturieren eines Isolationsgebiets um einen Abschnitt des Substratsiliciums mit einer Breite von höchstens 20 nm und Ausnehmen des Isolationsgebiets, um die erste und die zweite Seitenwand mit einer Höhe von höchstens 100 nm bereitzustellen, und wobei das Verfahren ferner Folgendes umfasst: Bilden eines Strukturträgers entlang einer Länge der Flosse vor dem Entfernen der Siliciumflosse oder dem Umwandeln der Siliciumflosse in das siliciumbasierte dielektrische Material.
  18. Verfahren nach Anspruch 13, wobei das Bilden des Gatestapels ferner Folgendes umfasst: Abscheiden einer oder mehrerer Gatedielektrikumschichten über den Polarisationsschichten unter Verwendung eines atomaren Schichtabscheidungsprozesses und Abscheiden einer oder mehrerer Gateelektrodenschichten über der Gatedielektrikumschicht unter Verwendung eines atomaren Schichtabscheidungsprozesses.
  19. Verfahren nach Anspruch 18, wobei das Abscheiden der einen oder der mehreren Gatedielektrikumschichten ferner Folgendes umfasst: Abscheiden der einen Gatedielektrikumschicht auf einer Seite der Übergangsschicht, welche der III-N-Halbleiterkanalschicht gegenüberliegt.
  20. Verfahren nach Anspruch 13, wobei das epitaxiale Aufwachsenlassen der ersten und der zweiten kristallinen Übergangsschicht ferner das Aufwachsenlassen wenigstens eines der folgenden umfasst: eines kristallinen Oxids und eines III-N-Halbleiters bis zu einer Dicke von weniger als 100 nm, wobei die erste und die zweite Halbleiterkanalschicht bis zu einer Dicke von weniger als 50 nm aufwachsen gelassen werden und wobei die erste und die zweite Polarisationsschicht bis zu einer Dicke von weniger als 10 nm aufwachsen gelassen werden.
DE112013005528.7T 2012-12-19 2013-06-24 Gruppe-III-N-Transistoren auf Nanoskalenschablonenstrukturen Pending DE112013005528T5 (de)

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