KR101752577B1 - 나노 크기 템플릿 구조들 상의 iii족-n 트랜지스터들 - Google Patents

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마르코 라도사블예비치
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사나즈 케이. 가드너
승 훈 성
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Abstract

III-N 반도체 채널은 핀 측벽과 같은, 실리콘 템플릿 구조의 (111) 또는 (110) 표면 상에 형성되는 III-N 전이층 상에 형성된다. 실시예들에서, 실리콘 핀은 더 순응성 시딩 층을 위해 III-N 에피택셜 막 두께들과 필적할만한 폭을 가져서, 더 낮은 결함 밀도 및/또는 에피택셜 막 두께의 감소를 허용한다. 실시예들에서, 전이층은 GaN이고 반도체 채널은 실리콘 핀으로부터 전도대 오프셋을 증가시키기 위해 인듐(In)을 포함한다. 다른 실시예들에서, 핀은 희생용이어서 제거되거나 산화되고, 또는 다른 경우에는 트랜지스터 제조 동안 유전체 구조로 변환된다. 희생용 핀을 채택하는 소정 실시예들에서, III-N 전이층 및 반도체 채널은 실질적으로 순 GaN이어서, 실리콘 핀의 존재 하에서 지탱할 수 있었던 것보다 더 높은 항복 전압을 허용한다.

Description

나노 크기 템플릿 구조들 상의 III족-N 트랜지스터들{GROUP III-N TRANSISTORS ON NANOSCALE TEMPLATE STRUCTURES}
본 발명의 실시예들은 일반적으로 마이크로 전자 소자들 및 그 제조에 관한 것인데, 보다 구체적으로는 III족-N 트랜지스터 아키텍처들에 관한 것이다.
모바일 컴퓨팅(예를 들어, 스마트 폰 및 태블릿) 시장은 더 작은 컴포넌트 폼 팩터들(form factors) 및 더 낮은 전력 소비로부터 혜택을 입는다. 스마트 폰들 및 태블릿들에 대한 현행의 플랫폼 솔루션들이 회로 보드상에 탑재되는 다중 패키징된 집적 회로들(IC들)에 의존하기 때문에, 더 작고 더 전력 효율적인 폼 팩터들로의 추가적 규모 축소는 제한된다. 예를 들어, 스마트 폰은 별개의 논리 프로세서 IC 외에도, 별개의 전력 관리 IC(PMIC), 무선 주파수 IC(RFIC), 및 WiFi/블루투스/GPS IC를 포함할 것이다. SoC(System on Chip) 아키텍처들은 기판 레벨의 컴포넌트 집적화가 필적할 수 없는 규모 축소의 이점을 제공한다. 논리 프로세서 IC는 그 자체가 메모리 및 논리 기능 둘 모두를 통합하는 SoC인 것으로 간주될 수 있기는 하지만, PMIC 및 RFIC가 고 전압, 고 전력, 및 고주파 중의 둘 이상을 가지며 동작하기 때문에 모바일 컴퓨팅 플랫폼들을 위한 보다 광범위한 SoC 솔루션들은 달성하기 어려운 채로 남아 있다.
그러하므로, 종래의 모바일 컴퓨팅 플랫폼들은 PMIC 및 RFIC에 의해 수행되는 상이한 기능들에 특정하게 맞춤화되는 비호환성 트랜지스터 기술들을 통상적으로 활용한다. 예를 들어, PMIC에서는 전압 변환 및 전력 배분(스텝업 및/또는 스텝다운 전압 변환을 포함하는 배터리 전압 조정 등)을 관리하기 위해 LDMOS(Laterally Diffused silicon MOS) 기술이 통상적으로 이용된다. RFIC에서는 GHz 반송파 주파수들에서 충분한 전력 증폭을 발생하기 위해 GaAs HBT(Heterojunction Bipolar Transistor)들과 같은 III-V족 화합물 반도체들이 통상적으로 이용된다. CMOS 기술을 구현하는 종래의 실리콘 전계 효과 트랜지스터들은 그래서 모바일 컴퓨팅 플랫폼 내에서의 논리 및 제어 기능들에 활용되는 제3 트랜지스터 기술을 필요로 한다. 모바일 컴퓨팅 플랫폼에서 각종 IC들 사이의 근본적 반도체 물질 비호환성들에 더하여, PMIC에서의 직류 대 직류 변환 스위치(dc to dc conversion switch)들에 대한 트랜지스터 설계는 RFIC에서의 고주파 전력 증폭기들에 대한 트랜지스터 설계와 일반적으로 호환 불가능하였다. 예를 들어, 실리콘의 비교적 낮은 항복 전압은 직류 대 직류 변환 스위치에서의 소스 대 드레인 분리가, 반송파 주파수에 의존하여 20GHz를 초과하며 가능하게는 500GHz까지 이르는 Ft를 필요로 하는 전력 증폭기 트랜지스터(예를 들어, WPAN은 60GHz이고, 따라서 트랜지스터들은 60GHz의 여러 배인 Ft를 필요로 함)에 대해 허용 가능한 것보다 대단히 클 것을 요구한다. 이러한 상이한 트랜지스터 레벨 설계 요건들은 다양한 트랜지스터 설계들을 위한 제조 공정들이 구별되게 만들고 단일 공정으로 통합하는 것을 곤란하게 만든다.
따라서, PMIC 및 RFIC 기능들을 통합하는 모바일 컴퓨팅 공간을 위한 SoC 솔루션은 확장성을 향상시키고 비용을 절감하며 플랫폼 전력 효율성을 개선하는데 매력적이지만, 이러한 SoC 솔루션에 대한 하나의 걸림돌은 충분한 속도(즉, 충분히 높은 이득 차단 주파수, Ft), 및 충분히 높은 항복 전압(BV) 양쪽을 갖는 확장 가능한 트랜지스터 기술의 결여이다.
III족 질화물(III-N) 소자들은 높은 BV 및 Ft 양쪽 모두가 달성될 수 있어서 CMOS에 의한 PMIC 및 RFIC 기능들의 통합에 대해 전도 유망한 방안을 제공한다. 그러나, 실리콘 기판들 상의 III-N 물질 적층들의 헤테로에피택시(heteroepitaxy)는 적어도 상당한 격자 부정합(lattice mismatch) 및 열 팽창 불일치의 사유로 인한 기술적 도전 과제를 제기하는데, 이 두 가지 문제는 소자 층들에서의 높은 결함 밀도들 및 불량한 소자 성능으로 이끌 수 있다. 따라서, 소자 층들에서 결함 밀도들의 감소를 제공할 수 있는 기술 및 에피택셜 반도체 적층 아키텍처들이 유리하다.
본 발명의 실시예들은 제한이 아니라 예시를 위해 설명되고, 도면들과 연계하여 고려될 때 다음의 상세한 설명을 참조하여 보다 완전히 이해될 수 있다.
도 1은 본 발명의 실시예들에 따라 III-N FET을 제조하는 방법들을 예시하는 흐름도이다.
도 2a, 2b, 및 2c는 실시예들에 따라 도 1의 방법들의 동작들이 기판상에서 실행되는 등측도들을 예시한다.
도 3a, 3b, 및 3c는 실시예들에 따라 도 1의 방법들의 소정 동작들이 수행된 후에 도 2c에 묘사되는 평면을 통과하는 단면도들을 예시한다.
도 4a, 4b, 및 4c는 실시예들에 따라 III-N FET의 채널 영역을 통한 단면을 예시한다.
도 5는 본 발명의 실시예에 따라 모바일 컴퓨팅 디바이스의 III-N SoC 구현의 기능 블록도이다;
도 6은 본 발명의 한 구현에 따른 컴퓨팅 디바이스의 기능 블록도를 예시한다.
후속하는 설명에서, 수많은 상세 사항이 제시되지만, 본 발명은 상기 특정 상세 사항들 없이도 실시될 수 있음이 통상의 기술자에게 명백할 것이다. 일부 경우에, 본 발명을 모호하게 하지 않도록 공지된 방법들 및 소자들은 상세하게 도시하지 않고 블록도 형태로 도시한다. 본 명세서 전반에 걸쳐 "일 실시예"라는 언급은 이 실시예와 연계하여 기술되는 특정의 특징, 구조, 기능, 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 점을 의미한다. 따라서, 본 명세서 전반의 도처에서 문구 "일 실시예에서"가 등장하는 것이 반드시 본 발명의 동일 실시예를 가리키는 것은 아니다. 더욱이, 특정한 특징, 구조, 기능 또는 특성은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예와 제2 실시예가 서로 배타적이지 않은 어떤 곳에서든지 제1 실시예는 제2 실시예와 조합될 수 있다.
용어 "결합된(coupled)" 및 "접속된(connected)"은 이들의 파생어들과 함께, 본 명세서에서 구성 요소들 간의 구조적 관계들을 기술하기 위해 사용될 수 있다. 이 용어들이 서로 동의어로 의도된 것이 아님을 이해해야 한다. 오히려, 특정 실시예에서, "접속된"은 2개 이상의 요소가 서로 직접적인 물리적 또는 전기적 접촉으로 접촉하는 것을 표시하는데 사용될 수 있다. "결합된"은 2개 이상의 요소가 서로 직접적인 또는 간접적인 (이들 사이의 다른 개재 요소들을 가짐) 물리적 또는 전기적 접촉 중 어느 하나로 접촉하고, 및/또는 2개 이상의 요소가 (예를 들어, 인과 관계성에서 그럼 것처럼) 서로 협력하거나 상호 작용하는 것을 표시하기 위해 사용될 수 있다.
본 명세서에 사용되는 바와 같은 "위에(over)", "아래에(under)", "사이에(between)", 및 "상의(on)"라는 용어들은 어느 한 물질 층의 그 외의 층들에 대한 상대적 위치를 가리킨다. 그에 따라, 예를 들어, 또 다른 층 위에 또는 그 아래에 배치되는 어느 한 층은 그 외의 층과 직접적으로 접촉할 수 있거나 또는 하나 이상의 개재 층들을 가질 수 있다. 더욱이, 2개의 층 사이에 배치되는 어느 한 층은 이 2개의 층과 직접적으로 접촉할 수 있거나 또는 하나 이상의 개재 층들을 가질 수 있다. 대조적으로, 제2 층 "상의" 제1 층은 이 제2 층과 직접적으로 접촉한다.
III-N 소자 층들의 결함 밀도들의 감소를 위한 실리콘 핀 측벽(silicon fin sidewall)들과 같이, 템플릿 앵커(template anchor)들 상에 형성되는 III-N MOSFET들의 실시예들이 본 명세서에서 기술된다. 실시예들에서, III-N 전이층(transition layer)은 순응성 결정질(compliant crystalline) 실리콘 핀의 측벽의 (111) 또는 (110) 표면 상에 형성된다. III-N 반도체 채널이 전이층 상에 추가로 형성된다. 소정 실시예들에서, 반도체 채널은 템플릿 앵커 재료로부터 전도대 오프셋을 증가시키기 위해 인듐(In)을 포함한다. 기타 실시예들에서, 순응성 결정질 실리콘 핀은 희생용이어서 제거되거나 산화되고, 또는 다른 경우에는 III-N 에피택시에 후속하는 트랜지스터 제조 동안 유전체 앵커로 변환된다. 희생용 순응성 에피택셜 템플릿, 또는 맨드릴(mandrel)을 채택하는 소정 실시예들에서, III-N 반도체 채널은 실질적으로 순 GaN이다. 결정질 실리콘 에피택셜 맨드릴의 제거 시에, 더 높은 항복 전압이 III-N 트랜지스터에 의해 유지될 수 있다.
실시예들에서, 본 명세서에서 기술되는 고 전자 이동도 FET들이 고 전압 및/또는 고 전력 회로들을 구현하기 위해 RFIC를 PMIC와 통합하는 SoC 솔루션들에 채택된다. 본 명세서에 개시되는 트랜지스터 구조들에 의해, SoC 솔루션들은 모바일 컴퓨팅 플랫폼에 필요한 제품 특정적 전류 및 전력 요건들을 달성할 수 있다. 고속 스위칭의 고 전압 트랜지스터들은 높은 입력 전압 스윙들을 다룰 수 있고 또한 RF 주파수들에서 높은 전력 부가된 효율성들을 제공할 수 있다. 실시예들에서, 본 명세서에서 기술되는 III-N 반도체 아키텍처들은 평면형 및 비평면형 실리콘 CMOS 트랜지스터 기술들과 같은 IV족 트랜지스터 아키텍처들과 모놀리식으로 통합된다. 특정 실시예들에서, 본 명세서에서 기술되는 III-N 트랜지스터들은 고 전력 무선 데이터 전송 및/또는 고 전압 전력 관리 기능들을 저 전력 CMOS 논리 데이터 처리와 통합하는 SoC 아키텍처들에 채택될 수 있다. 광대역 무선 데이터 전송 응용들에 적합한 고주파 동작이 가능한 한편으로, 큰 밴드 갭 III-N 물질들의 사용이 또한 높은 BV를 제공하여 충분한 RF 출력 전력이 무선 데이터 전송 응용들을 위해 발생될 수 있다. 높은 Ft/Fmax 및 고 전압 능력의 이러한 조합은 본 명세서에 개시되는 III-N FET 아키텍처들이 감소된 사이즈의 유도성 요소들을 활용하는 직류 대 직류 변환기들에서의 고속 스위칭 응용들을 위해 사용되는 것을 또한 가능하게 한다. 전력 증폭 및 직류 대 직류 스위칭 응용들 양쪽은 스마트 폰, 태블릿, 및 기타 모바일 플랫폼에서 핵심 기능 블록들이므로, 본 명세서에 개시되는 구조들은 이러한 장치들을 위한 SoC 솔루션에 활용될 수 있다.
도 1은 본 발명의 실시예들에 따라서, III-N FET를 제조하는 방법 101을 예시하는 흐름도이다. 도 2a, 2b 및 2c는 도 1의 방법들의 동작들이 실시예들에 따라서 기판에 대해 실행됨에 따른 등측도(isometric view)들을 도해한다. 일반적으로, 방법 101은 구조화된 나노 크기 템플릿 앵커들 상에서의 III-N 반도체 결정들의 에피택셜 성장을 수반하는데, 이 앵커들은 이후 적합한 성능을 가진 III-N FET 소자들을 제공하기 위해 소자 제조 동안 가공되고 또한 CMOS 제조와 통합될 수 있다. 충분히 작은 치수에 대한 것일 때, 구조화된 에피택셜 성장은 실리콘 상의 블랭킷 III-N 성장들에 전형적인 ~1e9/cm2로부터 III-N 소자들 층들에서의 결함들을 감소시킬 수 있다. 성장이 템플릿 앵커의 나노 크기 표면들에서 일어남에 따라 결함들은 앵커 구조 내로 전파되도록 조작될 수 있으며, 그에 의해 그렇지 않았더라면 III-N 소자 막들 내로 전파되었을 결함들의 개수를 감소시킨다. 나노 크기 구조들의 한가지 장점은 이들이 높은 성장 온도들 및 열 팽창 계수들의 불일치로 인해 형성되는 응력들의 완화를 위한 더 큰 자유 표면적을 제공하는 큰 표면 대 체적 비를 갖는다는 것이다.
도 1을 참조할 때, 방법 101은 예를 들어 기판 상의 핀 형태로 III-N 에피택셜 막들을 시딩(seeding)하고 앵커링할 수 있는 템플릿 구조를 형성하는 것으로 동작(110)에서 시작한다. 예시적 실시예들에서, 템플릿 앵커 구조들은 단결정 실리콘을 가지고, 도 2a에서 예시되는 대로, 핀(210)은 제1 및 제2 대향 측벽들(210A, 210B)를 가지며 기판(203)에 형성된다. 예시적 실시예에서, 기판(203)은 실질적으로 단결정질이고 또한 (100) 실리콘(즉, (100) 최상위면을 가짐) 또는 (110) 실리콘(즉, (110) 최상위면을 가짐)이다. (110) 실리콘 실시예들에 대해, 수직 측벽들(210A, 210B)은 (111) 표면들이다. (111) 결정면들이 격자 부정합이 대략 16%에 불과하기 때문에 III-N 에피택셜 성장들에 대해 유리하다. (100) 실리콘 실시예들에 대해, (110) 면들은 측벽들이 (100) 면 상에서 <110> 방향으로 배향될 때 핀 측벽들(210A, 210B) 상에 존재한다. (110) 결정면들은 또한 III-N 에피택셜 성장들에 대해 유리한데, 그 이유는 (110) 실리콘 면들이 (111) Si의 부정합과 (100) Si의 부정합 사이의 III-N과의 부정합을 갖기 때문이다(대략 42%). (100) 및 (110) 기판 결정 배향들 둘 모두는 또한 실리콘 트랜지스터들의 형성에 유리하고(예로, III-N 에피택셜 층들에 의해 도포되지 않은 기타 영역들에서), 따라서 핀(210) 상에 형성되는 III-N 트랜지스터가 실리콘 CMOS 트랜지스터 기술과 모놀리식으로 통합될 실시예들에 대해 이상적이다. 주목할 점은, 유사하게 부정합된 격자 상수들을 가진 기타 기판들도, 실리콘과 합금될 수 있거나 또는 순수한 상태일 수 있는 게르마늄(Ge)을 포함하는 기판들과 같은 본 명세서에서 기술된 템플릿 앵커들로부터 이익을 얻을 수 있는데, 이런 기판들에만 한정되는 것은 아니다.
실시예들에서, 에피택셜 템플릿 앵커는 나노 크기 치수들을 가진 표면들을 갖는다. 표면적 대 체적 비는 구조화된 템플릿 앵커의 중요한 특성으로서, 에피택셜 결정 품질을 향상시키는 더 큰 자유 표면적에 의해 에피택시의 품질에 영향을 끼친다. 도 2a에 도해된 예시적 실시예에서, 핀(210)은 50 nm보다 작고 유리하게는 20 nm보다 작은 핀 폭 WF CD(critical dimension)를 갖는 한편, 100 nm 보다 작고 유리하게는 WF가 20 nm보다 작은 경우에 25 nm와 100 nm 사이의 핀 높이 HF를 갖는다. 추가로 본 명세서에서 기술되는 대로, 측벽들(210A, 210B) 상에 성장되는 III-N 에피택셜 층들은 궁극적으로 예시적 실시예에서 WF보다 실질적으로 더 두꺼울 것이다. 좁은 핀 폭 WF는 치수적으로 더 큰 실리콘 블록에 관해서 핀(210)의 순응성(compliance)을 향상시킬 것이어서, 핀이 더 큰 폭을 가지고 또한 순응성을 덜 가졌더라면 핀(210)에 의해 유발되었을 III-N 에피택셜 층들에서의 변형력(예로, 장력)을 감소시키기 위해 핀(210)이 변형(예로, 압축)될 수 있도록 한다. III-N 에피택셜의 시드 층에서의 이 순응성은 훨씬 더 얇은 III-N 층들이 적합한 III-N 트랜지스터 특성들을 위한 만족스런 결함 밀도를 달성하는 것을 허용할 수 있다.
동일한 III-N 에피택셜 적층이 핀의 양측 상에서 동시적으로 성장되는 실시예들에서, 변형력(변형)(stress(strain))은 핀(210)의 종 방향 중심선에 관해 대칭적이어서, 핀의 양측 간의 변형력이 유리하게는 균형이 이뤄지도록 한다. 100 nm 미만인 핀 높이 HF는 III-N 결정립 합체(crystal grain coalescence)의 치수 크기 정도가 되는 이점을 갖는다. 그러므로, 핀(210)은 적어도 2개의 축(도 2에서의 z 및 x축들)을 따라 100 nm 미만의 치수들을 가진 템플릿 구조의 역할을 한다. 여기서 핀의 길이와 연관되는 제3 치수는 임계 치수(critical dimension)의 축들의 크기 정도이거나, 그보다 클 수 있다(예로, 1 μm, 또는 그보다 큼). 그와 같은 치수들에 의해, 적어도 3 차수 크기 정도의 결함 밀도 감축이 비 순응성 시드 층들(예를 들어, 현저하게 III-N 에피택셜 층들의 두께들보다 더 큰 치수의 큰 템플릿 구조들 또는 벌크 기판) 상에서의 III-N 에피택셜 막 성장에 대하여 예상될 수 있다.
도 2a에 추가로 도해된 것처럼, 핀(210)은 CVD(chemical vapor deposition), 또는 다른 종래 기술에 의해 피착되는 실리콘 이산화물 또는 기타 유전 물질과 같은 하드 마스크(243)에 의해 그 머리가 씌워진다. 하드 마스크(243)는 핀(210)과 함께 패터닝되고, 핀(210)의 최상위면 상에서의 뒤이은 에피택셜 성장을 차단할 수 있다. 핀 측벽들(210A, 210B)의 양쪽 측 상의 핀(210)에 인접하여, 기판(203)의 최상위면을 도포하는 절연 유전체(241)가 있다. 절연 유전체(241)는 통상적으로 트렌치 절연을 위해 채택되는 것들, 기타 등등(예를 들어, 실리콘 이산화물)과 같은 임의의 종래 유전체일 수 있다. 절연 유전체(241)의 존재는 핀 측벽들(210A, 210B) 상에 형성되는 에피택셜 III-N 층들 사이의 절연을 제공하고, 선택적 에피텍셜 공정들이 활용되는 경우(예를 들어, MOCVD) 절연 유전체(241)는 에피택셜 성장이 일어나는 반도체 표면적을 감소시켜서 마이크로 로딩 효과들, 기타 등등을 감소시키는 유익한 수단이 또한 될 수 있다. 핀의 패터닝이 다양한 방식들로 진행될 수 있는데, 예시적 기술은 하드 마스크(243)를 패터닝하고, 하드 마스크(243) 주위에서 (예를 들어, 트랜치 에칭에 의해) 기판(203)을 리세스 에칭하고, 하드 마스크(243)와 같은 높이로 절연 유전체(241)를 피착 및 평탄화하고, 및 핀 측벽들(210A, 210B)의 바라는 높이를 노출시키기 위해 절연 유전체(241)를 리세싱하는 것을 수반한다.
도 1로 돌아가면, 동작(115)에서 핀의 결정면들 상에서의 에피택셜 성장이 있다. 핀은 성장을 위한 템플릿/시드로서 및 기판에의 물리적 앵커로서 양쪽 역할을 한다. 도 2b를 참조하면, 생기게 될 핀 상에 궁극적으로 성장되는 III-N 반도체 층들 중 어느 것이든 핀 측벽들(210A, 210B)에게 수직하거나 또는 기판(203)의 최상위면에 실질적으로 평행한 c 축을 따른다.
도해된 실시예에서, 제1 층으로서, 결정질 버퍼 또는 전이층이 템플릿 앵커의 (111) 측벽 표면들 상에 에피택셜하게 형성된다. 이 전이층은 템플릿 표면(예를 들어, 실리콘)으로부터 후속적으로 성장되는 III-N 반도체 채널 층까지의 격자 상수의 변화를 감당하기 위한 것이다. 전이층은 하나 이상의 III-N 물질 또는 결정질 산화물일 수 있다. 소정 실시예들에서, 전이층은 캐리어 구속 및 그에 따른 핀(210)으로의 트랜지스터 전류 누설을 감소시키기 위해 후속적으로 III-N 버퍼 위에서 성장되는 채널 층의 것보다 더 넓은 밴드 갭을 갖는 물질을 유리하게는 갖는다. 그와 같은 실시예들에 대해, 예시적 III-N 물질들은 AlN, AlGaN, 및 GaN을 포함한다. 보다 상세하게는, 하나의 AlxIn1 - xN 층에 대해 Al mol. %는 대략 83인데(예를 들어, Al0 . 83In0 .17N), 정확한 농도는 전이층의 두께에 걸쳐서 변할 수 있기는 하다. AlxIn1 -xN 전이층들이 다수의 이점을 나타내는데, 특히 주목할 점은 AlxIn1 - xN의 상대적으로 낮은 에피택셜 성장 온도이다. 이 성장이 MBE 또는 MOCVD, MOVPE, 기타 어느 것에 의하든 간에, AlxIn1 - xN의 성장은 많은 대안 III-N 물질들보다 300℃ 더 낮은 정도가 된다. 하나의 AlGaN 실시예에 대해, Al mol %는 30%보다 크지 않은데(예를 들어, Al<0.3G>0 .7N), 정확한 농도는 전이층의 두께에 걸쳐서 변할 수 있기는 하다.
전이층으로 활용될 수 있는 예시적 결정질 유전체들은, TiN, SiN, AlN과 같은 섬유아연석 결정질 질화물들(wurzite cyrstalline nitrides), 및 Al2O3, Gd2O3, Sc2O3, Ta2O5 및 TiO2와 같은 섬유아연석 결정질 산화물들(wurzite cyrstalline oxides)을 포함한다. 그와 같은 물질 층들은 전형적으로 다결정 층들로서 피착되고, 이후 III-N 반도체들의 높은 성장 온도에 종속될 때 III-N 성장에 적합한 섬유아연석 결정도(wurzite crystallinity)를 형성하는 경향이 있다. 도 2b에서 추가로 예시된 것처럼, 전이층들(215A 및 215B)은 제각기 핀 측벽들(210A, 210B) 상에서 동시적으로 형성된다. 유리한 실시예들에서, III-N 전이층들(215A)은 100 nm 보다 작은 두께까지(두께는 도 2b에서 x 축을 따라 있음) MOCVD 또는 MOVPE에 의해 성장되는 한편, 섬유아연석 결정질 질화물들 및 산화물들은 5-10 nm의 두께까지 원자 층 피착에 의해 피착된다.
도 1로 돌아가면, 방법 101은 이후 III-N 채널 반도체 층의 성장을 위해 동작 117 또는 118로 진행한다. 일반적으로, 채널 반도체 층은 실질적으로 단결정질인데, 본 명세서에서 "단결정성(monocrystalline)"이라고 지칭되기는 하지만 통상의 기술자는 그럼에도 불구하고 저 수준의 결정 결함들이 불완전한 에피택셜 성장 공정의 부산물들(artifacts)로서 존재할 수 있다는 점을 이해할 것이다. 일반적으로, 채널 층에서의 III-N 반도체는 상대적으로 높은 캐리어 이동도를 가져야 하고, 그러므로 실시예들에서 채널 층은 최소 불순물 산란(scattering)을 위해 실질적으로 도핑되지 않은 III족 질화물 물질이다(즉, 불순물 농도가 최소화됨).
도 2b는 전이층들(217A, 217B) 상에 배치되는 III-N 채널 반도체 층들(220A 및 220B)를 추가로 도해한다. 일 실시예에서, 동작 117(도 1)에서, 인듐(In)을 포함하는 III-N 채널은 전이층 위에서 에피택셜하게 성장된다. 인듐을 III-N 채널에 포함시킴으로써(즉, InGaN 채널), 실리콘 핀(210)으로부터의 채널 반도체의 전도대 오프셋은 채널 반도체 층(예를 들어, 층들 220A, 220B) 내에 전하 캐리어들(전자들)를 구속하도록 실질적으로 증가될 수 있다. 충분한 전하 구속이 없으면, 템플릿 구조 내의 전하가 축적되어 (예를 들어, 누설 및/또는 기생 채널 형성을 통하여) 소자 성능을 저하시킬 수 있다. 그러므로, GaN 채널이 실리콘으로부터 매우 작은 전도대 오프셋을 제공하고 따라서 전이층이 추가로 후방 장벽(back barrier)으로서의 역할을 반드시 해야만 하거나 또는 부가적 후방 장벽이 전이층 위에서 성장될 필요가 있는 반면에, InGaN 채널 반도체 층은 충분한 전도대 오프셋을 가져서 에피택셜 템플릿 구조 상에서 성장되는 III-N 층들의 전체 두께가 유리하게는 감소될 수 있고(최소화될 수 있고) 및/또는 버퍼 물질들의 선택에 있어서 더 큰 융통성이 가능해지도록 만들어질 수 있다. 예시적 실시예들에서, InGaN 채널 반도체 층은 10-20% 인듐을 포함하고, 소정의 그런 실시예들에서 InGaN 채널 반도체 층은 (도 2b의 x축을 따라) 그 두께가 50 nm 보다 크지 않게 MOCVD 또는 MOVPE에 의해 성장된다.
대안 실시예에서, 방법 101은 동작(118)에게 진행하는데, 여기서 GaN 채널 층이 전이층 위에서 성장된다. GaN은 넓은 밴드 갭에 대해 유리하고 높은 항복 전압과 연관된다. 그와 같은 실시예에 대해, GaN 채널 반도체 층은 두께가 50 nm보다 크지 않게 MOCVD 또는 MOVPE에 의해 다시 유리하게는 성장된다. 그러나, 동작(117)를 참조하여 기술된 바와 같이, GaN 채널 반도체 층 내의 캐리어 구속은 실리콘 템플릿과 채널 사이의 장벽 역할을 하는 더 넓은 밴드 갭의 전이층이 없으면 문제가 된다. 몇몇 실시예들에서 전이층이 캐리어 구속에 대하여 충분할 수 있는 반면, 전이층이 또한 GaN인 다른 실시예들에서는 실리콘 템플릿 앵커(예를 들어, 핀(210))의 존재는 캐리어 구속에 대해 문제를 일으킬 수 있다. 그와 같은 실시예들에 대해, 방법 101은 에피택셜 템플릿 앵커가 성장 시딩 기능을 담당한 후에 이 에피택셜 템플릿 앵커의 제거 또는 물질 변환을 추가로 수반한다. 실리콘 핀(또는 유사한 템플릿 앵커)은 이후 희생용 피처 또는 "에피택셜 맨드릴"이라고 간주될 수 있다.
동작(117) 또는 (118) 중 어느 하나에 이어서, III-N 분극 층(polarization layer)이 제각기 동작(120) 또는 (121)에서 형성된다. 동작(120) 또는 (121)에서, III-N 캡 또는 분극 층은 채널 반도체 층 위에서 (예를 들어, MOCVD 또는 MOVPE에 의해) 에피택셜하게 성장되고, 보통은 2차원 전자 가스(도 4a에서 (219A)와 (219B)로서 예시된 2DEG)로 지칭되는 전하 시트 형태로 캐리어들을 제어 가능하게 공급하는 전하 유도 층(charge inducing layer)으로서 역할하도록 기능한다. 도 2b가 예시적 분극 층들(220A, 220B)을 도해하는데, 이 분극 층들은 두께가 1 nm 에서 20 nm 사이의 범위를 가질 수 있지만, 유리하게는 두께가 10 nm 미만이다.
분극 층은 밴드 갭이 충분히 넓은 캐리어 구속 수단의 역할을 더 할 수 있다. 예시적 실시예들에 대해, 분극 층은 시트 전하의 근원이고 또한 감축용으로 최상부 장벽으로서 역할하여, 에피택셜 III-N 물질의 전체 두께를 최소화한다. 그러나, 기타 실시예들에서, 조성적으로 구별되는 전하 유도 층이 구별되는 조성을 가진 얇은 최상부 장벽 층과 함께 활용되어, 얇은(예를 들어, >0.5 nm) 넓은 밴드 갭 물질이 감소된 합금 산란(scattering) 및 높은 캐리어 이동도를 위해 채널 반도체 층의 표면에 있는 것을 보장하면서 트랜지스터 문턱 전압 조정을 허용할 수 있다.
III-N 채널 반도체 층 및 분극 층(또는 개재 전하 유도 층)에서 활용되는 물질들의 상이한 분극들의 결과로서, 후속하여 형성되는 게이트 전극으로서의 일 함수 금속의 선택 및/또는 게이트 길이(예를 들어, 예시적 횡방향 트랜지스터에 대한 도 2b에서의 y 치수와 수직 트랜지스터에 대한 도 2b의 z 치수)를 따른 반도체 두께의 제어를 통하여 조절될 수 있는 전하 밀도가 제공될 수 있다. 이에 따라 트랜지스터의 성능 특성은 분극 층, 채널 반도체 층, 및 게이트 전극에 대해 선택된 물질들에 의존할 것이다.
방법 101의 실시예들에서, 동작(120)(채널 층이 InGaN임) 또는 동작(121)(채널 층이 GaN임) 중 어느 하나에서, AlInGaN, AlGaN, AlInN, 또는 AIN 중 적어도 하나를 포함하는 분극 층들(220A, 220B)은 채널 반도체 층 상에서 성장된다. 하나의 예시적 실시예에서, 분극 층들(220A, 220B)은 대략 17% In을 갖는다. 실시예들에서, 분극 층들(220A, 220B)은 진성 불순물 도핑 레벨(예를 들어, i-AlwIn1-wN)만을 갖는다. 기타 실시예들에서, 또한 동작(120) 또는 (121) 중 어느 하나에서, III족 질화물들의 다층 적층(예를 들어, 적층 중의 AIN 층이 채널 반도체 층들(217A, 217B)에 인접한 AlInN/AIN 적층)이 성장될 수 있다.
추가로 도 2b에 도해된 것처럼, 핀 측벽들(210A, 210B) 상의 III-N 소자 층 적층들의 에피택셜 성장에 이어서, 유전체 하드 마스크(243)가 실리콘 핀(210)을 노출시키기 위해 제거되고, 및/또는 에피택셜 층들의 평탄화가 수행된다.
동작(121)(도 1)에 이어서, 방법 101은 동작(130) -여기서 템플릿 앵커(예를 들어, 실리콘 핀(210))가 에피택셜 층들에 대해 선택적으로 제거됨(예를 들어, 전이층들(215A, 215B), 기타 등등에 대해 선택적으로)- , 또는 동작(135) -여기서 템플릿 앵커(예를 들어, 실리콘 핀(210))가 유전체 앵커로 변환됨- 중 어느 하나에게 진행한다. 이런 실시예들 중 어느 것이든 실리콘 핀(210)은 결정질 반도체로서 존재하는 것을 중단하는데, 이런 점은 III-N 트랜지스터가, 그렇지 않았더라면 실리콘 핀(210)에서 장(field)들을 유발하여 실리콘의 파괴를 낳았을 높은 전압들 하에서 동작하는 경우에 특히 유리하다. 그러므로, GaN 채널 층이 GaN 전이층 상에 배치되는 높은 항복 전압 동작에 유리한 일 실시예에서, 실리콘 템플릿의 제거는 캐리어들을 구속하고 또한 III-N 트랜지스터의 항복 전압을 증가시키는 역할을 한다.
본 발명의 실시예들에 따른 III-N FET의 채널 영역은 도 3a, 도 3b 및 도 3c에 도해되는데, 이들은 게이트 적층(게이트 유전체 및 게이트 전극)이 III-N 에피택셜 층들 상에 형성되는 동작(160)(도 1) 전의 한 시점에 도 2c에 묘사된 A-A' 평면에 대응하는 단면도들이다. 도 3a는 동작(120)에 후속하는 한 시점에 대응하고, 도 3b 및 도 3c는 제각기 동작들 (130) 및 (135)에 후속하는 시점들에 대응한다.
도 3a에 도해된 실시예에 대해, 동작(120)에 후속하여 실리콘 핀(210)뿐만이 아니라 III-N 에피택셜 층들이 존재한다. 그러므로, 채널 반도체 층이 (예를 들어, InGaN 채널에 의해) 실리콘으로부터 전도대 오프셋을 갖도록 엔지니어링되거나 또는 전이층이 충분히 넓은 밴드 갭을 갖는 실시예들에 대해, 실리콘 핀(210)은 희생용일 필요가 없다(방법 101은 이후 동작(160)으로 진행한다). 그러나, 심지어 전도대 오프셋이 존재하는 경우에도, 실리콘 핀(210)의 제거는 여전히 캐리어 구속을 향상시키고 및/또는 기타 능력들(예를 들어, 더 높은 항복 전압을 가능하게 하는 것)에서 소자 성능을 개선할 수 있다.
도 3b에 의해 도해된 실시예에 대해, 실리콘 핀(210)은 동작(130)(도 1)에서 노출된 최상부 표면으로부터 에칭 제거되어 III-N 에피택셜 층들 사이에 갭 또는 트렌치(330)(도 3b)를 형성하게 된다. 실리콘을 에칭하지만 III-N 에피택셜 층들을 에칭하지 않는 본 기술 분야에 알려진 많은 화학 반응들 중 임의의 것이 동작(130)에 활용될 수 있다. 그러므로, 채널 반도체 층이 (예를 들어, GaN 채널에 의해) 실리콘으로부터 전도대 오프셋을 갖도록 엔지니어링되지 않은 실시예들에 대해, 실리콘 핀(210)은 유리하게는 동작(160)으로 진행하기 전에 제거된다. 소정의 그런 실시예들에서, 희생용 에피택셜의 제거는 템플릿 핀의 길이를 따른 구조 지지체들의 형성에 후속하여 수행된다. 일반적으로, 그와 같은 지지체들은 실리콘 핀(210)의 후속적 제거(또는 변환)가 옵션 사항인 경우에도, 게이트 적층, 게이트 적층 스페이서들, 소스/드레인들, 기타 등등과 같은 그 외의 트랜지스터 구조들을 제조하는 과제로서 또한 형성될 수 있다. 도 2c는, 희생용 지지체들(224)과 동일한 로케이션에서, 트랜지스터 소스/드레인 영역들을 형성하기 위해 후속적으로 제거될 것이거나, 또는 게이트 적층들이 되는 희생용 구조들의 형태로 된 지지체들(224)을 도해한다. 대안적으로, 지지체들(224)은 실리콘 핀 제거를 이루는 것이 중요한 관심사를 제기하지 않는 경우에 영구적 구조들일 수 있다.
도 2c에 도시된 바와 같이, 지지체들(224)은 핀(210)의 길이(y 축)의 일부를 따라서만 연장하게 되어 있어서 게이트 적층 및/또는 소스/드레인 영역들이 후속적으로 형성되기 전에 길이들(226)을 따른 핀의 최상부면이 추가 공정에 노출되도록 한다. 하나의 예시적 실시예에서, 3개의 희생용 지지체(224)가, 예를 들어, 본 기술 분야에 통상적인 플라즈마 에칭 공정으로 블랭킷 피착되고 패터닝될 수 있는 희생용 유전체 및/또는 폴리실리콘으로 구성될 수 있다. 희생용 지지체들(224)을 형성하기 위한 패터닝에 이어서, 유전체 스페이서들(묘사되지 않음)이 희생용 지지체들(224)의 측벽들 상에 형성될 수 있다.
도 3c에 묘사된 실시예에 대해, 실리콘 핀(210)은, 예를 들어 III-N 에피택셜 층들 사이에 유전체 앵커(335)(도 3c)를 형성하는 동작(135)(도 1)에서 최상부 핀 표면을 화학 처리에 노출시킴으로써, 실리콘 이산화물, 실리콘 질화물, 또는 실리콘 산질화물(SiOxNy)과 같은 실리콘계 유전체 앵커로 변환된다. 그런 실시예들에 대해, 지지체들(224)(도 2c)의 형성은 앵커의 변환 전에 또는 후에 형성될 수 있거나, 또는 다 함께 회피될 수 있다. 핀의 나노 크기 치수화로부터 유래하는 작은 실리콘 부피는 핀의 유전체 앵커로의 변환을 용이하게 한다. 예를 들어, 높이가 100 nm 미만이므로, 핀의 전체 높이는 완화된 열 및/또는 플라즈마 산화 및/또는 질화(nitridation) 처리 조건들로 동작(135)(도 1)에서 산화될 수 있다. 게다가, 실리콘의 산화 또는 질화와 연관되는 부피의 변화는 핀 폭(WF)이 20 nm 이하임에 따라 감소되어, 실리콘 변환과 연관되는 팽창 크기가 III-N 에피택셜 층들에서의 변형에 의해 감당될 수 있도록 된다. 사실상, 유전체 변환 동안의 실리콘 핀(210)의 무정형화(amorphization)는 III-N 에피택셜 층들에서의 변형력(변형)의 추가적 축소 및/또는 이들의 "성장된 대로의" 상태에 관한 결함 밀도에서의 추가적 축소를 허용할 수 있다.
구조화된 에피택셜 성장들이 완료되고 실리콘 템플릿 핀이 캐리어 구속을 향상시키기 위해 옵션 사항으로 처리되거나 제거됨에 따라, 방법 101은 동작(160)에서 컨포멀 게이트 적층의 형성에 의해 완료된다. 도 1 에 도시되지는 않았지만, 소스 드레인 영역들의 도핑 또는 에피택시는 또한 이후 게이트 적층의 대향 측들 상에서 수행될 수 있다. 게이트 적층 및/또는 소스 드레인 영역들의 형성은, 길이들(226) 내에 피착되는 게이트 적층으로 또는 지지체들(224)의 제거 시에, 도 2c에 묘사된 소자 구조로 생길 수 있다. 도 4a, 4b 및 4c는 III-N 층들의 c 축이 도 4a-4c에서의 x 축과 일치하는 식으로 FET들의 채널부를 통해 지나가는 평면을 따라 제각기 III-N FET들의 단면들, (401), (402), (403)을 도해한다. 도 4a에 도시된 바와 같이, 유리하게는 20 nm 미만의 폭 WF를 갖는 실리콘 핀(210)의 각각의 측벽 상에, 전이층들(215A, 215B)의 두께 TB가 유리하게는 100 nm 미만을 가지면서, 유리하게는 200 nm 미만의 두께 Tepi를 갖는 에피택셜 적층이 있다. 채널 반도체 층들(217A, 217B) 각각은 (도 4a의 페이지를 벗어나서) y 축을 따라 III-N FET(401)의 전류 흐름을 제각기 가진 2DEG(219A 및 219B)를 갖는다.
분극 층들(220A, 220B) 위에는, 실리콘 질화물(SixNy), 실리콘 이산화물(SiO2), 알루미나(Al203), Gd203, HfO2, HfOSiO, TaSiO, AlSiO와 같은 높은 k의 규산염들, 및 HfON, SiON, AlON, ZrSiON, HfSiON과 같은 높은 k 산화질화물들, 또는 III족 ON 중 하나 이상의 층들과 같은(이것들에만 국한되지는 않음) 컨포멀 게이트 유전체(240)가 배치된다. 실시예들에서, 게이트 유전체(240)는 높은 채널 이동도를 보존하고 게이트 누설 전류를 감소시키기 위해 III-N 에피택셜 적층의 게이트 전극(250)과 c 평면 표면들({0001} 평면들) 사이의 인터페이스를 부동태화(passivate)하기 위한 유전층을 포함한다. 일 실시예에서, 게이트 유전체(240)는 적절한 측벽 표면 커버리지를 위해 ALD에 의해 피착된다.
게이트 유전체(240) 위에는, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 몰리브덴(Mo), 게르마늄(Ge), 백금(Pt), 금(Au), 루테늄(Ru), 팔라듐(Pd), 이리듐(Ir), 이들의 합금들, 규화물들, 탄화물들, 질화물들, 및 인화물들을 포함하는 예시적 도전성 게이트 물질들에 의해 소망하는 트랜지스터 문턱 전압(Vt)(예를 들어, 0V 보다 큼, 기타 등등)을 획득하기 위해 선택될 수 있는 일 함수 금속을 포함하는 게이트 전극 층(250)이 배치된다. 실시예에서, 게이트 전극 층(250)은 적절한 측벽 표면 커버리지를 위해 ALD에 의해 피착된다.
도 4a, 4b 및 4c에 도해된 예시적 실시예들에 대해, III-N 트랜지스터들은 도전 속성들이 게이트 전극 층(250) 상의 전위에 의해 병렬로 제어되는 두 개의 동일한 채널 영역들(예를 들어, 2DEG(219A, 219B))을 채택한다. 그러므로, III-N MOS 트랜지스터들을 위한 2DEG의 실효 전류 전달 폭은 III-N 에피택셜 적층들이 그 상에서 성장된 실리콘 핀(210)의 높이(HF)의 대략 2 배와 동등하다. 그러므로, III-N MOS 트랜지스터의 극성 성질에도 불구하고, 복수의 트랜지스터 채널이 각각의 실리콘 핀으로부터 형성된다.
추가로 도 4a에 도해된 것처럼, 트랜지스터(401)는 최종 트랜지스터 구조에서 실리콘 핀(210)을 유지한다. 그러나 실리콘 핀(210)이 게이트 적층의 형성 전에 제거된 경우의 도 4b에 도시된 트랜지스터(402)에 대해서는, 게이트 유전체 층(240)이 직접적으로 전이층(215A, 215B)과 접촉한다. 게이트 전극 층(250)은 추가로 전이층들(215A, 215B) 사이에 배치되고 및 컨포널 게이트 유전체 층(240)에 의해 에피택셜 층들로부터 절연된다. 예시적 실시예에서, 절연 유전체(241)는 게이트 적층 형성 전에(예를 들어, 실리콘 핀 제거 전에 또는 후에) 리세스되어, 게이트 유전체(240) 및 게이트 금속이 2 개의 III-N 에피택셜 층 적층들 주위를 완전히 둘러싸도록 허용한다. 도 4c는 전이층들(215A 및 215B) 사이에 배치되는 실리콘 기반 유전체 핀(335)을 포함하는 트랜지스터(403)의 채널 영역을 도해한다. 그와 같은 실시예들에 대해, 게이트 유전체(240)는 절연 유전체(241)가 게이트 적층 형성 전에 리세스되었는지 및 유전체 핀(335)이 리세스 에칭 동안 언더커팅되는지의 함수로서 III-N 에피택셜 층의 쌍 주위를 완전히 둘러쌀 수도 있고 그렇지 않을 수도 있다.
도 5는 본 발명의 실시예에 따른 모바일 컴퓨팅 플랫폼의 SoC 구현의 기능 블록도이다. 모바일 컴퓨팅 플랫폼(500)은 전자적 데이터 디스플레이, 전자적 데이터 처리, 및 무선 전자적 데이터 전송 각각에 대해 구성되는 임의의 휴대용 장치일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(500)은 태블릿, 스마트 폰, 랩톱 컴퓨터 등 중 임의 것일 수 있고, 예시적 실시예에서 사용자 입력의 수신을 가능하게 하는 터치스크린(예를 들어, 용량성, 유도성, 저항성 등)인 디스플레이 스크린(505), SoC(510), 및 배터리(513)를 포함한다. 도시된 바와 같이 SoC(510)의 집적도가 클수록, 충전 사이의 가장 긴 동작 가능 수명 동안 배터리(513)에 의해 점유될 수 있거나 또는 최대 기능성을 위한 SSD(solid state drive)와 같은 메모리(도시되지 않음)에 의해 점유될 수 있는 모바일 컴퓨팅 플랫폼(500) 내의 폼 팩터가 더 많을 수 있다.
그 응용들에 의존하여, 모바일 컴퓨팅 플랫폼(500)은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 장치, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라, 및 대용량 저장 장치(하드 디스크 드라이브, CD(Compact Disc), DVD(Digital Versatile Disk), 및 등등과 같은 것)를 포함하지만, 이것들에만 국한되지는 않는 기타 컴포넌트들을 포함할 수 있다.
SoC(510)는 확대도(520)로 추가로 도해된다. 실시예에 의존하여, SoC(510)는 기판(102)(즉, 칩)의 일부를 포함하는데, 이 기판 상에는 전력 관리 집적 회로(PMIC)(515), RF 송신기 및/또는 수신기를 포함하는 RF 집적 회로(RFIC)(525), 이들의 컨트롤러(511) 및 하나 이상의 중앙 프로세서 코어(530, 531) 중 둘 이상이 제조된다. RFIC(525)는 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들 뿐만 아니라, 3G, 4G, 5G, 및 이를 넘어 지정되는 임의의 기타 무선 프로토콜들을 포함하지만 이것들에만 국한되지는 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. RFIC(525)는 복수의 통신 칩을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신 전용일 수 있으며, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타의 것과 같은 장거리 무선 통신 전용일 수 있다.
통상의 기술자가 알 수 있는 바와 같이, 이들 기능적으로 구별되는 회로 모듈들에 대해, CMOS 트랜지스터들이 PMIC(515) 및 RFIC(525)를 제외하고 통상적으로는 배타적으로 채택된다. 본 발명의 실시예들에서, PMIC(515) 및 RFIC(525)는 본 명세서에 개시된 수평 c 축 III-N 에피택셜 적층들의 실시예를 활용하는 본 명세서에 개시된 III족 질화물 트랜지스터들(예로, III족 질화물 트랜지스터(401)) 중 하나 이상을 채택한다. 추가 실시예들에서, 본 명세서에 개시된 III족 질화물 트랜지스터들을 채택한 PMIC(515) 및 RFIC(525)는 (실리콘) 기판(102) 상으로 PMIC(515) 및/또는 RFIC(525)와 모놀리식하게 통합된 실리콘 CMOS 기술로 제공된 컨트롤러(511) 및 프로세서 코어들(530, 531) 중 하나 이상과 통합된다. PMIC(515) 및/또는 RFIC(525) 내에서, 본 명세서에 기술되는 고 전압, 고주파 능력을 가진 III족 질화물 트랜지스터들은 CMOS에 독점적으로 활용될 필요는 없고, 그보다는 실리콘 CMOS가 PMIC(515) 및 RFIC(525)의 각각에 추가로 포함될 수 있다는 점이 이해될 것이다.
본 명세서에 기술되는 III족 질화물 트랜지스터들은 고전압 스윙들이 존재하는 경우에(예를 들어, PMIC(515) 내에서의 7-10V 배터리 전력 조정, 직류 대 직류 변환 등에) 특히 활용될 수 있다. 도시된 바와 같이, 예시적 실시예에서, PMIC(515)는 배터리(513)에 결합되는 입력을 갖고 또한 SoC(510) 내의 모든 기타 기능 모듈들에 전류 공급을 제공하는 출력을 갖는다. 모바일 컴퓨팅 플랫폼(500) 내이지만 SoC(510)를 벗어나서 부가적 IC들이 제공되는 추가적 실시예에서, PMIC(515) 출력은 SoC(510)를 벗어나 있는 모든 이러한 부가적 IC들에게 전류 공급을 추가로 제공할 수 있다.
추가로 도시되듯이, 예시적 실시예에서, PMIC(515)는 안테나에 결합되는 출력을 갖고 또한 RF 아날로그 및 디지털 기저대역 모듈(도시되지 않음)과 같은 SoC(510) 상의 통신 모듈에 결합되는 입력을 추가로 가질 수 있다. 대안적으로, 이러한 통신 모듈들은, SoC(510)로부터 IC 오프 칩 상에 제공될 수 있고 전송을 위해 SoC(510) 내에 결합될 수 있다. 활용되는 III족 질화물 물질들에 의존하여, 본 명세서에 기술되는 III족 질화물 트랜지스터들(예를 들어, III-N 트랜지스터(401))은 적어도 반송파 주파수(예를 들어, 3G 또는 GSM 셀룰러 통신에 대해 설계되는 RFIC(525)에서의 1.9GHz)의 10배인 Ft를 갖는 전력 증폭기 트랜지스터에 필요한 큰 PAE(Power Added Efficiency)를 추가로 제공할 수 있다.
도 6은 본 발명의 한 구현에 따른 컴퓨팅 디바이스(600)를 도해한다. 컴퓨팅 디바이스(600)는 보드(602)를 하우징한다. 보드(602)는 프로세서(604) 및 적어도 하나의 통신 칩(606)을 포함하지만 이것들에만 국한되지는 않는 다수의 컴포넌트들을 포함할 수 있다. 프로세서(604)는 보드(602)에 물리적으로 및 전기적으로 결합된다. 몇몇 실시예들에서 적어도 하나의 통신 칩(606)은 또한 보드(602)에 물리적으로 및 전기적으로 결합된다. 추가 실시예들에서, 통신 칩(606)은 프로세서(604)의 일부이다.
그 응용들에 의존하여, 컴퓨팅 디바이스(600)는 보드(602)에 물리적으로 및 전기적으로 결합되거나 또는 결합되지 않을 수 있는 기타 컴포넌트들을 포함할 수 있다. 이들 기타 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 장치, 컴퍼스, 가속도계, 자이로스코프, 스피커, 카메라, (하드 디스크 드라이브, CD, DVD, 및 등등과 같은) 대량 저장 장치를 포함하지만, 이것들에만 국한되지는 않는다.
통신 칩(606)은 컴퓨팅 디바이스(600)로의 및 컴퓨팅 디바이스로부터의 데이터 전송을 위한 무선 통신을 가능하게 한다. 용어 "무선(wireless)" 및 그 파생어들은 비 고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)를 이용하여 데이터를 통신할 수 있는, 회로, 장치, 시스템, 방법, 기술, 통신 채널, 기타 등등을 기술하는데 이용될 수 있다. 이 용어는 연관된 장치들이 어떠한 유선도 포함하지 않는 것을 함의하지는 않지만, 몇몇 실시예들에서는 그렇게 함의할 수도 있다. 통신 칩(606)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들 뿐만 아니라, 3G, 4G, 5G 및 이를 넘어서 지정되는 임의의 기타 무선 프로토콜들을 포함하지만 이것들에만 국한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(600)는 복수의 통신 칩(606)을 포함할 수 있다. 예를 들어, 제1 통신 칩(606)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신 전용일 수 있으며, 제2 통신 칩(606)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 기타의 것과 같은 원거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(600)의 프로세서(604)는 프로세서(604) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 몇몇 구현들에서, 프로세서의 집적 회로 다이는 본 명세서의 다른 곳에서 기술되는 실시예들에 따라 구축된 MOS-FET들과 같은 하나 이상의 소자들을 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 해당 전자적 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스 부분을 지칭할 수 있다.
통신 칩(606)은 또한 통신 칩(606) 내에 패키징되는 집적 회로 다이를 포함한다. 본 발명의 또 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 명세서의 다른 곳에서 기술되는 실시예들에 따라 제조된 및/또는 그에 따른 특징들을 갖는 MOS-FET들과 같은 하나 이상의 소자들을 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(600) 내에 하우징되는 또 다른 컴포넌트는 본 명세서의 다른 곳에 기술된 실시예들에 따라 제조되고 및/또는 그에 따른 특징들을 갖는 MOS-FET들과 같은 하나 이상의 소자들을 포함하는 집적 회로 다이를 포함할 수 있다.
실시예들에서, 컴퓨팅 디바이스(600)는, 랩톱, 넷북, 노트북, 울트라북, 스마트 폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱박스, 오락 기기 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어, 또는 디지털 비디오 리코더일 수 있다.
위 설명은 제한적인 것이 아니라 예시적인 것으로 의도된 점을 이해해야 한다. 예를 들어, 도면들에서의 흐름도들은 본 발명의 소정 실시예들에 의해 수행되는 동작들의 특정 순서를 도시하지만, 이러한 순서가 필요하지 않을 수 있다는 점을 이해해야 한다(예를 들어, 대안적 실시예들은 이러한 동작들을 다른 순서로 수행할 수 있거나, 소정 동작들을 조합할 수 있거나, 소정 작업들을 중복할 수 있고, 기타 등등). 더욱이, 상기 설명을 읽어보고 이해하면 통상의 기술자들에게 많은 다른 실시예들이 명백해질 것이다. 비록 본 발명이 특정 예시적 실시예들을 참조하여 설명되었지만, 본 발명은 설명된 실시예들에만 제한되지는 않고, 첨부된 특허청구범위의 사상 및 범위 내에서의 수정 및 변경으로 실시될 수 있음을 알 것이다. 따라서, 본 발명의 범위는 이하의 특허청구범위를 참조하여 이러한 특허청구범위에게 그 권리가 주어지는 등가물의 전체 범위와 함께 결정되어야 한다.

Claims (20)

  1. 실리콘 기판 상에 배치되는 III-N FET(field effect transistor)로서:
    상기 기판 위에 배치되는 앵커;
    상기 앵커에 의해 서로 물리적으로 분리되는 제1 및 제2 III족-N 소자 층 적층들- 각각의 적층은 상기 앵커로부터 대향 방향들로 연장하고 또한 상기 기판의 표면 평면과 실질적으로 평행한 c 축을 가짐 -; 및
    상기 제1 및 제2 III족-N 소자 층 적층들 위에 배치되어 상기 제1 및 제2 III족-N 소자 층 적층들의 각각의 적층에서 채널 반도체 층의 도전성을 제어하기 위한 게이트 적층 - 상기 채널 반도체 층은 상기 앵커의 물질로부터 전도대 오프셋을 가짐-
    을 포함하는 III-N FET.
  2. 제1항에 있어서, 상기 앵커는 (111) 또는 (110) 표면을 가진 측벽들을 갖는 실리콘 핀을 더 포함하고, 상기 측벽들은 상기 제1 및 제2 III족-N 소자 층 적층들 c 축에 실질적으로 수직인 III-N FET.
  3. 제2항에 있어서, 상기 채널 반도체 층은 20%의 또는 그보다 적은 In을 가진 InGaN을 포함하는 III-N FET.
  4. 제2항에 있어서, 상기 실리콘 핀은 20 nm보다 크지 않은 최상위면 최소 치수를 가지고, 상기 측벽들은 100 nm보다 크지 않은 z 높이를 가지는 III-N FET.
  5. 제1항에 있어서, 상기 앵커는 실리콘계 유전체 핀을 더 포함하는 III-N FET.
  6. 제5항에 있어서, 상기 앵커는 실리콘 이산화물과 반도체 채널 층들 중 제1 층 사이에 배치되는 제1 결정질 전이층과 접촉하는 상기 실리콘 이산화물을 더 포함하고, 상기 실리콘 이산화물은 상기 실리콘 이산화물과 상기 반도체 채널 층들 중 제2 층 사이에 배치되는 제2 결정질 전이층과 추가로 접촉하는 III-N FET.
  7. 제1항에 있어서, 상기 앵커는 게이트 유전체 층 및 게이트 전극 물질을 더 포함하고, 상기 게이트 유전체 층은 상기 제1 및 제2 III족-N 소자 층 적층들의 각각의 적층의 III-N 분극 층 위에 추가로 배치되고, 상기 게이트 유전체 층은 상기 게이트 전극 물질과 상기 제1 및 제2 III족-N 소자 층 적층들의 각각의 적층 사이에 배치되는 III-N FET.
  8. 제1항에 있어서, 상기 제1 및 제2 III족-N 소자 층 적층들의 각각의 적층은:
    결정질 산화물, AlN, AlInN, 또는 AlGaN 중 적어도 하나를 더 포함하는 전이층 상에 배치되는 GaN 채널 반도체 층; 및
    상기 GaN 채널 반도체 층 상에 배치되는 AlN, AlInN, AlGaN, 또는 AlInGaN의 분극 층
    을 포함하는 III-N FET.
  9. 모바일 컴퓨팅 디바이스로서:
    터치스크린;
    배터리;
    안테나;
    상기 배터리에 결합되는 직류 대 직류 변환기; 및
    PA(Power Amplifier)를 더 포함하는 무선 송신기 - 상기 직류 대 직류 변환기 및 상기 PA 중 적어도 하나는 제1항의 III-N FET를 포함함 -
    를 포함하는 모바일 컴퓨팅 디바이스.
  10. 제9항에 있어서, 상기 직류 대 직류 변환기 및 상기 PA는 각각 제1항의 III-N FET를 포함하는 모바일 컴퓨팅 디바이스.
  11. III-N FET를 형성하는 방법으로서:
    기판 위에 실리콘 핀을 형성하는 단계 - 상기 실리콘 핀은 (111) 면 또는 (110) 면을 가진 제1 및 제2 측벽들을 가짐-;
    상기 제1 측벽 상에 제1 결정질 전이층을 그리고 상기 제2 측벽 상에 제2 결정질 전이층을 에피택셜하게 성장시키는 단계;
    상기 제1 결정질 전이층 위에 제1 III-N 반도체 채널 층을 그리고 상기 제2 결정질 전이층 위에 제2 III-N 반도체 채널 층을 에피택셜하게 성장시키는 단계;
    상기 제1 III-N 반도체 채널 위에 제1 III-N 반도체 분극 층을 그리고 상기 제2 III-N 반도체 채널 위에 제2 III-N 반도체 분극 층을 에피택셜하게 성장시키는 단계; 및
    상기 제1 및 제2 분극 층들 위에 게이트 적층을 형성하는 단계
    를 포함하고,
    상기 방법은:
    InGaN 물질을 상기 III-N 반도체 채널 층들로서 성장시키는 단계;
    적어도 상기 전이층들을 에피택셜하게 성장시킨 것에 후속하여 상기 실리콘 핀을 제거하는 단계; 또는
    적어도 상기 전이층을 에피택셜하게 성장시킨 것에 후속하여 상기 실리콘 핀을 실리콘계 유전체 물질로 변환시키는 단계 중 적어도 한 단계를 포함하는 방법.
  12. 제11항에 있어서, 상기 방법은 상기 전이층들, 채널 층들, 및 분극 층들을 에피택셜하게 성장시킨 것에 후속하여 상기 실리콘 핀을 선택적 에칭 화학 반응으로 제거하는 단계를 포함하거나, 또는 상기 방법은 상기 실리콘 핀의 최상위면을 플라즈마 또는 열 산화 공정에 노출시킴으로써 상기 전이층들, 채널 층들, 및 분극 층들을 에피택셜하게 성장시킨 것에 후속하여 상기 실리콘 핀을 실리콘계 유전체로 변환시키는 단계를 포함하는 방법.
  13. 제11항에 있어서, 상기 핀을 형성하는 단계는:
    20 nm보다 크지 않은 폭을 갖는 상기 실리콘 핀의 부분 주위에 절연 영역을 패터닝하는 단계; 및
    상기 절연 영역을 리세싱하여 100 nm보다 크지 않은 높이를 가진 상기 제1 및 제2 측벽들을 제공하는 단계를 더 포함하고,
    상기 방법은:
    상기 실리콘 핀을 제거하거나 상기 실리콘계 유전체 물질로 변환시키는 단계 전에 상기 핀의 길이를 따라 배치되는 구조적 지지체를 형성하는 단계를 더 포함하는 방법.
  14. 제11항에 있어서, 상기 게이트 적층을 형성하는 단계는:
    원자 층 피착 공정을 이용하여 상기 분극 층들 위에 하나 이상의 게이트 유전체 층을 피착하는 단계; 및
    원자 층 피착 공정을 이용하여 상기 게이트 유전체 층 위에 하나 이상의 게이트 전극 층을 피착하는 단계를 더 포함하는 방법.
  15. 제14항에 있어서, 상기 하나 이상의 게이트 유전체 층들을 피착하는 단계는 상기 III-N 반도체 채널 층과 대향하는 상기 전이층의 일 측 상에 게이트 유전체 층을 피착하는 단계를 더 포함하고,
    상기 제1 및 제2 결정질 전이층들을 에피택셜하게 성장시키는 단계는 결정질 산화물 및 III-N 반도체 중 적어도 하나를 100nm 미만의 두께로 성장시키는 단계를 더 포함하고, 상기 제1 및 제2 반도체 채널 층들은 50 nm 미만의 두께로 성장되고, 상기 제1 및 제2 분극 층들은 10 nm 미만의 두께로 성장되는 방법.
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