DE112011105988B4 - III-N-Materialstruktur für Gate-Aussparungstransistoren - Google Patents

III-N-Materialstruktur für Gate-Aussparungstransistoren Download PDF

Info

Publication number
DE112011105988B4
DE112011105988B4 DE112011105988.4T DE112011105988T DE112011105988B4 DE 112011105988 B4 DE112011105988 B4 DE 112011105988B4 DE 112011105988 T DE112011105988 T DE 112011105988T DE 112011105988 B4 DE112011105988 B4 DE 112011105988B4
Authority
DE
Germany
Prior art keywords
iii
layer
etch stop
semiconductor
stop layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE112011105988.4T
Other languages
English (en)
Other versions
DE112011105988T5 (de
Inventor
Han Wui Then
Marko Radosavljevic
Uday Shah
Niloy Mukherjee
Ravi Pillarisetty
Benjamin Chu-Kung
Jack Kavalieros
Robert Chau
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of DE112011105988T5 publication Critical patent/DE112011105988T5/de
Application granted granted Critical
Publication of DE112011105988B4 publication Critical patent/DE112011105988B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02241—III-V semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02258—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by anodic treatment, e.g. anodic oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H01L29/365—Planar doping, e.g. atomic-plane doping, delta-doping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Abstract

III-N-Transistor umfassend:- eine III-N-Halbleiterkanal-Schicht angeordnet über einem Substrat;- eine III-N-Halbleitersperrschicht, die über der Kanalschicht angeordnet ist, wobei die Sperrschicht eine größere Bandlücke aufweist als die der Kanalschicht;- eine III-N-Halbleiter-Ätzstoppschicht, die über der Sperrschicht angeordnet ist, wobei die Ätzstoppschicht eine Atomart umfasst, die in der Sperrschicht nicht vorhanden ist;- eine Gate-Elektrode angeordnet über einem ersten Teil der Ätzstoppschicht;- ein Oxid der Ätzstoppschicht, das zwischen der Ätzstoppschicht und der Gate-Elektrode angeordnet ist; und- III-N-Halbleiter-Source- und Drain-Zonen, die auf gegenüberliegenden Seiten der Gate-Elektrode angeordnet sind, wobei die Source- und Drain-Zonen jeweils eine stark n-dotierte III-N-Halbleiterschicht aufweisen, die über den zweiten Teilen der Ätzstoppschicht angeordnet ist.

Description

  • TECHNISCHES GEBIET
  • Ausführungsformen der vorliegenden Erfindung beziehen sich generell auf Mikroelektronik-Bauelemente und ihre Herstellung und insbesondere auf GaN-Gate-Aussparungstransistoren.
  • HINTERGRUND
  • Viele III-V-Transistortechnologien werden untersucht, um letztendlich die Siliziumtransistortechnologie damit zu ersetzen. Für viele III-V-Materialsysteme sind Metalloxid-Halbleiter (MOS) High Electron Mobility Transistor-(HEMT; Transistor mit hoher Elektronenbeweglichkeit)-Architekturen attraktiv. Für solch ein Bauelement sind Gate-Aussparen und Source/Drain-Nachwachsen zwei Herstellungsalternativen, die normalerweise praktiziert werden. Bei einer Gate-Aussparungstechnik schließt ein Ausgangsmaterial einen kompletten epitaxialen Halbleiterstapel ein, der stark dotierte (z. B. N+) Source/Drain-Schichten einschließt. Ein Teil des Epitaxiestapels, der die Source/Drain-Schichten einschließt, wird dann geätzt, um eine Aussparung zu bilden, in der eine Gate-Elektrode oder ein Gate-Stapel (einschließlich eines Gate-Isolators) in der unmittelbaren Nähe zu einer Kanalschicht des Epitaxiestapels angeordnet wird. Im Gegensatz dazu wird für eine Technik des Source/Drain-Nachwachsens eine Gate-Elektrode oder ein Gate-Stapel oder Dummy-Gate (das letztendlich über eine Austausch-Gate-Elektrode ersetzt wird) zuerst auf einem Ausgangsmaterial angeordnet, das einen Epitaxiestapel einschließt, bei dem die stark dotierten Source/Drain-Schichten fehlen. Nach der Gate-Bildung werden stark dotierte Source/Drain-Zonen dann um die Gate-Elektrode epitaxial gewachsen.
  • Eine vielversprechende III-V-Transistortechnologie basiert auf III-Nitriden (III-N), die allgemein als GaN-basierte Bauelemente bezeichnet werden. Während GaN MOS-HEMTs in der Theorie entweder durch die Technik des Gate-Aussparens oder des Source/Drain-Nachwachsens gebildet werden können, ist Gate-Aussparen praktisch gesprochen bei GaN-basierten Materialstapeln extrem schwierig, da einfache Nassätzlösungen aufgrund von starken chemischen Bindungen von GaN nicht praktikabel sind und keine bekannte Trockenätzstoppchemikalie als zuverlässig erachtet wird. Gate-Aussparungs-MOS-HEMTs haben den Vorteil eines ultraskalierten Gate-zu-Source- und Gate-zu-Drain-Abstandes, was den niedrigstmöglichen Transistor-Betriebswiderstand und Zugangswiderstand und, deshalb hohe Steilheit und hohes fT/fMax ermöglicht. Deshalb basieren Gate-Aussparungs-GaN-Bauelemente heute auf zeitlich festgelegtem Trockenätzen. Solch eine Herangehensweise erfordert die präzise Steuerung von Prozessparametern und die Epitaxialschichtdicke muss vorzeitig präzise bekannt sein. Dies hat negative Auswirkungen auf die Herstellbarkeit und Zuverlässigkeit, da geringfügiges Überätzen in Schäden am GaN-Kanal resultiert (z. B. Verlust an Schichtladung, Ladungsträgerbeweglichkeit, Zunahme an Grenzflächeneinfangszuständen usw.) und Unterätzen ebenfalls nachteilig Bauelementeparameter beeinflusst (z. B. schwache Steilheit, hoher Betriebswiderstand (RON) usw.).
  • Aufgrund der praktischen Schwierigkeit bei der Gate-Aussparungsherangehensweise, fokussiert sich die überwiegende Mehrheit der GaN HEMT- und MOS-HEMT-Forschung auf das Nachwachsen von Source und Drain nach der Bildung des Gate-Stapels. Jedoch stellt das Nachwachsen von einer N+ GaN-Source- und Drain-Zone auch viele technische Herausforderungen. Beispielsweise beträgt die Wachstumstemperatur der metallorganischen Gasphasenepitaxie (MOVPE) von N+ GaN über 1000°C. Solch eine hohe Temperatur schließt die Bildung des High-k-Gate-Dielektrikums vor dem Source/Drain-Nachwachsen aus, da verschiedene Gate-Dielektrika, die durch die Atomlagenabscheidung (ALD) gebildet werden, wie HfO2, kristallisieren und sich anderweitig verschlechtern. Ähnlich diffundieren verschiedene Metall-Gate-Elektrodenmaterialien, die für eine spezielle Austrittsarbeit auch wünschenswert sind, und verschlechtern sich bei solch hohen Temperaturen. Während die Molekularstrahlepitaxie-(MBE)-Wachstumstemperatur von N+ GaN kleiner als 1000 °C ist, da MBE eine Sichtlinien-Abscheidungstechnik, resultieren „Schatten“-Effekte in suboptimaler (z. B. hoher Widerstand) und inkonsistenter Bauelementeleistung. Diese Herausforderungen erforderten deshalb generell die Verwendung eines komplexeren Austausch-Gate-Verfahrens, um eine Source/Drain-Nachwachsen-Technik bei GaN-basierten Bauelementen zu beeinflussen.
  • Gate-Aussparungs-GaN MOS HEMTs, die hoch N+ dotierte III-N-Schichten als Kontaktierungsschicht einsetzen, um niederohmige ohmsche Kontakte zu Source/Drain-Metall zu bilden, sind eine attraktive Bauelementearchitektur, die für selbstausgerichtete Gate-Strukturen und ultraskalierte Abstandselemente-Dielektrika zugänglich ist, um einen extrem niedrigen Zugangswiderstand von Source und Drain zum Kanal zu ermöglichen. Die Fähigkeit, einen niedrigen Zugangswiderstand zu erreichen gekoppelt mit der Fähigkeit, die Gate-Länge zum tiefen Submikron-System zu skalieren, ist für das Erreichen eines niedrigen RON wichtig. Des Weiteren bietet die Ausgsparungs-Gate-Technik als ein Gate-Last-Verfahren viele Vorteile, einschließlich des Ermöglichens einer Fülle von temperatursensitiven High-k- und Metall-Gate-Lösungen. Diese Vorteile zusammen mit der Gate-Aussparungs-Technik, die in der Lage ist, die Gate-Dielektrikumdicke aggressiv zu skalieren, machen einen GaN-basierten Gate-Aussparungs-MOS-HEMT zu einer in hohem Maße vorteilhaften Architektur. Epitaxialstapelmaterialien für herstellbare Gate-Aussparungs-Techniken sind deshalb vorteilhaft.
  • Das Dokument US 2007 / 0 278 507 A1 offenbart einen Feldeffekttransistor und ein Verfahren zum Herstellen des Transistors. Auf einem Substrat ist eine Schichtstruktur von Nitrid-Halbleitermaterialien angeordnet. Die Schichtstruktur umfasst eine Übergangsschicht aus Aluminiumnitrid, eine weitere Übergangsschicht aus GaN, eine Abstandsschicht aus Aluminiumnitrid, eine N-Typ-Schicht Aluminiumgalliumnitrid und eine Abdeckschicht von N-Typ Indiumgalliumnitrid. Die N-Typ-Schichten sind mit Silizium dotiert. In der Abdeckschicht ist eine Aussparung gebildet, in welcher eine Gate-Elektrode angeordnet ist. Des Weiteren sind eine Source-Elektrode und eine Drain-Elektrode vorgesehen.
  • Aufgabe ist es, verbesserte Technologien für Gate-Aussparungs-Transistoren bereitzustellen.
  • Es sind ein Transistor nach Anspruch 1, ein Transistor nach Anspruch 10 sowie ein Verfahren zum Herstellen eines Transistors nach Anspruch 14 offenbart. Weitere Ausführungsformen sind Gegenstand von abhängigen Ansprüchen.
  • Figurenliste
  • Ausführungsformen der vorliegenden Erfindung sind beispielhaft und nicht einschränkend veranschaulicht und können mit Bezugnahme auf die folgende ausführliche Beschreibung vollständiger verstanden werden, wenn sie in Verbindung mit den Figuren betrachtet werden, bei denen:
    • 1A veranschaulicht eine Seitenansicht eines Querschnitts durch einen III-N-MOS-Transistor mit einem zusammengesetzten Gate-Dielektrikum als erläuterndes Beispiel;
    • 1B veranschaulicht eine Seitenansicht eines Querschnitts durch einen III-N-MOS-Transistor mit einem III-N-Gateoxid als erläuterndes Beispiel;
    • 2 ist ein Ablaufdiagramm, das ein Verfahren zur Herstellung des III-N-MOS-Transistors von 1A gemäß einer Ausführungsform veranschaulicht;
    • Die 3A, 3B, 3C, 3D, 3E und 3F veranschaulichen Seitenansichten eines Querschnitts durch einen III-N-MOS-Transistor, nachdem bestimmte Arbeitsvorgänge im Verfahren von 2 gemäß einer Ausführungsform ausgeführt wurden;
    • 4A ist eine grafische Darstellung, die eine Bandlücke und einen Elektronenaffinitätsraum für eine Ätzstoppschicht gemäß Ausführungsformen darstellt;
    • 4B ist eine Tabelle, die Parameter, welche für eine fotochemische Oxidation gemäß einer Ausführungsform relevant sind, vergleicht;
    • 5 ist ein Funktionsdiagramm einer SOC-Implementierung einer Mobile Computing-Plattform gemäß einer Ausführungsform der vorliegenden Erfindung; und
    • 6 ist ein Funktionsblockdiagramm, das weiter Komponenten der Mobile Computing-Plattform von 5 gemäß einer Ausführungsform veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der folgenden Beschreibung werden zahlreiche Details angeführt, für einen Fachmann ist es jedoch offensichtlich, dass die vorliegende Erfindung ohne diese speziellen Details praktiziert werden kann. In einigen Fällen werden wohlbekannte Verfahren und Geräte in Blockdiagrammform statt im Detail gezeigt, um Ausführungsformen der vorliegenden Erfindung nicht zu verschleiern. Verweise in dieser Beschreibung auf „eine Ausführungsform“ bedeuten, dass ein bestimmtes Merkmal, eine Struktur, Funktion oder Charakteristikum, das in Verbindung mit der Ausführungsform beschrieben wird, zumindest in einer Ausführungsform der vorliegenden Erfindung enthalten ist. Somit bezieht sich das Auftreten des Ausdrucks „bei einer Ausführungsform“ an verschiedenen Stellen in der Beschreibung nicht zwingend auf dieselbe Ausführungsform. Des Weiteren können die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika auf jegliche geeignete Weise in einer oder mehreren Ausführungsformen kombiniert sein.
  • Beispielsweise kann eine erste Ausführungsform mit einer zweiten Ausführungsform überall dort kombiniert werden, wo die zwei Ausführungsformen sich nicht gegenseitig ausschließen.
  • Die Begriffe „gekoppelt“ und „verbunden“ zusammen mit ihren Ableitungen, können hier verwendet sein, um strukturelle Beziehungen zwischen Komponenten zu beschreiben. Es sollte selbstverständlich sein, dass diese Begriffe nicht als Synonyme füreinander zu verstehen sind. Vielmehr kann bei bestimmten Ausführungsformen „verbunden“ verwendet werden, um anzuzeigen, dass zwei oder mehr Elemente in direktem physischen oder elektrischen Kontakt miteinander stehen. „Gekoppelt“ kann verwendet sein, um anzuzeigen, dass zwei oder mehr Elemente in irgendeinem mittelbaren oder unmittelbaren (mit anderen eingreifenden Elementen dazwischen) physischen oder elektrischen Kontakt miteinander stehen und/oder dass die zwei oder mehr Elemente miteinander arbeiten oder interagieren (z. B. wie in einer Ursache-Wirkung-Beziehung).
  • Die Begriffe, „unter“, „zwischen“ und „auf“ verweisen wie hier verwendet auf eine relative Lage einer Materialschicht in Bezug auf andere Schichten. Als solches kann beispielsweise eine Schicht, die über oder unter einer anderen Schicht angeordnet ist, direkt in Kontakt mit der anderen Schicht sein oder sie kann eine oder mehrere Zwischenschichten aufweisen. Des Weiteren kann eine zwischen zwei Schichten angeordnete Schicht direkt in Kontakt mit den zwei Schichten sein oder sie kann eine oder mehrere Zwischenschichten aufweisen. Im Gegensatz dazu ist eine erste Schicht „auf“ einer zweiten Schicht in direktem Kontakt mit dieser zweiten Schicht. Hier werden III-N-Transistoren mit einer Gate-Aussparungs-Architektur und Fertigungsmethoden beschrieben. Ein Ausgangsmaterial weist einen Epitaxiestapel einschließlich einer dotierten III-N-Halbleiter-Source/Drain-Schicht und einer III-N-Halbleiter-Ätzstoppschicht, die zwischen der Source/Drain-Schicht und einer III-N-Halbleiterkanal-Schicht angeordnet ist. Ein fotochemisches Nassätzverfahren, wie eines das fotochemische Oxidation einsetzt, weist eine Selektivität zur Source/Drain-Schicht über die Ätzstoppschicht auf, was es erlaubt, dass eine Aussparung durch den Epitaxiestapel gebildet und auf der Ätzstoppschicht landen kann. Bei Ausführungsformen ist die Ätzstoppschicht nichtopfernd und eine Gate-Elektrode ist über der Ätzstoppschicht gebildet, um einen Gate-Aussparungs-III-N-HEMT zu bilden. Bei einer weiteren Ausführungsform ist wenigstens ein Teil der Ätzstoppschicht oxidiert und eine Gate-Elektrode ist über der oxidierten Ätzstoppschicht gebildet, um einen Gate-Aussparungs-III-N-MOSFET mit einem III-N-Oxid zu bilden. Bei einer weiteren Ausführungsform ist ein High-k-Dielektrikum über dem III-N-Oxid und eine Gate-Elektrode über dem High-k-Dielektrikum für einen Gate-Aussparungs-III-N-MOSFET mit einem zusammengesetzten Gate-Dielektrikum-Stapel gebildet.
  • 1A veranschaulicht eine Seitenansicht eines Querschnitts durch einen Gate-Aussparungs-III-N-MOS-Transistor 100 mit einem zusammengesetzten Gate-Dielektrikum gemäß einem erläuternden Beispiel. Generell ist der Transistor 100 ein Majoritätsladungsträger (Elektron) und Gate-Spannungs-gesteuertes Bauelement (d. h., ein FET), das allgemein als ein HEMT bezeichnet wird, und während es zur Übersichtlichkeit als planar dargestellt ist, ist es selbstverständlich, dass bekannte Techniken auch angewandt werden können, um einen nichtplanaren Transistor zu erreichen. Der Transistor 100 ist auf einer Pufferschicht 102 angeordnet, die auf einem nicht veranschaulichten Träger- oder Donatorsubstrat angeordnet ist. Bei einer solchen Ausführungsform ist die Pufferschicht 102 eine untere (erste) Schicht des III-N-Halbleiterbauelement-Stapels 110 gewachsen auf einem Trägersubstrat oder eine Unterschicht eines III-N-Halbleiterbauelement-Stapels 110 übertragen auf ein Donatorsubstrat. Bei einer speziellen Ausführungsform ist die Pufferschicht 102 GaN, das auf einem (001) Silizium-Trägersubstrat angeordnet ist, was die bevorzugte Orientierung für die Bildung von Siliziumtransistoren ist und daher für Ausführungsformen bevorzugt wird, bei denen der III-N-Transistor 100 mit planarer oder nichtplanarer Silizium-CMOS-Transistortechnologie monolithisch integriert werden soll. Bei alternativen Ausführungsformen kann das Trägersubstrat auch aus anderen Materialien als Silizium bestehen. Beispielsweise kann das Trägersubstrat GaN (in welchem Fall eine Pufferschicht 102 nicht erforderlich ist), Kohlenstoff (SiC) und Saphir sein.
  • Funktionell ist der Halbleiterbauelement-Stapel 110 in eine Kanalschicht 104, eine Ladung induzierende Schicht und/oder eine obere Sperrschicht 106, eine Ätzstoppschicht 108, eine Source/Drain-Übergangsschicht 110 und eine Source/Drain-Schicht 112 unterteilt. Bei der beispielhaften Ausführungsform ist die Kanalschicht 104 im Wesentlichen einkristallin, und obwohl sie hier als „monokristallin“ bezeichnet wird, ist es für einen Fachmann offensichtlich, dass ein niedriges Nievau an Kristallfehlern dessen ungeachtet als Artefakte eines unvollständigen Epitaxialwachstumverfahrens vorhanden sein können. Innerhalb der Kanalschicht 104 gibt es eine kristalline Anordnung eines ersten Halbleitermaterials, das eine oder mehrere Gruppe-III-Elemente und Stickstoff (d. h., einen III-N-Halbleiter) einschließt. Generell sollte der III-Nitrid-Halbleiter in der Kanalschicht 104 eine relativ hohe Ladungsträgerbeweglichkeit aufweisen, und deshalb ist in Ausführungsformen die Kanalschicht 104 im Wesentlichen undotiertes III-Nitrid-Material (d. h., die Störstellenkonzentration ist minimiert) für eine minimale Störstellenstreuung. Wie veranschaulicht, weist der Transistor 100 keine durch Unreinheitsdotierstoffgradienten gebildete Sperrschichten auf, um Nachteile zu vermeiden, die mit der Dotierungsdiffusion, dem Streuvorgang und der Durchbruchspannungsverschlechterung verbunden sind.
  • Bei einer ersten beispielhaften Ausführungsform ist die Kanalschicht 104 GaN. Bei einer zweiten beispielhaften Ausführungsform ist die Kanalschicht 104 Indiumnitrid (InN). Bei einer dritten beispielhaften Ausführungsform ist die Kanalschicht 104 eine Dreifachlegierung aus GaN, wie Aluminiumgalliumnitrid (AlxGa1-xN). Bei einer vierten beispielhaften Ausführungsform ist die Kanalschicht 104 eine Dreifachlegierung aus InN, wie Aluminiumindiumnitrid (AlxIni-xN). Bei weiteren Ausführungsformen ist die Kanalschicht 104 eine Vierstofflegierung einschließlich wenigstens eines Gruppe-III-Elementes und von Stickstoff, wie InxAlyGal-x-yN. Abhängig von der Ausführungsform beträgt die Kanalschicht 104 zwischen 5 nm und 20 nm in der Dicke.
  • Wie veranschaulicht, in 1A befindet sich auf wenigstens der Oberseite der Kanalschicht 104 eine obere Sperrschicht 106. Die obere Sperrschicht 106 dient dazu Träger durch Induzieren einer Schichtladung, die allgemein als ein 2D-Elektronengas (2DEG) bezeichnet wird, innerhalb der Kanalschicht 104 bereitzustellen. Während die obere Sperrschicht 106 als die einzige Quelle von Schichtladung dienen kann, kann eine separate Ladung induzierende Schicht (nicht dargestellt) auch zwischen der Kanalschicht 104 und der oberen Sperre 108 für einen potenziell reduzierten Legierungsstreuvorgang und höhere Beweglichkeit in der Kanalschicht 104 angeordnet werden. Eine untere Sperrschicht (nicht dargestellt) kann auch unter der Kanalschicht 104 angeordnet werden, um die Bereitstellung von Kanalladungsbegrenzung für die Steuerung von Kurzkanalwirkungen (SCE) zu unterstützen, da die Longitudinal-Kanallänge (LG) skaliert ist. Eine untere Sperrschicht ist jedoch in der beispielhaften Ausführungsform nicht eingeschlossen, da ihre Präsenz die Qualität und Zusammensetzung der Kanalschicht 104 nachteilig beeinträchtigen kann und sie von wenig Bedeutung für Ausführungsformen der vorliegenden Erfindung ist. Generell können irgendwelche III-N-Materialien für die obere Sperrschicht 106 verwendet werden, wie abhängig vom III-N-Material, das für die Kanalschicht 104 ausgewählt wird, um die obere Sperrschicht 106 mit einer größeren Bandlücke bereitzustellen als die Kanalschicht 104. Vorzugsweise ist die obere Sperrschicht 106 im Wesentlichen monokristallin (d. h., sie weist eine Dicke unter der kritischen Dicke für die gegebene Zusammensetzung auf) und ist gitterangepasst an das III-N-Material, das in der Kanalschicht 104 verwendet wird. Bei der beispielhaften Ausführungsform besteht die obere Sperrschicht 106 aus einem zweiten III-N-Material, das die gleiche Kristallausprägung wie die der Kanalschicht 104 aufweist, um eine Heterogrenzfläche zu bilden. Bei der beispielhaften Ausführungsform, bei der die Kanalschicht 104 GaN ist, ist die obere Sperrschicht 106 intrinsisches Ali-x-yInxGayN (x, y < 1). Bei anderen Ausführungsformen ist die obere Sperrschicht 106 intrinsisches AlxIn1-xN, obwohl es praktisch schwierig ist, einen Übergang eines Wachstums von GaN (für die Kanalschicht 104) zu einem Film frei von Ga zu bewirken. Bei einem Beispiel, bei dem die obere Sperrschicht 106 Al1-x-yInxGayN ist, ist x + y kleiner als 0,25. Bei anderen Ausführungsformen ist die obere Sperrschicht 106 AlxGai-xN oder InzGa1-zN. Die obere Sperrschicht 106 kann weiter jeden mehrschichtigen Stapel von III-Nitriden, wie beispielsweise ein AlxIni-xN/AlN-Stapel mit der AlN-Schicht des Stapels neben der Kanalschicht 104 (als eine Ladung induzierende Schicht mit verbesserter Beweglichkeit relativ dazu, AlxIn1-xN neben der Kanalschicht 104 zu haben). Abhängig von der Ausführungsform weist die obere Sperrschicht 106 eine Dicke auf, die zwischen 1 nm und 5 nm liegt.
  • Die Source/Drain-Übergangsschicht 110 ist funktionell ein Übergang zur Source/Drain-Schicht 112. Von der Zusammensetzung her ist die Source/Drain-Übergangsschicht 110 ein III-N-Halbleitermaterial und kann von der Zusammensetzung her eingestuft werden. Als eine Übergangsschicht muss es einen minimalen (intrinsischen) Dotierungsgrad geben, obwohl es bei einigen Ausführungsformen eine leichte n-Dotierung geben kann. Wie weiter an anderer Stelle hierin beschrieben, wird eine chemische Ätzselektivität zwischen der Source/Drain-Übergangsschicht 110 und der Ätzstoppschicht 108 erreicht, und deshalb ist die Zusammensetzung der Source/Drain-Übergangsschicht 110 auf eine eingeschränkt, die im selektiven Aussparungsätzverfahren geätzt wird. In der beispielhaften Ausführungsform ist die Source/Drain-Übergangsschicht 110 GaN und sie ist absichtlich dotiert.
  • Die Source/Drain-Schicht 112 soll einen niedrigen Kontaktwiderstand für ein ohmsches Kontaktmetall 114 für jeweils eine Source 135 und einen Drain 145 bereitstellen. Als solches ist die Source/Drain-Schicht 112 stark unrein mit beispielsweise jeder n-Dotierung dotiert, die für III-N-Halbleiter aus dem Stand der Technik bekannt ist, wie z. B., aber nicht beschränkt auf, Silizium (Si). Bei der beispielhaften Ausführungsform ist die Source/Drain-Schicht 112 GaN (n-Typ), obwohl anderes III-N-Material mit niedriger Bandlücke, wie InxGa1-xN und InN, auch für die Bildung niederohmiger Kontakte verwendet werden kann. Die Auswahl von III-N-Materialien für die Source/Drain-Schicht 112 ist insbesondere dort uneingeschränkt, wo die Source/Drain-Schicht 112 vollständig trockenplasmageätzt werden soll, wobei das Trockenätzen an einer geätzten Aussparungstiefe, die innerhalb der Source/Drain-Übergangsschicht 110 fällt, beendet wird, sodass keine Notwendigkeit besteht, dass die Source/Drain-Schicht 112 keine Zusammensetzung aufweisen muss, die durch das Aussparungsätzverfahren ätzbar ist, das verwendet wird, um die Source/Drain-Übergangsschicht 112 zu löschen.
  • Über der oberen Sperrschicht 106 und unter der Source/Drain-Übergangsschicht 112 ist die Ätzstoppschicht 108 angeordnet. Es ist die Einbindung der Ätzstoppschicht innerhalb des Stapels 110, die eine gute Steuerung der III-N-Gate-Aussparungs-Herstellungstechnik ermöglicht, wie es an anderer Stelle hierin weiter beschrieben ist. Bei weiteren Ausführungsformen wird die Ätzstoppschicht weiter verwendet, um ein Grenzflächen-Oxid von hoher Qualität über der Kanalschicht 104 zu bilden und einen niedrigen RON zwischen Source und Drain sowie eine niedrige Kniespannung für eine hohe HF-Leistungsausgabe zu erreichen.
  • Generell soll die Ätzstoppschicht 108 eine Zusammensetzung oder Unreinheit aufweisen, die sich wenigstens von der Source/Drain-Übergangsschicht 110 unterscheidet und sich weiter von der Source/Drain-Schicht 112, sowie der oberen Sperrschicht 106 unterscheiden kann. Die Ätzstoppschicht kann vorteilhafterweise aus einer unterschiedlichen Zusammensetzung bestehen wie die obere Sperrschicht 106, sodass die Dicke der Ätzstoppschicht die Menge an Schichtladung in der Kanalschicht 104 nicht nachteilig beeinträchtigt oder variiert und weiter die obere Sperrschicht von einer zusätzlichen funktionellen Beschränkung bezüglich ihrer Zusammensetzung befreit. Bei Ausführungsformen umfasst deshalb die Ätzstoppschicht 108 eine Atomart, die in der Sperrschicht 106 nicht vorhanden ist.
  • Insbesondere muss die Zusammensetzung einschließlich Unreinheitsdotierstoffen so sein, dass wenigstens eines aus einer Elektronenaffinität oder einer Bandlücke der Ätzstoppschicht 108 ausreichend groß ist, sodass ein fotochemisches Ätzverfahren, das fähig ist, die Source/Drain-Übergangsschicht 110 zu ätzen, entweder vollständig unfähig ist, die Ätzstoppschicht 108 zu ätzen, oder sie mit einer Rate ätzt, die wenigstens eine Größenordnung langsamer ist die der Source/Drain-Übergangsschicht 110.
  • 4A ist eine grafische Darstellung die qualitativ unterschiedliche Zonen innerhalb eines Bandlückenenergie-(Eg) und Austrittsarbeits-(Wf)-Raums darstellt, wobei WF = Eaff + (Ec - Ef), wobei Ec = Leitungsbandkante und Ef = Fermikante. Wie veranschaulicht, befindet sich die Ätzstoppschicht idealerweise innerhalb der Zone mit hoher Bandlücke, hoher Austrittsarbeit 408, während die Source/Drain-Schichten, die ätzbar sein sollen (z. B. die Source/Drain-Übergangsschicht) auf die Zone mit niedriger Bandlücke, niedriger Austrittsarbeit 410 begrenzt sind. Die relativen Größen der Zonen 408 und 410 sowie ihre relativen Positionen innerhalb des veranschaulichten Raumes sind eine Funktion der speziellen Ätzverfahrensbedingungen.
  • Bei einer ersten Ausführungsform ist die Ätzstoppschicht 108 eine abrupt Delta-p-dotierte oder einheitlich p-dotierte III-N-Halbleiterschicht. Bei Ausführungsformen ist der p-Dotierstoff Mg, obwohl jeder andere aus dem Stand der Technik bekannte p-Dotierstoff auch verwendet werden kann (z. B. Be). Bei der beispielhaften Ausführungsform ist die Ätzstoppschicht 108 p-dotiertes GaN (p-GaN). Bei anderen Ausführungsformen ist die Ätzstoppschicht 108 eine p-dotierte Legierung aus GaN mit InN oder AlN. Ungeachtet ob die Ätzstoppschicht 108 GaN oder eine GaN-Legierung mit InN und/oder AlN ist, kann die p-Dotierungskonzentration von 1e15 bis zu ungefähr 1e18 pro cm<-3> reichen. Für solche Ausführungsformen weist die Ätzstoppschicht 108 eine Dicke von nur 1-5 nm und vorzugsweise kleiner als 4 nm auf, sodass Träger wirksam durch die Zonen der Ätzstoppschicht 108 tunneln können, die unter Source 135 und Drain 145 angeordnet ist, da die Ätzstoppschicht 108 wenigstens in diesen Zonen des Transistors 100 nicht opfernd ist.
  • Bei einer zweiten Ausführungsform ist die Ätzstoppschicht 108 eine In enthaltende III-N-Halbleiterschicht wie InxAlyN oder InxGayN. InN weist eine der höchsten Elektronenaffinitäten von allen Halbleitermaterialien auf, die als Basis für ein selektives Aussparungsätzverfahren wie es hier an anderer Stelle beschrieben wird, dienen kann. Bei weiteren Ausführungsformen ist die In enthaltende III-N-Ätzstoppschicht 108 p-dotiert, um die Ätzstoppschicht 108 noch entfernter von der Zone 410 zu platzieren (4A). P-Dotierung ist insbesondere für InxGayN vorteilhaft, da die relativ kleinere Bandlücke sie anfälliger für die fotochemischen Ätzverfahren, die hier an anderer Stelle beschrieben sind, macht, während P-Dotierung das Ec-Ef erhöht, und deshalb die WF, was die Effektivität als ein Ätzstopp erhöht. Bei den In enthaltenden Ausführungsformen weist die Ätzstoppschicht 108 erneut eine Dicke von nur 1-5 nm und vorzugsweise kleiner als 4 nm auf, um Trägertunnelung durch jegliche Band-Offsets, die durch die Ätzstoppschicht 108 in die Source/Drain-Zone induziert sind, zu verbessern.
  • Bei einer dritten Ausführungsform ist die Ätzstoppschicht 108 ein breiter Bandlücken-III-N-Halbleiter (d. h., mit einer erheblich breiteren Bandlücke als die der Source/Drain-Schichten (z. B. Source/Drain-Übergangsschicht 110), die ätzbar sein sollen. Generell soll die Bandlücke der Ätzstoppschicht 108 die Energiequanten der im fotochemischen Ätzverfahren eingesetzten Laserbeleuchtung überschreiten. Bei der beispielhaften Ausführungsform, bei der die Source/Drain-Übergangsschicht GaN ist, mit einer Bandlücke von ca. 3,4 eV, weist die Ätzstoppschicht 108 vorzugsweise eine Bandlücke von höher als 3,4 eV auf, wobei ein Beispiel Al0,8In0,2N mit einer Bandlücke von 5,5 eV und AlN von ca. 6,2 eV ist. Al0,8In0,2N hat den Vorteil, nahezu gitterangepasst an GaN zu sein. Bei den Ausführungsformen mit breiter Bandlücke muss die Ätzstoppschicht 108 kleiner als 5 nm sein und am vorteilhaftesten eine Dicke von nur 1-3 nm für die Trägertunnelung durch jeglichen Band-Offset aufweisen, der durch die Ätzstoppschicht 108 an den Source/Drain-Zonen induziert wird (was als signifikanter erwartet werden kann als für die In enthaltenden Ätzstoppschicht-Ausführungsformen).
  • Bei einer vierten Ausführungsform umfasst die Ätzstoppschicht 108 eine einzelne Legierung aus GaN, InN und AlN. Bei weiteren Ausführungsformen ist die einzelne Legierung vorteilhafterweise wie oben beschrieben p-dotiert, um ein Aussparungsätzverfahren weiter zu unterdrücken, was die Ätzselektivität verbessert. Die Optimierung der Legierungszusammensetzung bleibt einem Fachmann überlassen, da die Effizienz einer besonderen Ätzstoppschichtzusammensetzung von den speziellen Aussparungsätzverfahrensbedingungen abhängig ist. Bei den Legierungsausführungsformen weist die Ätzstoppschicht 108 auch erneut eine Dicke von nur 1-5 nm und vorzugsweise kleiner als 4 nm auf
  • Bei einer fünften Ausführungsform ist die Ätzstoppschicht 108 ein mehrschichtiger Stapel, der wenigstens zwei der oben beschriebenen Materialschichten enthält (d. h., die Ausführungsformen 1-4 der Ätzstoppschicht 108 ). Bei mehrschichtigen Ausführungsformen weist die Ätzstoppschicht 108 vorteilhafterweise eine Dicke von nur 1-7 nm und vorzugsweise kleiner als 5 nm auf.
  • Wie weiter veranschaulicht in 1A, ist eine III-N-Oxidschicht 120 über einem Teil der Ätzstoppschicht 108 unter einer Gate-Elektrode 120 angeordnet. Wenn 120 (thermisch oder durch Plasmaoxidation) gewachsen ist, während die Schichten 110 und 112 unmaskiert sind, bildet sich eine III-N-Oxidschicht 121 auch entlang der Seitenwand von 110 und 112 (und auch auf der Oberseite von 112). Das III-N-Oxid 121 an den Seitenwänden ist vorteilhaft für das Bilden eines selbstausgerichteten Abstandselements, das die Gate-Elektrode von den Source-Drain-Schichten 112 durch einen gesteuerten und symmetrischen Betrag trennt.
  • Generell ist die III-N-Oxidschicht 120 (und 121) ein Oxid der Ätzstoppschicht 108, und deshalb ist die genaue Zusammensetzung der III-N-Oxidschicht 120 eine Funktion der Zusammensetzung der Ätzstoppschicht 108. Beispielsweise umfasst bei einer besonders vorteilhaften Ausführungsform, bei der die Ätzstoppschicht 108 p-GaN ist, die III-N-Oxidschicht 120 MgGaON. Bei einer weiteren beispielhaften Ausführungsform, bei der die Ätzstoppschicht mehrschichtig ist (d. h., die fünfte oben beschriebene Ausführungsform), ist nur die obere Schicht der mehrschichtigen Ätzstoppschicht oxidiert (z. B. AlxMgyGazON/p-GaN/AlN). Indem es ein Oxid der III-N-Schicht ist, die oxidiert ist, kann das III-N-Oxid 120 als ein „natives“ Oxid betrachtet werden, jedoch unterscheidet sich das III-N-Oxid 120 von dem, das sich spontan in Fertigungsumgebungen bei Standardtemperatur und -druck bildet, dadurch, dass wenigstens eines von Dicke oder Qualität (z. B. Grenzflächeneinfangdichte) des III-N-Oxids 120 größer ist als der spontan gebildete Film.
  • Bei der beispielhaften Ausführungsform ist die Ätzstoppschicht 108 nicht vollständig oxidiert (d. h., die Ätzstoppschicht 108 verbleibt zwischen dem III-N-Oxid 120 und der Sperrschicht 106). Dies stellt sicher, dass die Sperrschicht 106 (die potenziell Vt durch Schichtladungsveränderung beeinflusst) an einigen Orten aufgrund von Uneinheitlichkeiten in den aufgebrachten Epitaxialschichtdicken, dem Aussparungsätzen und dem Ätzstopp-Oxidationsverfahren nicht oxidiert wird. Bei speziellen Ausführungsformen weist die III-N-Oxidschicht 120 eine Dicke von 4-6 nm auf, die zwischen 1-2 nm der Ätzstoppschicht 108 verbraucht.
  • Bestimmte Oxide von III-N (z. B. GaN) sind sehr stabil und fähig, Grenzflächen mit außergewöhnlich hoher Qualität mit GaN zu bilden, die eine niedrige Grenzflächeneinfangszustandsdichte zeigen (z. B. Dit von ~1e10/cm2-eV). Als solches ist das III-N-Oxid ein gutes Gateoxid für den MOS-Transistor 100. GaON weist jedoch eine relativ niedrige Bandlückenenergie von ungefähr 4,4 eV auf.
  • Magnesiumoxid weist eine vorteilhafterweise große Bandlücke von 7,3 eV sowie eine moderat hohe Dielektrizitätskonstante (k) von 9,8 auf. Bei Ausführungsformen der vorliegenden Erfindung, bei denen die Ätzstoppschicht p-GaN ist, wird von der oxidierten Schicht (MgGaON) erwartet, dass sie ein hervorragendes Oxid für den MOS-Transistor 100 ist. Ähnlich ist Aluminiumoxid mit einer Bandlücke von ~9 eV und einem k-Wert von 9 vorteilhaft. Von der Einbindung von Stickstoff in Oxiden ist auch bekannt, dass sie die Qualität und Zuverlässigkeit des Oxids verbessert, sodass AlxMgyGazON ein hervorragendes Oxid für den MOS-Transistor 100 ist. In der in 1A veranschaulichten Ausführungsform wird eine nicht native (Nicht-III-N) dielektrische Schicht 130 auf der III-N-Oxidschicht 120 angeordnet, um einen zusammengesetzten Gate-Dielektrikum-Stapel zu bilden. Bei den beispielhaften Ausführungsformen weist die nicht native dielektrische Schicht 130 eine höhere Dielektrizitätskonstante auf als die der III-N-Oxidschicht 120. Bei speziellen Ausführungsformen ist die nicht native dielektrische Schicht 130 ein High-k-Dielektrikum, wie z. B., aber nicht beschränkt auf, HfO2, ZrO2, HfOSiO, TaSiO, AlSiO, HfON, ZrSiON, HfSiON. Mit der Hinzufügung des High-k-Gate-Dielektrikums werden die hochqualitativen Grenzflächenmerkmale von der III-N-Oxidschicht 120 sowie ultraniedrige Gate-Verluste erreicht.
  • Während das zusammengesetzte Dielektrikum von 1A die Vielzahl von Funktionen der Ätzstoppschicht 108 veranschaulicht (z. B. als eine Bekeimungsschicht für ein besonders vorteilhaftes III-N-Oxid), ist es jedoch offensichtlich, dass ein MOS-HEMT-Transistor auch das III-N-Oxid alleine ohne die Hinzufügung eines nicht nativen High-k-Dielektrikums einsetzen kann. Bei noch erläuternden Beispielen (z. B. veranschaulicht durch den MOS-Transistor 105 in 1B) kann die nicht native dielektrische Schicht 130 direkt auf der Ätzstoppschicht 108 ohne dazwischenliegende 1-2 nm von III-N-Oxid angeordnet werden.
  • Über dem Gate-Dielektrikum (z. B. auf der nicht nativen dielektrischen Schicht 130) ist die Gate-Elektrode 120 angeordnet, die in der Aussparung zwischen Source 135 und Drain 145 angeordnet ist. Generell kann jedes für III-N-Bauelemente aus dem Stand der Technik bekannte Gate-Material eingesetzt werden. Bei einer beispielhaften Ausführungsform schließt die Gate-Elektrode 120 ein Austrittsarbeit-Metall ein, das, auf der nicht nativen dielektrischen Schicht 130 angeordnet ist, und ein Füllmetall, das über dem Austrittsarbeit-Metall angeordnet ist, obwohl die Ausführungsformen der vorliegenden Erfindung nicht durch die Gate-Elektroden-Zusammensetzung begrenzt werden.
  • 2 ist ein Ablaufdiagramm, das ein Verfahren 200 zur Herstellung des III-N-MOS-Transistors von 1A gemäß einer Ausführungsform veranschaulicht. Die 3A, 3B, 3C, 3D, 3E und 3F veranschaulichen Seitenansichten eines Querschnitts durch einen III-N-MOS-Transistor, nachdem bestimmte Arbeitsvorgänge im Verfahren 200 gemäß einer Ausführungsform ausgeführt wurden.
  • Unter Bezugnahme auf 2 beginnt Verfahren 200 bei Arbeitsvorgang 201 mit dem Empfangen eines Ausgangsmaterials, das den vollen Epitaxiestapel aufweist (z. B. Epitaxiestapel 110, wie veranschaulicht in 3A), wobei die Schichten 102, 104, 106, 108, 110 und 112 im Wesentlichen wie an anderer Stelle hierin beschrieben sind. Mit dem gesamten Epitaxiestapel 110 wird kein Source/Drain-Nachwachsen im Verfahren 200 ausgeführt.
  • Bei Betrieb 205 wird ohmisches Metall auf der Source/Drain-Halbleiterschicht 112 abgelagert und gemustert, um beispielsweise die ohmischen Metallkontakte 114 zu bilden, die in 3B veranschaulicht sind. Jedes konventionelle ohmische Metall kann verwendet werden, da die vorliegende Erfindung in dieser Beziehung nicht begrenzt ist.
  • Fortfahrend mit 2 wird bei Betrieb 210 eine Aussparung unter Verwendung von Standardtechniken (z. B. Maskieren und Freilegen) gemustert und dann in die stark n-dotierte III-N-Source/Drain-Schicht mit einem Trocken-(Plasma)-Ätzverfahren, das auf die spezielle Zusammensetzung der III-N-Source/Drain-Schicht anwendbar ist, geätzt. Beispielsweise gibt es viele bekannte Plasmaätzverfahren für die beispielhafte n-GaN-Source/Drain-Schicht 112. Bei einer bestimmten Ausführungsform ist das Trockenätzen ein zeitlich festgelegtes Verfahren, das darauf abzielt, mit der Ätzfront an der Unterseite der Aussparung ca. 50 nm über der Oberseite der Ätzstoppschicht 108 abzuschließen. Idealerweise ist die Übergangsschicht etwas dicker als 40-50 nm, sodass nur ein Teil der Source/Drain-Übergangsschicht 110 über der Ätzstoppschicht 108 im Anschluss an das Trockenätzen bei Arbeitsvorgang 210 verbleibt.
  • Im Anschluss an das Trockenätzen bei Betrieb 220, wird die Aussparungsätzfront mit einem Nassätzverfahren fortgesetzt, das durch den Rest der Source/Drain-Schicht durch fotochemisches Oxidieren des III-N-Materials bis zum Freilegen der Ätzstoppschicht fortschreitet, die gegenüber fotochemischer Oxidation beständiger ist. Unter Bezugnahme auf 3C ist die Aussparung 315 im Wesentlichen mit der Ätzfront 317 komplett, die die Ätzstoppschicht 108 freilegt. Bei der beispielhaften Ausführungsform bringt der Nassätz-Arbeitsvorgang 200 das Freilegen der Ätzfront 317 zu einem Elektrolyten wie H3PO4 und gleichzeitig das Ausstrahlen der III-N-Oberfläche mit einer Laserbeleuchtung von einer Wellenlänge und Photonenenergie mit sich, die ungefähr gleich der Bandlücke des zu ätzenden Materials ist (z. B. GaN für die beispielhafte Ausführungsform, wo die Source/Drain-Übergangsschicht GaN ist). Aufgrund einer Austrittsarbeitsdifferenz zwischen dem Elektrolyten und dem III-N-Halbleiter (GaN) wischt ein integriertes elektrisches Feld, das senkrecht zur Oberfläche des III-N-Halbleiters ist, alle Löcher (h+) in Richtung auf die Oberfläche und Elektronen in Richtung auf das Innere des III-N-Halbleiters. Diese Löcher und Elektronen werden durch die Absorption der Laserphotonen innerhalb des GaN-Halbleiters generiert. Löcher sind für die folgende chemische Oxidationsreaktion, die GaN in Ga2O3 und N2 umwandelt, erforderlich: 2GaN + 3H2O + 6H<+→> Ga2O3 + N2 + 6H<+>(Gl. 1)
  • Ga2ist O3 ein Oxid, das sich leicht in Säuren wie H3PO4 oder HCL auflöst, sodass die Ätzfront fortschreiten kann, solange die fotochemische Oxidation auftritt.
  • Es ist wichtig, dass das integrierte elektrische Feld senkrecht zur Oberfläche des Halbleiters in der Richtung vom Halbleiter zu den Elektrolyten zeigt. Dies impliziert, dass die Austrittsarbeit des Elektrolyten größer sein muss als die Austrittsarbeit des III-N-Halbleiters. In der in 4B veranschaulichten Tabelle wird die Austrittsarbeit (WF) von verschiedenen Halbleitern, die für bestimmte hier beschriebene Ausführungsformen relevant sind, gezeigt. Wo die WF-Differenz (ΔWF) positiv ist, ist der Halbleiter photochemisch oxidiert. Die in 4B gezeigten Werte wurden für das beispielhafte H3PO4-Elektrolyt ausgeführt und zeigen, dass nur das n+ dotierte GaN in H3PO4 photochemisch oxidiert und geätzt werden kann. Undotiertes i-GaN, p-GaN und InN wird unter diesen Bedingungen nicht geätzt.
  • Bemerkenswert ist, dass Ausführungsformen, bei denen die Ätzstoppschicht 108 eine viel größere Bandlückenenergie aufweist als GaN (z. B. AlN, AlInN), die Ätzstoppschicht 108 nicht oxidieren, da die Laserphotonenenergie wenigstens so groß sein muss wie die Bandlücke des Halbleiters, um Löcher und Elektronen innerhalb des III-N-Halbleiters zu generieren (Löcher, die für den Oxidationsvorgang erforderlich sind, der in Gl. 1 gezeigt wird). Deshalb ätzt die Ätzstoppschicht 108 nicht bei Arbeitsvorgang 220.
  • Mit gebildeter Aussparung 315 geht das Verfahren 200 zu Arbeitsvorgang 230 über, wo wenigstens ein Teil der Ätzstoppschicht 108 oxidiert wird, um die in 3D veranschaulichte III-N-Oxidschicht 120 zu bilden. Bei der beispielhaften Ausführungsform erfolgt eine Thermooxidation unter Verwendung irgendeines konventionellen Ofens, raschen thermischen Ausheilens oder Lasertemperns. Die Thermooxidation bildet dickere und dichtere III-N-Oxide mit höherer Qualität als es Umgebungsherstellungsbedingungen vermögen (d. h., Normtemperatur und -druck). Bei einer alternativen Ausführungsform wird eine Plasmaoxidation der Ätzstoppschicht ausgeführt. Bei Plasmaoxiden aus GaN wurde auch festgestellt, dass sie von hoher Qualität und Dichte sind und eine Grenzfläche von guter Qualität mit GaN bilden.
  • Zurückkehrend zu 2 wird bei Betrieb 240 eine High-k-dielektrische Schicht unter Verwendung konventioneller Techniken abgelagert (z. B. Atomlagenabscheidung (ALD)) und bei Betrieb 250 wird die Gate-Elektrode in der Aussparung gebildet, wie weiter gezeigt in den 3E und 3F, wo die Gate-Elektrode 120 in der Aussparung 315 gebildet ist. Das Verfahren 200 führt dann mit dem Abschließen des Bauelemente-Arbeitsvorgangs 250 mit der Leistung eines konventionellen Verfahrensablaufs fort.
  • 5 ist ein Funktionsdiagramm einer SoC-Implementierung einer Mobile Computing-Plattform gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die Mobile Computing-Plattform 700 kann jedes tragbare Gerät sein, das für jeweils eine elektronische Datenanzeige, elektronische Datenverarbeitung und drahtlose elektronische Datenübermittlung konfiguriert ist. Beispielsweise kann Mobile Computing-Plattform 700 irgendeines von einem Tablet, einem Smartphone, Laptop usw. sein und schließt einen Bildschirm 705 ein, der in der beispielhaften Ausführungsform ein Touchscreen ist (z. B. kapazitiv, induktiv, ohmsch usw.) der das Empfangen der Benutzereingabe erlaubt, SoC 710 und eine Batterie 713. Je größer die Integrationsdichte des SoC 710 ist, desto mehr kann wie veranschaulicht vom Formfaktor innerhalb der Mobile Computing-Plattform 700 durch die Batterie 713 für die längste Betriebslebensdauer zwischen dem Laden belegt sein oder durch Speicher (nicht dargestellt) wie ein Halbleiterlaufwerk für die größtmögliche Funktionalität belegt sein.
  • Der SoC 710 ist weiter in der erweiterten Ansicht 720 veranschaulicht. Abhängig von der Ausführungsform schließt der SoC 710 einen Teil eines Substrates 500 ein (d. h., einen Chip) auf dem zwei oder mehr von einer integrierten Power-Management-Schaltung (PMIC) 715, einer integrierten RF-Schaltung (RFIC) 725 einschließlich eines RF-Senders und/oder Empfängers, ein Controller davon 711 und ein oder mehrere Hauptprozessorkerne 730, 731 gefertigt sind. Der RFIC 725 kann jegliche von einer Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich, aber nicht beschränkt auf, Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie irgendwelche anderen drahtlosen Protokolle, die als 3G, 4G, 5G bezeichnet werden, und darüber hinaus. Die Plattform 725 kann eine Vielzahl von Kommunikationschips einschließen. Zum Beispiel kann ein erster Kommunikationschip für drahtlose Kommunikationen mit kürzerer Reichweite wie WiFi und Bluetooth zugeordnet sein, und ein zweiter Kommunikationschip kann zu drahtlosen Kommunikationen mit größerer Reichweite wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere zugeordnet sein.
  • Für den Fachmann ist es offensichtlich, dass von diesen funktionell unterschiedlichen Schaltbausteinen außer im PMIC 715 und RFIC 725 normalerweise ausschließlich CMOS-Transistoren eingesetzt werden, die normalerweise entsprechend LDMOS- und III-V-HBT-Technologien verwenden.
  • Bei Ausführungsformen der vorliegenden Erfindung setzen die PMIC 715 und RFIC 725 jedoch die hier beschriebenen III-N-Transistoren ein (z. B. III-N-Transistor 100 oder 105). Bei weiteren Ausführungsformen sind die PMIC 715 und RFIC 725, die die hier beschriebenen III-N-Transistoren einsetzen, in einen oder mehrere von Controller 711 und den Prozessorkernen 730, 731 integriert, die in Silizium-CMOS-Technologie und monolithisch in PMIC 715 und/oder RFIC 725 auf dem (Silizium) Substrat 500 integriert, bereitgestellt werden. Es ist offensichtlich dass innerhalb des PMIC 715 und/oder RFIC 725, die hier beschriebenen hochfrequenzfähigen III-N-Transistoren mit hoher Spannung nicht unter Ausschluss von CMOS verwendet werden müssen, sondern Silizium-CMOS kann weiter in jedem der PMIC 715 und RFIC 725 eingeschlossen werden.
  • Die hier beschriebenen III-N-Transistoren können speziell dort verwendet werden, wo eine hohe Spannung auftritt (z. B. 7-10 V Batteriestromregelung, DC-DC-Wandler usw. innerhalb des PMIC 715). Wie veranschaulicht, in der beispielhaften Ausführungsform weist der PMIC 715 einen Eingang auf, der mit der Batterie 713 gekoppelt ist, und einen Ausgang, der eine Stromversorgung an alle anderen Funktionsbaugruppen im SoC 710 bereitstellt. Bei einer weiteren Ausführungsform, wo zusätzliche ICs innerhalb der Mobile Computing-Plattform 700, aber außerhalb des SoC 710 bereitgestellt werden, stellt der PMIC 715-Ausgang weiter eine Stromversorgung für alle diese zusätzlichen ICs außerhalb des SoC 710 bereit. Mit dem reduzierten verfügbaren Betriebswiderstand (z. B. durch den symmetrischen Lgd/Lgs) und niedrigen Zugangswiderstand (z. B. 2DEG 111, der in der Abstandselementzone innerhalb der Kanalschicht 107 vorhanden ist) erlauben spezielle Ausführungsformen der hier beschriebenen III-N-Transistoren der PMIC bei höheren Frequenzen zu arbeiten (z. B. 50x denjenigen, die in LDMOS-Implementierungen möglich sind). Bei bestimmten solchen Ausführungsformen können induktive Elemente innerhalb des PMIC (z. B. Tief-Hochsetzsteller usw.) mit viel kleineren Abmessungen skaliert werden. Als solches tragen induktive Elemente im PMIC für 60-70% der Chip-Fläche Rechnung und Ausführungsformen der PMIC, die in den hier beschriebenen III-N-Transistoren implementiert sind, bieten eine signifikante Verkleinerung gegenüber anderen PMIC-Architekturen.
  • Wie weiter in der beispielhaften Ausführungsform veranschaulicht, weist der RFIC 715 einen Ausgang auf, der mit einer Antenne gekoppelt ist, und kann weiter einen Eingang aufweisen, der mit Kommunikationsbausteinen auf dem SoC 710 gekoppelt ist, wie ein analoges und digitales RF-Basisband-Modul (nicht dargestellt).
  • Alternativ können solche Kommunikationsbausteine auf einem IC chipextern vom SoC 710 und gekoppelt in den SoC 710 für die Übertragung bereitgestellt werden. Abhängig von den verwendeten III-N-Materialien können die hier beschriebenen III-N-Transistoren (z. B. 200 oder 201) weiter den großen Leistungswirkungsgrad (PAE) bereitstellen, der von einem Leistungsverstärker-Transistor benötigt wird, der ein Ft von wenigstens zehn Mal der Trägerfrequenz aufweist (z. B. 1,9 GHz in einem RFIC 725 konzipiert für 3G- oder GSM-Mobilfunkkommunikation).
  • 6 veranschaulicht weiter den Funktionsblock der Computerplattform 700 gemäß einer Implementierung der Erfindung. Das Computergerät 700 beinhaltet eine Platine 1002. Die Platine 1002 kann eine Anzahl von Komponenten einschließen, einschließlich, aber nicht beschränkt auf, einen Prozessor 1004 und wenigstens einen Kommunikationschip 1006. Der Prozessor 1004 ist physikalisch und elektrisch mit der Platine 1002 gekoppelt. Bei einigen Implementierungen ist der wenigstens eine Kommunikationschip 1006 auch physikalisch und elektrisch mit der Platine 1002 gekoppelt. Bei weiteren Implementierungen ist der Kommunikationschip 1006 Teil des Prozessors 1004.
  • Abhängig von seinen Anwendungen kann Computergerät 1000 andere Komponenten einschließen, die physikalisch und elektrisch mit der Platine 1002 gekoppelt sein können oder nicht. Diese anderen Komponenten, schließen ein, sind aber nicht beschränkt auf, flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Graphikprozessor, Digitalsignal-Prozessor, Geheimprozessor, Chipsatz, eine Antenne, ein Display, ein Touchscreen-Display, ein Touchscreen-Controller, eine Batterie, ein Audiocodec, Videocodec, Leistungsverstärker, globales Positionsbestimmungssystem (GPS), einen Kompass, ein Beschleunigungsmesser, ein Gyroskop, ein Lautsprecher, eine Kamera und ein Massenspeichergerät (wie ein Festplattenlaufwerk, eine Compact-Disc (CD), Digital Versatile Disk (DVD) usw.).
  • Der Kommunikationschip 1006 ermöglicht drahtlose Kommunikationen für die Datenübertragung von und zu Computergerät 1000 . Der Begriff „drahtlos“ und seine Ableitungen kann verwendet sein, um Schaltungen, Geräte, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten unter Verwendung von modulierter elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Begriff deutet nicht an, dass die verbundenen Geräte nicht irgendwelche Drähte enthalten, obwohl sie in einigen Ausführungsformen keine enthalten könnten. Der Kommunikationschip 1006 kann jegliche von einer Anzahl von drahtlosen Standards oder Protokollen implementieren, einschließlich, aber nicht beschränkt auf, Wi-Fi (IEEE 802.11-Familie), WiMAX (IEEE 802.16-Familie), IEEE 802.20, Long Term Evolution (LTE), EV-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Ableitungen davon sowie irgendwelche anderen drahtlosen Protokolle, die als 3G, 4G, 5G und darüber hinaus vorgesehen sind. Das Computergerät 1000 kann eine Vielzahl von Kommunikationschips 1006 einschließen. Zum Beispiel kann ein erster Kommunikationschip 1006 für drahtlose Kommunikationen mit kürzerer Reichweite wie WiFi und Bluetooth zugeordnet sein, und ein zweiter Kommunikationschip 1006 kann zu drahtlosen Kommunikationen mit größerer Reichweite wie GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere zugeordnet sein.
  • Der Prozessor 1004 des Computergeräts 1000 schließt eine IC-Chiplage ein, die innerhalb des Prozessors 1004 gepackt ist. Bei einigen Implementierungen der Erfindung schließt die IC-Chiplage des Prozessors ein oder mehrere Bauelemente, wie Gate-Aussparungs-III-N-MOS-Transistoren wie der Transistor 100 ein. Der Begriff „Prozessor“ kann auf jedes Bauelement oder jeden Teil eines Bauelementes verweisen, der elektronische Daten von Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 1006 schließt auch eine IC-Chiplage ein, die innerhalb des Kommunikationschips 1006 gepackt ist. Gemäß einer weiteren Implementierung der Erfindung schließt die IC-Chiplage des Kommunikationschips ein oder mehrere Bauelemente, wie Gate-Aussparungs-III-N-MOS-Transistoren wie den Transistor 100 ein.
  • Bei weiteren Implementierungen kann eine andere Komponente, die innerhalb des Computergeräts 1000 untergebracht ist, eine IC-Chiplage enthalten, die ein oder mehrere Bauelemente, wie Gate-Aussparungs-III-N-MOS-Transistoren wie den Transistor 100 einschließt.
  • Bei verschiedenen Implementierungen kann das Computergerät 1000 ein Laptop, ein Netbook, ein Notebook, ein Ultrabook, ein Smartphone, ein Tablet, ein Personal Digital Assistant (PDA), ein ultra-mobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungssteuereinheit, eine Digitalkamera, ein tragbares Musikwiedergabegerät oder ein digitaler Videorecorder sein. Bei weiteren Implementierungen kann das Computergerät 1000 jedes andere elektronische Gerät sein, das Daten verarbeitet.
  • Die obige Beschreibung ist veranschaulichend und nicht beschränkend. Während beispielsweise Ablaufdiagramme in Figuren eine spezielle Reihenfolge von durch bestimmte Ausführungsformen der Erfindung ausgeführten Arbeitsvorgängen zeigen, sollte es selbstverständlich sein, dass diese Reihenfolge nicht erforderlich sein mag (z. B. können alternative Ausführungsformen die Arbeitsvorgänge in einer unterschiedlichen Reihenfolge ausführen, bestimmte Arbeitsvorgänge kombinieren, bestimmte Arbeitsvorgänge überlappen usw).

Claims (20)

  1. III-N-Transistor umfassend: - eine III-N-Halbleiterkanal-Schicht angeordnet über einem Substrat; - eine III-N-Halbleitersperrschicht, die über der Kanalschicht angeordnet ist, wobei die Sperrschicht eine größere Bandlücke aufweist als die der Kanalschicht; - eine III-N-Halbleiter-Ätzstoppschicht, die über der Sperrschicht angeordnet ist, wobei die Ätzstoppschicht eine Atomart umfasst, die in der Sperrschicht nicht vorhanden ist; - eine Gate-Elektrode angeordnet über einem ersten Teil der Ätzstoppschicht; - ein Oxid der Ätzstoppschicht, das zwischen der Ätzstoppschicht und der Gate-Elektrode angeordnet ist; und - III-N-Halbleiter-Source- und Drain-Zonen, die auf gegenüberliegenden Seiten der Gate-Elektrode angeordnet sind, wobei die Source- und Drain-Zonen jeweils eine stark n-dotierte III-N-Halbleiterschicht aufweisen, die über den zweiten Teilen der Ätzstoppschicht angeordnet ist.
  2. III-N-Transistor nach Anspruch 1, weiter umfassend eine nicht native dielektrische Schicht, die zwischen dem Oxid der Ätzstoppschicht und der Gate-Elektrode angeordnet ist.
  3. III-N-Transistor nach Anspruch 2, wobei die nicht native dielektrische Schicht eine Dielektrizitätskonstante aufweist, die größer ist als die des Oxids der Ätzstoppschicht.
  4. III-N-Transistor nach Anspruch 1, wobei die Atomart wenigstens eines aus p-Dotierstoff, In oder Al ist.
  5. III-N-Transistor nach Anspruch 4, wobei die Ätzstoppschicht zu le15 bis le18 cm-3 einheitlich oder Delta-p-dotiert ist und Ga umfasst.
  6. III-N-Transistor nach Anspruch 5, wobei die Ätzstoppschicht im Wesentlichen aus p-GaN besteht und die Sperrschicht Al umfasst und sowohl die Kanalschicht als auch die stark n-dotierte III-N-Halbleiterschicht GaN umfassen.
  7. III-N-Transistor nach Anspruch 4, wobei die Ätzstoppschicht In umfasst und weiter wenigstens eines umfasst, das ausgewählt ist aus der Gruppe, bestehend aus: p Dotierstoff und Al.
  8. III-N-Transistor nach Anspruch 4, wobei die Ätzstoppschicht p-dotiert ist und Ga umfasst, In umfasst und Al umfasst.
  9. III-N-Transistor nach Anspruch 8, wobei die Ätzstoppschicht eine einzelne Legierungsschicht aus GaN, InN und AlN umfasst.
  10. III-N-Transistor umfassend: - eine III-N-Halbleiterkanal-Schicht; - eine III-N-Halbleitersperrschicht, die über der Kanalschicht angeordnet ist, wobei die Sperrschicht eine größere Bandlücke aufweist als die der Kanalschicht; - eine p-dotierte III-N-Oxidschicht angeordnet über der Sperrschicht; - eine Gate-Elektrode angeordnet über der p-dotierten III-N-Oxidschicht; und - III-N-Halbleiter-Source- und Drain-Zonen, die auf gegenüberliegenden Seiten der Gate-Elektrode angeordnet sind, wobei die Source- und Drain-Zonen jeweils eine stark n-dotierte III-N-Halbleiterschicht aufweisen, die über einer p-dotierten III-N-Schicht angeordnet ist.
  11. III-N-Transistor nach Anspruch 10, wobei die p-dotierte III-N-Schicht weiter zwischen der p-dotierten III-N-Oxidschicht und der Sperrschicht angeordnet ist.
  12. III-N-Transistor nach Anspruch 10, wobei die p-dotierte III-N-Schicht Al, Mg und Ga umfasst.
  13. III-N-Transistor nach Anspruch 10, weiter umfassend eine dielektrische Schicht mit einer Dielektrizitätskonstante größer als die der p-dotierten III-N-Oxidschicht, die zwischen der Gate-Elektrode und der p-dotierten III-N-Oxidschicht angeordnet ist, um einen zusammengesetzten Gate-Dielektrikum-Stapel zu bilden.
  14. Verfahren zur Bildung eines III-N-Transistors, wobei das Verfahren umfasst: - das Ätzen einer Aussparung durch eine III-N-Halbleiterschicht, um Source- und Drain-Zonen im Epitaxialstapel zu bilden, der auf einem Substrat angeordnet ist, wobei das Ätzen ein Ätzverfahren einschließt, das für eine III-N-Halbleiter-Ätzstoppschicht selektiv ist; - das Oxidieren wenigstens einer partiellen Dicke der Ätzstoppschicht mit wenigstens einem aus einem Plasmaoxidations- oder Thermooxidationsverfahren; und - das Bilden einer Gate-Elektrode über der oxidierten Ätzstoppschicht und zwischen den Source- und Drain-Zonen.
  15. Verfahren nach Anspruch 14, wobei das Ätzen der Aussparung weiter umfasst: - das photochemische Oxidieren des n-III-N-Halbleiters entlang einer Ätzfront der Aussparung; und - das nasschemische Ätzen der III-N-Oxide.
  16. Verfahren nach Anspruch 15, wobei das photochemische Oxidieren des n-III-N-Halbleiters weiter das Ausstrahlen der Ätzfront mit Laserenergiequanten umfasst, die vom n-III-N-Halbleiter absorbiert werden, während die Ätzfront in einen Elektrolyten eingetaucht wird, der eine größere Austrittsarbeit als die Austrittsarbeit des n-III-N-Halbleiters aufweist.
  17. Verfahren nach Anspruch 16, wobei die Ätzstoppschicht eine Bandlücke aufweist, welche die Laserenergiequanten überschreitet oder eine Austrittsarbeit größer als die des Elektrolyten aufweist.
  18. Verfahren nach Anspruch 16, wobei das Nassätzmittel der Elektrolyt ist und H3P04 umfasst, und wobei der n-III-N-Halbleiter n-GaN ist und die Ätzstoppschicht wenigstens eines umfasst aus: einem p-Dotierstoff. In oder Al.
  19. Verfahren nach Anspruch 14, weiter umfassend: - das Bilden von ohmischem Metall auf dem stark dotierten III-N-Halbleiter über den Source- und Drain-Zonen; - das Ablagern einer High-k-dielektrischen Schicht auf der oxidierten Ätzstoppschicht; und - das Bilden der Gate-Elektrode auf der dielektrischen Schicht.
  20. Verfahren nach Anspruch 14, weiter umfassend: - das Wachsen einer III-N-Halbleiterkanal-Schicht über dem Substrat; - das Wachsen einer III-N-Halbleitersperrschicht, die über der Kanalschicht angeordnet ist, wobei die Sperrschicht eine größere Bandlücke aufweist als die der Kanalschicht; - das Wachsen der III-N-Ätzstoppschicht über der Sperrschicht, wobei die Ätzstoppschicht eine Atomart aufweist, die in der Sperrschicht nicht vorhanden ist; und - das Wachsen der stark n-dotierten III-N-Halbleiterschicht über der Ätzstoppschicht.
DE112011105988.4T 2011-12-23 2011-12-23 III-N-Materialstruktur für Gate-Aussparungstransistoren Expired - Fee Related DE112011105988B4 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/US2011/067220 WO2013095643A1 (en) 2011-12-23 2011-12-23 Iii-n material structure for gate-recessed transistors

Publications (2)

Publication Number Publication Date
DE112011105988T5 DE112011105988T5 (de) 2014-09-04
DE112011105988B4 true DE112011105988B4 (de) 2020-08-06

Family

ID=48669281

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112011105988.4T Expired - Fee Related DE112011105988B4 (de) 2011-12-23 2011-12-23 III-N-Materialstruktur für Gate-Aussparungstransistoren

Country Status (5)

Country Link
US (4) US8987091B2 (de)
CN (1) CN104011867B (de)
DE (1) DE112011105988B4 (de)
TW (3) TWI577017B (de)
WO (1) WO2013095643A1 (de)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101652403B1 (ko) * 2010-08-13 2016-08-31 삼성전자주식회사 전력 전자소자 및 그 제조방법
JP5692357B2 (ja) * 2011-03-18 2015-04-01 富士通株式会社 化合物半導体装置及びその製造方法
US20130105817A1 (en) * 2011-10-26 2013-05-02 Triquint Semiconductor, Inc. High electron mobility transistor structure and method
WO2013095643A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Iii-n material structure for gate-recessed transistors
CN102723358B (zh) * 2012-05-30 2015-01-07 苏州能讯高能半导体有限公司 绝缘栅场效应晶体管及其制造方法
US20130320349A1 (en) * 2012-05-30 2013-12-05 Triquint Semiconductor, Inc. In-situ barrier oxidation techniques and configurations
US8975664B2 (en) 2012-06-27 2015-03-10 Triquint Semiconductor, Inc. Group III-nitride transistor using a regrown structure
JP6486828B2 (ja) 2012-11-16 2019-03-20 マサチューセッツ インスティテュート オブ テクノロジー 半導体構造およびリセス形成のエッチング技術
US8796751B2 (en) 2012-11-20 2014-08-05 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions
JP6253886B2 (ja) * 2013-01-09 2017-12-27 トランスフォーム・ジャパン株式会社 半導体装置及び半導体装置の製造方法
JP6171435B2 (ja) 2013-03-18 2017-08-02 富士通株式会社 半導体装置及びその製造方法、電源装置、高周波増幅器
US20150123195A1 (en) 2013-11-04 2015-05-07 Nanya Technology Corp. Recessed channel access transistor device and fabrication method thereof
KR102145881B1 (ko) * 2013-12-23 2020-08-19 인텔 코포레이션 이동도 개선된 ｎ-ｍｏｓ를 위한 인장 소스 드레인 ⅲ-ⅴ 트랜지스터들
US9640656B2 (en) * 2014-04-04 2017-05-02 Micron Technology, Inc. Transistors having strained channel under gate in a recess
CN110854185A (zh) * 2014-05-30 2020-02-28 台达电子工业股份有限公司 半导体装置
US9425312B2 (en) 2014-06-23 2016-08-23 International Business Machines Corporation Silicon-containing, tunneling field-effect transistor including III-N source
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
EP3180803A4 (de) * 2014-08-13 2018-04-11 Intel Corporation Selbstausgerichtete gate-last-iii-n-transistoren
TWI549297B (zh) * 2014-11-06 2016-09-11 國立交通大學 高電子遷移率電晶體及其製造方法
TWI569439B (zh) * 2015-03-31 2017-02-01 晶元光電股份有限公司 半導體單元
EP3295484B1 (de) * 2015-06-02 2020-08-26 Atomera Incorporated Verfahren zur herstellung von verbesserten halbleiterstrukturen in einer einzelwaferbehandlungskammer mit gewünschter gleichförmigkeitskontrolle
WO2016209263A1 (en) * 2015-06-26 2016-12-29 Intel Corporation GALLIUM NITRIDE (GaN) TRANSISTOR STRUCTURES ON A SUBSTRATE
US9666683B2 (en) * 2015-10-09 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Surface treatment and passivation for high electron mobility transistors
US9870953B2 (en) 2015-10-26 2018-01-16 International Business Machines Corporation System on chip material co-integration
WO2017111888A1 (en) * 2015-12-21 2017-06-29 Intel Corporation Envelope-tracking control techniques for highly-efficient rf power amplifiers
US10062776B2 (en) * 2016-02-05 2018-08-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN109314135B (zh) * 2016-07-01 2023-03-10 英特尔公司 用于GaN E模式晶体管性能的栅极堆叠体设计
JP6774800B2 (ja) * 2016-07-06 2020-10-28 株式会社Ｓｃｒｅｅｎホールディングス 半導体装置の製造方法
CN107768248A (zh) * 2016-08-19 2018-03-06 中国科学院苏州纳米技术与纳米仿生研究所 GaN基增强型HEMT器件的制备方法
US11705511B2 (en) 2016-08-22 2023-07-18 The Hong Kong University Of Science And Technology Metal-insulator-semiconductor transistors with gate-dielectric/semiconductor interfacial protection layer
CN110800089B (zh) * 2017-03-31 2024-03-08 尼尔森科学有限公司 三维半导体制造
US10446681B2 (en) 2017-07-10 2019-10-15 Micron Technology, Inc. NAND memory arrays, and devices comprising semiconductor channel material and nitrogen
CN107316901A (zh) * 2017-07-10 2017-11-03 西安电子科技大学 基于掺杂HfO2铁电栅介质的AlGaN/GaN增强型HEMT器件及制作方法
TWI649873B (zh) 2017-07-26 2019-02-01 財團法人工業技術研究院 三族氮化物半導體結構
TWI662701B (zh) * 2017-09-05 2019-06-11 世界先進積體電路股份有限公司 高電子遷移率電晶體結構
CN109524454B (zh) * 2017-09-18 2022-04-29 世界先进积体电路股份有限公司 增强型高电子迁移率晶体管及其形成方法
TWI680577B (zh) * 2017-12-12 2019-12-21 晶元光電股份有限公司 半導體元件及其製作方法
US10297611B1 (en) 2017-12-27 2019-05-21 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
US10559466B2 (en) 2017-12-27 2020-02-11 Micron Technology, Inc. Methods of forming a channel region of a transistor and methods used in forming a memory array
US10103239B1 (en) 2017-12-28 2018-10-16 Vanguard International Semiconductor Corporation High electron mobility transistor structure
US11469323B2 (en) * 2018-09-25 2022-10-11 Intel Corporation Ferroelectric gate stack for band-to-band tunneling reduction
CN111834435A (zh) * 2019-04-15 2020-10-27 联华电子股份有限公司 高电子迁移率晶体管
CN111916351A (zh) 2019-05-10 2020-11-10 中国科学院苏州纳米技术与纳米仿生研究所 半导体器件及其制备方法
US11502197B2 (en) * 2019-10-18 2022-11-15 Taiwan Semiconductor Manufacturing Co., Ltd. Source and drain epitaxial layers
WO2021102683A1 (zh) * 2019-11-26 2021-06-03 苏州晶湛半导体有限公司 半导体结构及其制作方法
US20230134265A1 (en) * 2020-08-13 2023-05-04 Enkris Semiconductor, Inc. Semiconductor structures and manufacturing methods thereof
CN112086362A (zh) * 2020-08-13 2020-12-15 深圳大学 一种氮化镓增强型hemt器件及其制备方法
CN114551590A (zh) 2020-11-26 2022-05-27 联华电子股份有限公司 高电子迁移率晶体管及其制作方法
US11677011B2 (en) * 2020-12-18 2023-06-13 Omnivision Technologies, Inc. Fabrication process of vertical-channel, silicon, field-effect transistors
CN112928022B (zh) * 2021-01-29 2023-07-25 中国科学院微电子研究所 高电子场效应晶体管及其制作方法
US11538919B2 (en) 2021-02-23 2022-12-27 Micron Technology, Inc. Transistors and arrays of elevationally-extending strings of memory cells
CN114975101B (zh) * 2022-07-29 2022-11-15 江苏能华微电子科技发展有限公司 一种GaN器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070278507A1 (en) 2006-05-31 2007-12-06 Satoshi Nakazawa Field effect transistor and method for fabricating the same

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7331909B2 (en) 2000-03-06 2008-02-19 Bruce Middleton Scalable high-performance bouncing apparatus
US7253061B2 (en) * 2004-12-06 2007-08-07 Tekcore Co., Ltd. Method of forming a gate insulator in group III-V nitride semiconductor devices
US7655994B2 (en) * 2005-10-26 2010-02-02 International Business Machines Corporation Low threshold voltage semiconductor device with dual threshold voltage control means
US7665994B2 (en) 2005-12-10 2010-02-23 Bridgestone Americas Tire Operations, Llc Device and method for demonstrating stagger
US7692222B2 (en) * 2006-11-07 2010-04-06 Raytheon Company Atomic layer deposition in the formation of gate structures for III-V semiconductor
US7795642B2 (en) 2007-09-14 2010-09-14 Transphorm, Inc. III-nitride devices with recessed gates
CN101897029B (zh) * 2007-12-10 2015-08-12 特兰斯夫公司 绝缘栅e模式晶体管
US8519438B2 (en) * 2008-04-23 2013-08-27 Transphorm Inc. Enhancement mode III-N HEMTs
US8093584B2 (en) 2008-12-23 2012-01-10 Intel Corporation Self-aligned replacement metal gate process for QWFET devices
JP2010287805A (ja) 2009-06-15 2010-12-24 Panasonic Corp 窒化物半導体装置及びその製造方法
WO2010151721A1 (en) * 2009-06-25 2010-12-29 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Transistor with enhanced channel charge inducing material layer and threshold voltage control
US8440998B2 (en) * 2009-12-21 2013-05-14 Intel Corporation Increasing carrier injection velocity for integrated circuit devices
US8368052B2 (en) * 2009-12-23 2013-02-05 Intel Corporation Techniques for forming contacts to quantum well transistors
CN102290439B (zh) * 2011-08-29 2013-02-20 中国电子科技集团公司第十三研究所 一种有刻蚀终止层的InAlN/GaN HEMT器件
WO2013095643A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Iii-n material structure for gate-recessed transistors

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070278507A1 (en) 2006-05-31 2007-12-06 Satoshi Nakazawa Field effect transistor and method for fabricating the same

Also Published As

Publication number Publication date
TW201334179A (zh) 2013-08-16
US8987091B2 (en) 2015-03-24
CN104011867B (zh) 2016-12-07
DE112011105988T5 (de) 2014-09-04
TW201724269A (zh) 2017-07-01
US20160064540A1 (en) 2016-03-03
US20170104094A1 (en) 2017-04-13
US20150171205A1 (en) 2015-06-18
TWI506779B (zh) 2015-11-01
US9530878B2 (en) 2016-12-27
TWI577017B (zh) 2017-04-01
US20130292698A1 (en) 2013-11-07
TWI632614B (zh) 2018-08-11
US9755062B2 (en) 2017-09-05
TW201611278A (zh) 2016-03-16
WO2013095643A1 (en) 2013-06-27
US9209290B2 (en) 2015-12-08
CN104011867A (zh) 2014-08-27

Similar Documents

Publication Publication Date Title
DE112011105988B4 (de) III-N-Materialstruktur für Gate-Aussparungstransistoren
DE112011105978B4 (de) System-on-chip (ein-chip-system) mit stromverwaltungsschaltreis und mit hochfrequenzschaltkreis, die einen gruppe-iii-n-transistor aufweisen
DE112011105945B4 (de) Gruppe III-N Nanodraht-Transistoren und Verfahren zu ihrer Herstellung
US9806203B2 (en) Nonplanar III-N transistors with compositionally graded semiconductor channels
KR101681396B1 (ko) 고전압 트랜지스터와 그 제조방법, 고전압 트랜지스터를 포함하는 시스템 온 칩 및 고전압 트랜지스터를 포함하는 이동 컴퓨팅 장치
CN107275413B (zh) 高击穿电压ⅲ-n耗尽型mos电容器
TWI506780B (zh) 用於矽基板三族氮化物電晶體的磊晶緩衝層
DE112013005528T5 (de) Gruppe-III-N-Transistoren auf Nanoskalenschablonenstrukturen
DE112011105987T5 (de) Nichtplanarer III-N-Transistor
US11335801B2 (en) Group III-nitride (III-N) devices with reduced contact resistance and their methods of fabrication

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R082 Change of representative

Representative=s name: BOEHMERT & BOEHMERT ANWALTSPARTNERSCHAFT MBB -, DE

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee