JP6774800B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、シリコンの基板上に界面層膜を挟み込んで高誘電率ゲート絶縁膜を形成する半導体装置の製造方法に関する。
電界効果トランジスタ（ＦＥＴ）のゲート絶縁膜として、従来一般的であった二酸化ケイ素（ＳｉＯ２）よりも誘電率の高い材料（高誘電率材料）を用いた高誘電率膜の適用が検討されている。高誘電率膜は、ゲート絶縁膜の薄膜化の進展にともなってリーク電流が増大する問題を解決するために、ゲート電極に金属を用いたメタルゲート電極とともに新たなスタック構造として開発が進められているものである。
高誘電率ゲート絶縁膜を用いた電界効果トランジスタの界面特性を向上させるためにフッ素を導入することが試みられている。例えば、特許文献１には、ゲートに負のバイアスを印加することで発生するＮＢＴＩ(Negative Bias Temperature Instability)現象を改善するためにフッ素イオンを打ち込むことが開示されている。また、特許文献２には、リモートプラズマ処理によってフッ素を導入することが開示されている。
特開２０１４−１６５２９３号公報 特開２０１１−１０３４８１号公報
しかしながら、フッ素イオンを打ち込む手法は、ソース・ドレインを形成する前にゲート絶縁膜を形成する場合には有効であるが、近年主流となっているソース・ドレインを形成した後にゲート絶縁膜を形成するプロセス（いわゆるゲートラストプロセス）には不都合である。また、プラズマ処理によってフッ素を導入すると、比較的高いエネルギー粒子によってゲート絶縁膜にダメージを残すこととなる。
本発明は、上記課題に鑑みてなされたものであり、デバイス構造にダメージを与えることなくフッ素を導入することができる半導体装置の製造方法を提供することを目的とする。
上記課題を解決するため、請求項１の発明は、シリコンの基板上に界面層膜を挟み込んで高誘電率ゲート絶縁膜を形成する半導体装置の製造方法において、前記基板の表面に二酸化ケイ素の界面層膜を挟み込んで高誘電率ゲート絶縁膜を形成する第１成膜工程と、前記高誘電率ゲート絶縁膜上にフッ素を含む膜を形成する第２成膜工程と、前記基板に１００ミリ秒以下の加熱処理を施して、窒素の拡散を前記高誘電率ゲート絶縁膜に抑制しつつ前記高誘電率ゲート絶縁膜および前記界面層膜にフッ素を拡散させる熱処理工程と、を備えることを特徴とする。
また、請求項２の発明は、請求項１の発明に係る半導体装置の製造方法において、前記第２成膜工程にて形成する膜はメタルゲート電極であることを特徴とする。
また、請求項３の発明は、請求項２の発明に係る半導体装置の製造方法において、前記メタルゲート電極は、ＴｉＮ、ＴａＮまたはＡｌＮを含むことを特徴とする。
また、請求項４の発明は、請求項２または請求項３の発明に係る半導体装置の製造方法において、前記メタルゲート電極中のフッ素の含有量は０．１ａｔ％以上１０ａｔ％以下であることを特徴とする。
また、請求項５の発明は、請求項１から請求項４のいずれかの発明に係る半導体装置の製造方法において、前記熱処理工程では、前記基板の表面にフラッシュランプからフラッシュ光を照射することを特徴とする。
また、請求項６の発明は、請求項１から請求項５のいずれかの発明に係る半導体装置の製造方法において、前記熱処理工程では、水素、アンモニア、三フッ化窒素、フッ素からなる群から選択された１のガス雰囲気中にて前記基板の加熱処理を行うことを特徴とする。
請求項１から請求項６の発明によれば、シリコンの基板の表面に二酸化ケイ素の界面層膜を挟み込んで形成した高誘電率ゲート絶縁膜上にフッ素を含む膜を形成して１００ミリ秒以下の加熱処理を施すため、当該膜から高誘電率ゲート絶縁膜および界面層膜にフッ素を熱拡散させることができ、デバイス構造にダメージを与えることなくフッ素を導入することができる。
特に、請求項６の発明によれば、水素、アンモニア、三フッ化窒素、フッ素からなる群から選択された１のガス雰囲気中にて前記基板の加熱処理を行うため、フッ素の拡散制御等を行うことが可能となる。
本発明に係る半導体装置の製造方法に使用する熱処理装置の構成を示す縦断面図である。 保持部の全体外観を示す斜視図である。 サセプタの平面図である。 サセプタの断面図である。 移載機構の平面図である。 移載機構の側面図である。 複数のハロゲンランプの配置を示す平面図である。 フラッシュランプの駆動回路を示す図である。 高誘電率ゲート絶縁膜を形成した半導体ウェハーの構造を模式的に示す図である。 メタルゲート電極を形成した半導体ウェハーの構造を模式的に示す図である。 半導体ウェハーの表面がフラッシュ加熱されたときに生じる現象を説明するための図である。
以下、図面を参照しつつ本発明の実施の形態について詳細に説明する。
まず、本発明に係る半導体装置の製造方法を実施する際に必要となる熱処理を実行する熱処理装置について説明する。図１は、本発明に係る半導体装置の製造方法に使用する熱処理装置１の構成を示す縦断面図である。図１の熱処理装置１は、基板として円板形状の半導体ウェハーＷに対してフラッシュ光照射を行うことによってその半導体ウェハーＷを加熱するフラッシュランプアニール装置である。処理対象となる半導体ウェハーＷのサイズは特に限定されるものではないが、例えばφ３００ｍｍやφ４５０ｍｍである。なお、図１および以降の各図においては、理解容易のため、必要に応じて各部の寸法や数を誇張または簡略化して描いている。
熱処理装置１は、半導体ウェハーＷを収容するチャンバー６と、複数のフラッシュランプＦＬを内蔵するフラッシュ加熱部５と、複数のハロゲンランプＨＬを内蔵するハロゲン加熱部４と、を備える。チャンバー６の上側にフラッシュ加熱部５が設けられるとともに、下側にハロゲン加熱部４が設けられている。また、熱処理装置１は、チャンバー６の内部に、半導体ウェハーＷを水平姿勢に保持する保持部７と、保持部７と装置外部との間で半導体ウェハーＷの受け渡しを行う移載機構１０と、を備える。さらに、熱処理装置１は、ハロゲン加熱部４、フラッシュ加熱部５およびチャンバー６に設けられた各動作機構を制御して半導体ウェハーＷの熱処理を実行させる制御部３を備える。
チャンバー６は、筒状のチャンバー側部６１の上下に石英製のチャンバー窓を装着して構成されている。チャンバー側部６１は上下が開口された概略筒形状を有しており、上側開口には上側チャンバー窓６３が装着されて閉塞され、下側開口には下側チャンバー窓６４が装着されて閉塞されている。チャンバー６の天井部を構成する上側チャンバー窓６３は、石英により形成された円板形状部材であり、フラッシュ加熱部５から出射されたフラッシュ光をチャンバー６内に透過する石英窓として機能する。また、チャンバー６の床部を構成する下側チャンバー窓６４も、石英により形成された円板形状部材であり、ハロゲン加熱部４からの光をチャンバー６内に透過する石英窓として機能する。
また、チャンバー側部６１の内側の壁面の上部には反射リング６８が装着され、下部には反射リング６９が装着されている。反射リング６８，６９は、ともに円環状に形成されている。上側の反射リング６８は、チャンバー側部６１の上側から嵌め込むことによって装着される。一方、下側の反射リング６９は、チャンバー側部６１の下側から嵌め込んで図示省略のビスで留めることによって装着される。すなわち、反射リング６８，６９は、ともに着脱自在にチャンバー側部６１に装着されるものである。チャンバー６の内側空間、すなわち上側チャンバー窓６３、下側チャンバー窓６４、チャンバー側部６１および反射リング６８，６９によって囲まれる空間が熱処理空間６５として規定される。
チャンバー側部６１に反射リング６８，６９が装着されることによって、チャンバー６の内壁面に凹部６２が形成される。すなわち、チャンバー側部６１の内壁面のうち反射リング６８，６９が装着されていない中央部分と、反射リング６８の下端面と、反射リング６９の上端面とで囲まれた凹部６２が形成される。凹部６２は、チャンバー６の内壁面に水平方向に沿って円環状に形成され、半導体ウェハーＷを保持する保持部７を囲繞する。
チャンバー側部６１および反射リング６８，６９は、強度と耐熱性に優れた金属材料（例えば、ステンレススチール）にて形成されている。また、反射リング６８，６９の内周面は電解ニッケルメッキによって鏡面とされている。
また、チャンバー側部６１には、チャンバー６に対して半導体ウェハーＷの搬入および搬出を行うための搬送開口部（炉口）６６が形設されている。搬送開口部６６は、ゲートバルブ１８５によって開閉可能とされている。搬送開口部６６は凹部６２の外周面に連通接続されている。このため、ゲートバルブ１８５が搬送開口部６６を開放しているときには、搬送開口部６６から凹部６２を通過して熱処理空間６５への半導体ウェハーＷの搬入および熱処理空間６５からの半導体ウェハーＷの搬出を行うことができる。また、ゲートバルブ１８５が搬送開口部６６を閉鎖するとチャンバー６内の熱処理空間６５が密閉空間とされる。
また、チャンバー６の内壁上部には熱処理空間６５に処理ガスを供給するガス供給孔８１が形設されている。ガス供給孔８１は、凹部６２よりも上側位置に形設されており、反射リング６８に設けられていても良い。ガス供給孔８１はチャンバー６の側壁内部に円環状に形成された緩衝空間８２を介してガス供給管８３に連通接続されている。ガス供給管８３は処理ガス供給源８５に接続されている。また、ガス供給管８３の経路途中にはバルブ８４が介挿されている。バルブ８４が開放されると、処理ガス供給源８５から緩衝空間８２に処理ガスが送給される。緩衝空間８２に流入した処理ガスは、ガス供給孔８１よりも流体抵抗の小さい緩衝空間８２内を拡がるように流れてガス供給孔８１から熱処理空間６５内へと供給される。処理ガスとしては、水素（Ｈ２）、アンモニア（ＮＨ３）、三フッ化窒素（ＮＦ３）、フッ素（Ｆ２）等にキャリアガスとしての窒素（Ｎ２）を混合したものが用いられる。
一方、チャンバー６の内壁下部には熱処理空間６５内の気体を排気するガス排気孔８６が形設されている。ガス排気孔８６は、凹部６２よりも下側位置に形設されており、反射リング６９に設けられていても良い。ガス排気孔８６はチャンバー６の側壁内部に円環状に形成された緩衝空間８７を介してガス排気管８８に連通接続されている。ガス排気管８８は排気部１９０に接続されている。また、ガス排気管８８の経路途中にはバルブ８９が介挿されている。バルブ８９が開放されると、熱処理空間６５の気体がガス排気孔８６から緩衝空間８７を経てガス排気管８８へと排出される。なお、ガス供給孔８１およびガス排気孔８６は、チャンバー６の周方向に沿って複数設けられていても良いし、スリット状のものであっても良い。また、処理ガス供給源８５および排気部１９０は、熱処理装置１に設けられた機構であっても良いし、熱処理装置１が設置される工場のユーティリティであっても良い。
また、搬送開口部６６の先端にも熱処理空間６５内の気体を排出するガス排気管１９１が接続されている。ガス排気管１９１はバルブ１９２を介して排気部１９０に接続されている。バルブ１９２を開放することによって、搬送開口部６６を介してチャンバー６内の気体が排気される。
図２は、保持部７の全体外観を示す斜視図である。保持部７は、基台リング７１、連結部７２およびサセプタ７４を備えて構成される。基台リング７１、連結部７２およびサセプタ７４はいずれも石英にて形成されている。すなわち、保持部７の全体が石英にて形成されている。
基台リング７１は円環形状から一部が欠落した円弧形状の石英部材である。この欠落部分は、後述する移載機構１０の移載アーム１１と基台リング７１との干渉を防ぐために設けられている。基台リング７１は凹部６２の底面に載置されることによって、チャンバー６の壁面に支持されることとなる（図１参照）。基台リング７１の上面に、その円環形状の周方向に沿って複数の連結部７２（本実施形態では４個）が立設される。連結部７２も石英の部材であり、溶接によって基台リング７１に固着される。
サセプタ７４は基台リング７１に設けられた４個の連結部７２によって支持される。図３は、サセプタ７４の平面図である。また、図４は、サセプタ７４の断面図である。サセプタ７４は、保持プレート７５、ガイドリング７６および複数の基板支持ピン７７を備える。保持プレート７５は、石英にて形成された略円形の平板状部材である。保持プレート７５の直径は半導体ウェハーＷの直径よりも大きい。すなわち、保持プレート７５は、半導体ウェハーＷよりも大きな平面サイズを有する。
保持プレート７５の上面周縁部にガイドリング７６が設置されている。ガイドリング７６は、半導体ウェハーＷの直径よりも大きな内径を有する円環形状の部材である。例えば、半導体ウェハーＷの直径がφ３００ｍｍの場合、ガイドリング７６の内径はφ３２０ｍｍである。ガイドリング７６の内周は、保持プレート７５から上方に向けて広くなるようなテーパ面とされている。ガイドリング７６は、保持プレート７５と同様の石英にて形成される。ガイドリング７６は、保持プレート７５の上面に溶着するようにしても良いし、別途加工したピンなどによって保持プレート７５に固定するようにしても良い。或いは、保持プレート７５とガイドリング７６とを一体の部材として加工するようにしても良い。
保持プレート７５の上面のうちガイドリング７６よりも内側の領域が半導体ウェハーＷを保持する平面状の保持面７５ａとされる。保持プレート７５の保持面７５ａには、複数の基板支持ピン７７が立設されている。本実施形態においては、保持面７５ａの外周円（ガイドリング７６の内周円）と同心円の周上に沿って３０°毎に計１２個の基板支持ピン７７が立設されている。１２個の基板支持ピン７７を配置した円の径（対向する基板支持ピン７７間の距離）は半導体ウェハーＷの径よりも小さく、半導体ウェハーＷの径がφ３００ｍｍであればφ２７０ｍｍ〜φ２８０ｍｍ（本実施形態ではφ２８０ｍｍ）である。それぞれの基板支持ピン７７は石英にて形成されている。複数の基板支持ピン７７は、保持プレート７５の上面に溶接によって設けるようにしても良いし、保持プレート７５と一体に加工するようにしても良い。
図２に戻り、基台リング７１に立設された４個の連結部７２とサセプタ７４の保持プレート７５の周縁部とが溶接によって固着される。すなわち、サセプタ７４と基台リング７１とは連結部７２によって固定的に連結されている。このような保持部７の基台リング７１がチャンバー６の壁面に支持されることによって、保持部７がチャンバー６に装着される。保持部７がチャンバー６に装着された状態においては、サセプタ７４の保持プレート７５は水平姿勢（法線が鉛直方向と一致する姿勢）となる。すなわち、保持プレート７５の保持面７５ａは水平面となる。
チャンバー６に搬入された半導体ウェハーＷは、チャンバー６に装着された保持部７のサセプタ７４の上に水平姿勢にて載置されて保持される。このとき、半導体ウェハーＷは保持プレート７５上に立設された１２個の基板支持ピン７７によって支持されてサセプタ７４に保持される。より厳密には、１２個の基板支持ピン７７の上端部が半導体ウェハーＷの下面に接触して当該半導体ウェハーＷを支持する。１２個の基板支持ピン７７の高さ（基板支持ピン７７の上端から保持プレート７５の保持面７５ａまでの距離）は均一であるため、１２個の基板支持ピン７７によって半導体ウェハーＷを水平姿勢に支持することができる。
また、半導体ウェハーＷは複数の基板支持ピン７７によって保持プレート７５の保持面７５ａから所定の間隔を隔てて支持されることとなる。基板支持ピン７７の高さよりもガイドリング７６の厚さの方が大きい。従って、複数の基板支持ピン７７によって支持された半導体ウェハーＷの水平方向の位置ずれはガイドリング７６によって防止される。
また、図２および図３に示すように、サセプタ７４の保持プレート７５には、上下に貫通して開口部７８が形成されている。開口部７８は、放射温度計１２０（図１参照）がサセプタ７４に保持された半導体ウェハーＷの下面から放射される放射光（赤外光）を受光するために設けられている。すなわち、放射温度計１２０が開口部７８を介してサセプタ７４に保持された半導体ウェハーＷの下面から放射された光を受光し、別置のディテクタによってその半導体ウェハーＷの温度が測定される。さらに、サセプタ７４の保持プレート７５には、後述する移載機構１０のリフトピン１２が半導体ウェハーＷの受け渡しのために貫通する４個の貫通孔７９が穿設されている。
図５は、移載機構１０の平面図である。また、図６は、移載機構１０の側面図である。移載機構１０は、２本の移載アーム１１を備える。移載アーム１１は、概ね円環状の凹部６２に沿うような円弧形状とされている。それぞれの移載アーム１１には２本のリフトピン１２が立設されている。各移載アーム１１は水平移動機構１３によって回動可能とされている。水平移動機構１３は、一対の移載アーム１１を保持部７に対して半導体ウェハーＷの移載を行う移載動作位置（図５の実線位置）と保持部７に保持された半導体ウェハーＷと平面視で重ならない退避位置（図５の二点鎖線位置）との間で水平移動させる。水平移動機構１３としては、個別のモータによって各移載アーム１１をそれぞれ回動させるものであっても良いし、リンク機構を用いて１個のモータによって一対の移載アーム１１を連動させて回動させるものであっても良い。
また、一対の移載アーム１１は、昇降機構１４によって水平移動機構１３とともに昇降移動される。昇降機構１４が一対の移載アーム１１を移載動作位置にて上昇させると、計４本のリフトピン１２がサセプタ７４に穿設された貫通孔７９（図２，３参照）を通過し、リフトピン１２の上端がサセプタ７４の上面から突き出る。一方、昇降機構１４が一対の移載アーム１１を移載動作位置にて下降させてリフトピン１２を貫通孔７９から抜き取り、水平移動機構１３が一対の移載アーム１１を開くように移動させると各移載アーム１１が退避位置に移動する。一対の移載アーム１１の退避位置は、保持部７の基台リング７１の直上である。基台リング７１は凹部６２の底面に載置されているため、移載アーム１１の退避位置は凹部６２の内側となる。なお、移載機構１０の駆動部（水平移動機構１３および昇降機構１４）が設けられている部位の近傍にも図示省略の排気機構が設けられており、移載機構１０の駆動部周辺の雰囲気がチャンバー６の外部に排出されるように構成されている。
図１に戻り、チャンバー６の上方に設けられたフラッシュ加熱部５は、筐体５１の内側に、複数本（本実施形態では３０本）のキセノンフラッシュランプＦＬからなる光源と、その光源の上方を覆うように設けられたリフレクタ５２と、を備えて構成される。また、フラッシュ加熱部５の筐体５１の底部にはランプ光放射窓５３が装着されている。フラッシュ加熱部５の床部を構成するランプ光放射窓５３は、石英により形成された板状の石英窓である。フラッシュ加熱部５がチャンバー６の上方に設置されることにより、ランプ光放射窓５３が上側チャンバー窓６３と相対向することとなる。フラッシュランプＦＬはチャンバー６の上方からランプ光放射窓５３および上側チャンバー窓６３を介して熱処理空間６５にフラッシュ光を照射する。
複数のフラッシュランプＦＬは、それぞれが長尺の円筒形状を有する棒状ランプであり、それぞれの長手方向が保持部７に保持される半導体ウェハーＷの主面に沿って（つまり水平方向に沿って）互いに平行となるように平面状に配列されている。よって、フラッシュランプＦＬの配列によって形成される平面も水平面である。
図８は、フラッシュランプＦＬの駆動回路を示す図である。同図に示すように、コンデンサ９３と、コイル９４と、フラッシュランプＦＬと、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）９６とが直列に接続されている。また、図８に示すように、制御部３は、パルス発生器３１および波形設定部３２を備えるとともに、入力部３３に接続されている。入力部３３としては、キーボード、マウス、タッチパネル等の種々の公知の入力機器を採用することができる。入力部３３からの入力内容に基づいて波形設定部３２がパルス信号の波形を設定し、その波形に従ってパルス発生器３１がパルス信号を発生する。
フラッシュランプＦＬは、その内部にキセノンガスが封入されその両端部に陽極および陰極が配設された棒状のガラス管（放電管）９２と、該ガラス管９２の外周面上に付設されたトリガー電極９１とを備える。コンデンサ９３には、電源ユニット９５によって所定の電圧が印加され、その印加電圧（充電電圧）に応じた電荷が充電される。また、トリガー電極９１にはトリガー回路９７から高電圧を印加することができる。トリガー回路９７がトリガー電極９１に電圧を印加するタイミングは制御部３によって制御される。
ＩＧＢＴ９６は、ゲート部にＭＯＳＦＥＴ（Metal Oxide Semiconductor Field effect transistor）を組み込んだバイポーラトランジスタであり、大電力を取り扱うのに適したスイッチング素子である。ＩＧＢＴ９６のゲートには制御部３のパルス発生器３１からパルス信号が印加される。ＩＧＢＴ９６のゲートに所定値以上の電圧（Highの電圧）が印加されるとＩＧＢＴ９６がオン状態となり、所定値未満の電圧（Lowの電圧）が印加されるとＩＧＢＴ９６がオフ状態となる。このようにして、フラッシュランプＦＬを含む駆動回路はＩＧＢＴ９６によってオンオフされる。ＩＧＢＴ９６がオンオフすることによってフラッシュランプＦＬと対応するコンデンサ９３との接続が断続され、フラッシュランプＦＬに流れる電流がオンオフ制御される。
コンデンサ９３が充電された状態でＩＧＢＴ９６がオン状態となってガラス管９２の両端電極に高電圧が印加されたとしても、キセノンガスは電気的には絶縁体であることから、通常の状態ではガラス管９２内に電気は流れない。しかしながら、トリガー回路９７がトリガー電極９１に高電圧を印加して絶縁を破壊した場合には両端電極間の放電によってガラス管９２内に電流が瞬時に流れ、そのときのキセノンの原子あるいは分子の励起によって光が放出される。
図８に示すような駆動回路は、フラッシュ加熱部５に設けられた複数のフラッシュランプＦＬのそれぞれに個別に設けられている。本実施形態では、３０本のフラッシュランプＦＬが平面状に配列されているため、それらに対応して図８に示す如き駆動回路が３０個設けられている。よって、３０本のフラッシュランプＦＬのそれぞれに流れる電流が対応するＩＧＢＴ９６によって個別にオンオフ制御されることとなる。
また、リフレクタ５２は、複数のフラッシュランプＦＬの上方にそれら全体を覆うように設けられている。リフレクタ５２の基本的な機能は、複数のフラッシュランプＦＬから出射されたフラッシュ光を熱処理空間６５の側に反射するというものである。リフレクタ５２はアルミニウム合金板にて形成されており、その表面（フラッシュランプＦＬに臨む側の面）はブラスト処理により粗面化加工が施されている。
チャンバー６の下方に設けられたハロゲン加熱部４は、筐体４１の内側に複数本（本実施形態では４０本）のハロゲンランプＨＬを内蔵している。ハロゲン加熱部４は、複数のハロゲンランプＨＬによってチャンバー６の下方から下側チャンバー窓６４を介して熱処理空間６５への光照射を行って半導体ウェハーＷを加熱する光照射部である。
図７は、複数のハロゲンランプＨＬの配置を示す平面図である。４０本のハロゲンランプＨＬは上下２段に分けて配置されている。保持部７に近い上段に２０本のハロゲンランプＨＬが配設されるとともに、上段よりも保持部７から遠い下段にも２０本のハロゲンランプＨＬが配設されている。各ハロゲンランプＨＬは、長尺の円筒形状を有する棒状ランプである。上段、下段ともに２０本のハロゲンランプＨＬは、それぞれの長手方向が保持部７に保持される半導体ウェハーＷの主面に沿って（つまり水平方向に沿って）互いに平行となるように配列されている。よって、上段、下段ともにハロゲンランプＨＬの配列によって形成される平面は水平面である。
また、図７に示すように、上段、下段ともに保持部７に保持される半導体ウェハーＷの中央部に対向する領域よりも周縁部に対向する領域におけるハロゲンランプＨＬの配設密度が高くなっている。すなわち、上下段ともに、ランプ配列の中央部よりも周縁部の方がハロゲンランプＨＬの配設ピッチが短い。このため、ハロゲン加熱部４からの光照射による加熱時に温度低下が生じやすい半導体ウェハーＷの周縁部により多い光量の照射を行うことができる。
また、上段のハロゲンランプＨＬからなるランプ群と下段のハロゲンランプＨＬからなるランプ群とが格子状に交差するように配列されている。すなわち、上段に配置された２０本のハロゲンランプＨＬの長手方向と下段に配置された２０本のハロゲンランプＨＬの長手方向とが互いに直交するように計４０本のハロゲンランプＨＬが配設されている。
ハロゲンランプＨＬは、ガラス管内部に配設されたフィラメントに通電することでフィラメントを白熱化させて発光させるフィラメント方式の光源である。ガラス管の内部には、窒素やアルゴン等の不活性ガスにハロゲン元素（ヨウ素、臭素等）を微量導入した気体が封入されている。ハロゲン元素を導入することによって、フィラメントの折損を抑制しつつフィラメントの温度を高温に設定することが可能となる。したがって、ハロゲンランプＨＬは、通常の白熱電球に比べて寿命が長くかつ強い光を連続的に照射できるという特性を有する。すなわち、ハロゲンランプＨＬは少なくとも１秒以上連続して発光する連続点灯ランプである。また、ハロゲンランプＨＬは棒状ランプであるため長寿命であり、ハロゲンランプＨＬを水平方向に沿わせて配置することにより上方の半導体ウェハーＷへの放射効率が優れたものとなる。
また、ハロゲン加熱部４の筐体４１内にも、２段のハロゲンランプＨＬの下側にリフレクタ４３が設けられている（図１）。リフレクタ４３は、複数のハロゲンランプＨＬから出射された光を熱処理空間６５の側に反射する。
制御部３は、熱処理装置１に設けられた上記の種々の動作機構を制御する。制御部３のハードウェアとしての構成は一般的なコンピュータと同様である。すなわち、制御部３は、各種演算処理を行う回路であるＣＰＵ、基本プログラムを記憶する読み出し専用のメモリであるＲＯＭ、各種情報を記憶する読み書き自在のメモリであるＲＡＭおよび制御用ソフトウェアやデータなどを記憶しておく磁気ディスクを備えている。制御部３のＣＰＵが所定の処理プログラムを実行することによって熱処理装置１における処理が進行する。
上記の構成以外にも熱処理装置１は、半導体ウェハーＷの熱処理時にハロゲンランプＨＬおよびフラッシュランプＦＬから発生する熱エネルギーによるハロゲン加熱部４、フラッシュ加熱部５およびチャンバー６の過剰な温度上昇を防止するため、様々な冷却用の構造を備えている。例えば、チャンバー６の壁体には水冷管（図示省略）が設けられている。また、ハロゲン加熱部４およびフラッシュ加熱部５は、内部に気体流を形成して排熱する空冷構造とされている。また、上側チャンバー窓６３とランプ光放射窓５３との間隙にも空気が供給され、フラッシュ加熱部５および上側チャンバー窓６３を冷却する。
次に、本発明に係る半導体装置の製造方法について説明する。本実施形態においては、まずシリコン（Ｓｉ）の半導体ウェハーＷの表面にシリコン酸化膜を形成し、その上に高誘電率ゲート絶縁膜(High-k膜)を形成する。図９は、高誘電率ゲート絶縁膜を形成した半導体ウェハーＷの構造を模式的に示す図である。
本実施形態においては、ゲートが形成される前にシリコン基材１０１にイオン（例えば、ヒ素（Ａｓ）、リン（Ｐ）、ボロン（Ｂ））が注入されてソース１０２およびドレイン１０３が形成されている。ソース１０２およびドレイン１０３が形成されたシリコン基材１０１の表面に二酸化ケイ素（ＳｉＯ２）の界面層膜１０４が成膜される。界面層膜１０４は、高誘電率ゲート絶縁膜１０５とシリコン基材１０１との間の良好な界面特性を維持するために必要な下地層である。二酸化ケイ素の界面層膜１０４の膜厚は極めて薄く、例えば約１ｎｍである。界面層膜１０４の形成手法としては、例えば熱酸化法などの公知の種々の方法を採用することが可能である。
そして、二酸化ケイ素の界面層膜１０４の上に高誘電率ゲート絶縁膜１０５が形成されている。高誘電率ゲート絶縁膜１０５としては、例えばＨｆＯ２，ＺｒＯ２，Ａｌ２Ｏ３，Ｌａ２Ｏ３等の高誘電率材料を用いることができる（本実施形態では、ＨｆＯ２）。高誘電率ゲート絶縁膜１０５は、例えばＡＬＤ(Atomic Layer Deposition)によって高誘電率材料を界面層膜１０４の上に堆積させることにより成膜される。界面層膜１０４の上に堆積される高誘電率ゲート絶縁膜１０５の膜厚も極めて薄く、例えば約１ｎｍである。高誘電率ゲート絶縁膜１０５の形成手法はＡＬＤに限定されるものではなく、例えばＭＯＣＶＤ(Metal Organic Chemical Vapor Deposition)等の公知の手法を採用することができる。
次に、高誘電率ゲート絶縁膜１０５の上にさらにメタルゲート電極を形成する。図１０は、メタルゲート電極を形成した半導体ウェハーＷの構造を模式的に示す図である。ここで、本実施形態においては、フッ素（Ｆ）を含むメタルゲート電極１０６を高誘電率ゲート絶縁膜１０５の上に形成する。メタルゲート電極１０６は、例えばチタンナイトライド（ＴｉＮ）にて形成される。チタンナイトライドはチタンの窒化物であり、典型的にはチタンは四塩化チタン（ＴｉＣｌ４）を還元して得られる。この四塩化チタンの塩素の一部をフッ素にて置換したものを原料として用いることにより、フッ素を含有するチタンナイトライドを得ることができる。このようなフッ素を含有するチタンナイトライドにてメタルゲート電極１０６を高誘電率ゲート絶縁膜１０５の上に形成するのである。
メタルゲート電極１０６の形成手法としては、例えばＣＶＤやＡＬＤを用いることができる。高誘電率ゲート絶縁膜１０５の上に形成されるメタルゲート電極１０６の膜厚は１０ｎｍ〜２０ｎｍである。また、メタルゲート電極１０６中におけるフッ素の含有量（濃度）は０．１at%以上１０at%以下である。
次に、フッ素を含むメタルゲート電極１０６を形成した半導体ウェハーＷに対する熱処理を上記の熱処理装置１によって行う。以下、熱処理装置１による半導体ウェハーＷの熱処理について説明する。以下に説明する熱処理装置１の処理手順は、制御部３が熱処理装置１の各動作機構を制御することにより進行する。
まず、ゲートバルブ１８５が開いて搬送開口部６６が開放され、装置外部の搬送ロボットにより搬送開口部６６を介して半導体ウェハーＷがチャンバー６内の熱処理空間６５に搬入される。搬送ロボットによって搬入された半導体ウェハーＷは保持部７の直上位置まで進出して停止する。そして、移載機構１０の一対の移載アーム１１が退避位置から移載動作位置に水平移動して上昇することにより、リフトピン１２が貫通孔７９を通ってサセプタ７４の保持プレート７５の上面から突き出て半導体ウェハーＷを受け取る。このとき、リフトピン１２は基板支持ピン７７の上端よりも上方にまで上昇する。
半導体ウェハーＷがリフトピン１２に載置された後、搬送ロボットが熱処理空間６５から退出し、ゲートバルブ１８５によって搬送開口部６６が閉鎖される。そして、一対の移載アーム１１が下降することにより、半導体ウェハーＷは移載機構１０から保持部７のサセプタ７４に受け渡されて水平姿勢にて下方より保持される。半導体ウェハーＷは、保持プレート７５上に立設された複数の基板支持ピン７７によって支持されてサセプタ７４に保持される。また、半導体ウェハーＷは、高誘電率ゲート絶縁膜１０５およびメタルゲート電極１０６が形成された表面を上面として保持部７に保持される。複数の基板支持ピン７７によって支持された半導体ウェハーＷの裏面（表面とは反対側の主面）と保持プレート７５の保持面７５ａとの間には所定の間隔が形成される。サセプタ７４の下方にまで下降した一対の移載アーム１１は水平移動機構１３によって退避位置、すなわち凹部６２の内側に退避する。
また、ゲートバルブ１８５によって搬送開口部６６が閉鎖されて熱処理空間６５が密閉空間とされた後、チャンバー６内の雰囲気調整が行われる。具体的にはバルブ８４が開放されてガス供給孔８１から熱処理空間６５に処理ガスが供給される。本実施形態では、水素と窒素との混合ガスが処理ガスとしてチャンバー６内の熱処理空間６５に供給される。また、バルブ８９が開放されてガス排気孔８６からチャンバー６内の気体が排気される。これにより、チャンバー６内の熱処理空間６５の上部から供給された処理ガスが下方へと流れて熱処理空間６５の下部から排気され、熱処理空間６５が水素を含む雰囲気に置換される。また、バルブ１９２が開放されることによって、搬送開口部６６からもチャンバー６内の気体が排気される。さらに、図示省略の排気機構によって移載機構１０の駆動部周辺の雰囲気も排気される。
チャンバー６内が水素を含む雰囲気に置換され、半導体ウェハーＷが保持部７のサセプタ７４によって水平姿勢にて下方より保持された後、ハロゲン加熱部４の４０本のハロゲンランプＨＬが一斉に点灯して予備加熱（アシスト加熱）が開始される。ハロゲンランプＨＬから出射されたハロゲン光は、石英にて形成された下側チャンバー窓６４およびサセプター７４を透過して半導体ウェハーＷの裏面から照射される。ハロゲンランプＨＬからの光照射を受けることによって半導体ウェハーＷが予備加熱されて温度が上昇する。なお、移載機構１０の移載アーム１１は凹部６２の内側に退避しているため、ハロゲンランプＨＬによる加熱の障害となることは無い。
ハロゲンランプＨＬによる予備加熱を行うときには、半導体ウェハーＷの温度が放射温度計１２０によって測定されている。すなわち、サセプタ７４に保持された半導体ウェハーＷの裏面から開口部７８を介して放射された赤外光を放射温度計１２０が受光して昇温中のウェハー温度を測定する。測定された半導体ウェハーＷの温度は制御部３に伝達される。制御部３は、ハロゲンランプＨＬからの光照射によって昇温する半導体ウェハーＷの温度が所定の予備加熱温度Ｔ１に到達したか否かを監視しつつ、ハロゲンランプＨＬの出力を制御する。すなわち、制御部３は、放射温度計１２０による測定値に基づいて、半導体ウェハーＷの温度が予備加熱温度Ｔ１となるようにハロゲンランプＨＬの出力をフィードバック制御する。予備加熱温度Ｔ１は、３５０℃ないし６００℃程度とされる（本実施の形態では６００℃）。
半導体ウェハーＷの温度が予備加熱温度Ｔ１に到達した後、制御部３は半導体ウェハーＷをその予備加熱温度Ｔ１に暫時維持する。具体的には、放射温度計１２０によって測定される半導体ウェハーＷの温度が予備加熱温度Ｔ１に到達した時点にて制御部３がハロゲンランプＨＬの出力を調整し、半導体ウェハーＷの温度をほぼ予備加熱温度Ｔ１に維持している。
このようなハロゲンランプＨＬによる予備加熱を行うことによって、半導体ウェハーＷの全体を予備加熱温度Ｔ１に均一に昇温している。ハロゲンランプＨＬによる予備加熱の段階においては、より放熱が生じやすい半導体ウェハーＷの周縁部の温度が中央部よりも低下する傾向にあるが、ハロゲン加熱部４におけるハロゲンランプＨＬの配設密度は、半導体ウェハーＷの中央部に対向する領域よりも周縁部に対向する領域の方が高くなっている。このため、放熱が生じやすい半導体ウェハーＷの周縁部に照射される光量が多くなり、予備加熱段階における半導体ウェハーＷの面内温度分布を均一なものとすることができる。さらに、チャンバー側部６１に装着された反射リング６９の内周面は鏡面とされているため、この反射リング６９の内周面によって半導体ウェハーＷの周縁部に向けて反射する光量が多くなり、予備加熱段階における半導体ウェハーＷの面内温度分布をより均一なものとすることができる。
半導体ウェハーＷの温度が予備加熱温度Ｔ１に到達して所定時間が経過した時点にてフラッシュ加熱部５のフラッシュランプＦＬから半導体ウェハーＷの表面にフラッシュ光照射を行う。フラッシュランプＦＬがフラッシュ光照射を行うに際しては、予め電源ユニット９５によってコンデンサ９３に電荷を蓄積しておく。そして、コンデンサ９３に電荷が蓄積された状態にて、制御部３のパルス発生器３１からＩＧＢＴ９６にパルス信号を出力してＩＧＢＴ９６をオンオフ駆動する。
パルス信号の波形は、パルス幅の時間（オン時間）とパルス間隔の時間（オフ時間）とをパラメータとして順次設定したレシピを入力部３３から入力することによって規定することができる。このようなレシピをオペレータが入力部３３から制御部３に入力すると、それに従って制御部３の波形設定部３２はオンオフを繰り返すパルス波形を設定する。そして、波形設定部３２によって設定されたパルス波形に従ってパルス発生器３１がパルス信号を出力する。その結果、ＩＧＢＴ９６のゲートには設定された波形のパルス信号が印加され、ＩＧＢＴ９６のオンオフ駆動が制御されることとなる。具体的には、ＩＧＢＴ９６のゲートに入力されるパルス信号がオンのときにはＩＧＢＴ９６がオン状態となり、パルス信号がオフのときにはＩＧＢＴ９６がオフ状態となる。
また、パルス発生器３１から出力するパルス信号がオンになるタイミングと同期して制御部３がトリガー回路９７を制御してトリガー電極９１に高電圧（トリガー電圧）を印加する。コンデンサ９３に電荷が蓄積された状態にてＩＧＢＴ９６のゲートにパルス信号が入力され、かつ、そのパルス信号がオンになるタイミングと同期してトリガー電極９１に高電圧が印加されることにより、パルス信号がオンのときにはガラス管９２内の両端電極間で必ず電流が流れ、そのときのキセノンの原子あるいは分子の励起によって光が放出される。
このようにしてフラッシュ加熱部５の３０本のフラッシュランプＦＬが発光し、保持部７に保持された半導体ウェハーＷの表面にフラッシュ光が照射される。ここで、ＩＧＢＴ９６を使用することなくフラッシュランプＦＬを発光させた場合には、コンデンサ９３に蓄積されていた電荷が１回の発光で消費され、フラッシュランプＦＬからの出力波形は幅が０．１ミリセカンドないし１０ミリセカンド程度の単純なシングルパルスとなる。これに対して、本実施の形態では、回路中にスイッチング素子たるＩＧＢＴ９６を接続してそのゲートにパルス信号を出力することにより、コンデンサ９３からフラッシュランプＦＬへの電荷の供給をＩＧＢＴ９６によって断続してフラッシュランプＦＬに流れる電流をオンオフ制御している。その結果、いわばフラッシュランプＦＬの発光がチョッパ制御されることとなり、コンデンサ９３に蓄積された電荷が分割して消費され、極めて短い時間の間にフラッシュランプＦＬが点滅を繰り返す。なお、回路を流れる電流値が完全に”０”になる前に次のパルスがＩＧＢＴ９６のゲートに印加されて電流値が再度増加するため、フラッシュランプＦＬが点滅を繰り返している間も発光出力が完全に”０”になるものではない。
ＩＧＢＴ９６によってフラッシュランプＦＬに流れる電流をオンオフ制御することにより、フラッシュランプＦＬの発光パターン（発光出力の時間波形）を自在に規定することができ、発光時間および発光強度を自由に調整することができる。ＩＧＢＴ９６のオンオフ駆動のパターンは、入力部３３から入力するパルス幅の時間とパルス間隔の時間とによって規定される。すなわち、フラッシュランプＦＬの駆動回路にＩＧＢＴ９６を組み込むことによって、入力部３３から入力するパルス幅の時間とパルス間隔の時間とを適宜に設定するだけで、フラッシュランプＦＬの発光パターンを自在に規定することができるのである。
具体的には、例えば、入力部３３から入力するパルス間隔の時間に対するパルス幅の時間の比率を大きくすると、フラッシュランプＦＬに流れる電流が増大して発光強度が強くなる。逆に、入力部３３から入力するパルス間隔の時間に対するパルス幅の時間の比率を小さくすると、フラッシュランプＦＬに流れる電流が減少して発光強度が弱くなる。また、入力部３３から入力するパルス間隔の時間とパルス幅の時間の比率を適切に調整すれば、フラッシュランプＦＬの発光強度が一定に維持される。さらに、入力部３３から入力するパルス幅の時間とパルス間隔の時間との組み合わせの総時間を長くすることによって、フラッシュランプＦＬに比較的長時間にわたって電流が流れ続けることとなり、フラッシュランプＦＬの発光時間が長くなる。本実施形態においては、フラッシュランプＦＬの発光時間が０．１ミリ秒〜１００ミリ秒の間に設定される。
このようにしてフラッシュランプＦＬから半導体ウェハーＷの表面に０．１ミリ秒以上１００ミリ秒以下の照射時間にてフラッシュ光が照射されて半導体ウェハーＷのフラッシュ加熱が行われる。照射時間が０．１ミリ秒以上１００ミリ秒以下の極めて短く強いフラッシュ光が照射されることによって高誘電率ゲート絶縁膜１０５およびメタルゲート電極１０６を含む半導体ウェハーＷの表面が瞬間的に処理温度Ｔ２にまで昇温する。フラッシュ光照射によって半導体ウェハーＷの表面が到達する最高温度（ピーク温度）である処理温度Ｔ２は９００℃以上であり、本実施形態では１０００℃である。フラッシュ加熱では、フラッシュ光の照射時間が１００ミリ秒以下の極めて短時間であるため、半導体ウェハーＷの表面温度は瞬間的に処理温度Ｔ２にまで昇温した後、ただちに予備加熱温度Ｔ１近傍にまで降温する。
図１１は、半導体ウェハーＷの表面がフラッシュ加熱されたときに生じる現象を説明するための図である。高誘電率ゲート絶縁膜１０５およびメタルゲート電極１０６を含む半導体ウェハーＷの表面が９００℃以上の処理温度Ｔ２に加熱されると、メタルゲート電極１０６のチタンナイトライドに含まれているフッ素が高誘電率ゲート絶縁膜１０５との界面を超えて高誘電率ゲート絶縁膜１０５中に拡散する。高誘電率ゲート絶縁膜１０５に拡散したフッ素は、さらに二酸化ケイ素の界面層膜１０４中にまで拡散し、界面層膜１０４とシリコン基材１０１との間の界面にまで到達する。
界面層膜１０４とシリコン基材１０１との界面にまで到達したフッ素は当該界面に存在していた未結合手（ダングリングボンド）を終端する。これにより、界面層膜１０４とシリコン基材１０１との間の界面準位が減少する。また、高誘電率ゲート絶縁膜１０５に拡散したフッ素は高誘電率ゲート絶縁膜１０５中に存在しているトラップと結合してこれを消滅させる。その結果、界面層膜１０４および高誘電率ゲート絶縁膜１０５を含むゲートスタック構造の信頼性が向上することとなる。
また、半導体ウェハーＷの表面がフラッシュ加熱されることによって、高誘電率ゲート絶縁膜１０５の成膜後熱処理(PDA:Post Deposition Annealing)が実行される。すなわち、堆積直後の特段の熱処理が施されていない高誘電率ゲート絶縁膜１０５は点欠陥等の欠陥を多く含んでいるのであるが、フラッシュ加熱によって高誘電率ゲート絶縁膜１０５が処理温度Ｔ２にまで昇温されることにより、そのような欠陥が低減されるのである。
ところで、メタルゲート電極１０６のチタンナイトライドにはフッ素のみならず窒素も含まれている。フラッシュ加熱により半導体ウェハーＷの表面が処理温度Ｔ２に加熱されると、メタルゲート電極１０６に含まれる窒素も高誘電率ゲート絶縁膜１０５中に拡散する。窒素がさらに二酸化ケイ素の界面層膜１０４中にまで拡散して界面層膜１０４とシリコン基材１０１との間の界面にまで到達すると、かえって界面特性を劣化させるのであるが、窒素の拡散は高誘電率ゲート絶縁膜１０５と界面層膜１０４との界面で留まる。これは、二酸化ケイ素中におけるフッ素の拡散係数に比較して窒素の拡散係数が小さく、１００ミリ秒以下の極めて短い時間では窒素が界面層膜１０４中を拡散してシリコン基材１０１との界面にまで到達できないことによるものである。すなわち、フラッシュ光照射による１００ミリ秒以下の極めて短時間の加熱処理を行うことにより、界面特性を劣化させる窒素の拡散を抑制しつつ、フッ素のみを界面層膜１０４とシリコン基材１０１との間の界面にまで拡散させて界面準位を減少させるとともにゲートスタック構造の信頼性を向上させているのである。
フラッシュ加熱処理が終了した後、所定時間経過後にハロゲンランプＨＬが消灯する。これにより、半導体ウェハーＷが予備加熱温度Ｔ１から急速に降温する。また、チャンバー６内への水素の供給が停止されるとともに、窒素のみが供給されてチャンバー６内の熱処理空間６５が窒素雰囲気に置換される。降温中の半導体ウェハーＷの温度は放射温度計１２０によって測定され、その測定結果は制御部３に伝達される。制御部３は、放射温度計１２０の測定結果より半導体ウェハーＷの温度が所定温度まで降温したか否かを監視する。そして、半導体ウェハーＷの温度が所定以下にまで降温した後、移載機構１０の一対の移載アーム１１が再び退避位置から移載動作位置に水平移動して上昇することにより、リフトピン１２がサセプタ７４の上面から突き出て熱処理後の半導体ウェハーＷをサセプタ７４から受け取る。続いて、ゲートバルブ１８５により閉鎖されていた搬送開口部６６が開放され、リフトピン１２上に載置された半導体ウェハーＷが装置外部の搬送ロボットにより搬出され、熱処理装置１における半導体ウェハーＷの加熱処理が完了する。
本実施形態においては、シリコン基材１０１上に二酸化ケイ素の界面層膜１０４を挟み込んで形成された高誘電率ゲート絶縁膜１０５の上にフッ素を含むメタルゲート電極１０６を形成し、フラッシュ光照射による１００ミリ秒以下の極短時間加熱処理を行うことによって、窒素の拡散を抑制しつつ、フッ素のみを界面層膜１０４とシリコン基材１０１との間の界面にまで拡散させている。界面特性を劣化させる窒素の拡散を抑制しつつ、フッ素のみを界面層膜１０４とシリコン基材１０１との間の界面にまで拡散させることにより、界面準位を減少させるとともにゲートスタック構造の信頼性を向上させることができる。なお、フラッシュランプＦＬのフラッシュ光照射時間は０．１ミリ秒以上１００ミリ秒以下の範囲内で適宜に調整することが可能である。
また、極短時間の加熱処理によってフッ素を含むメタルゲート電極１０６から高誘電率ゲート絶縁膜１０５および界面層膜１０４にフッ素を拡散させているため、半導体ウェハーＷに形成されたデバイス構造にダメージを与えることなく当該デバイス構造にフッ素を導入することができる。
また、水素を含む雰囲気中にて半導体ウェハーＷのフラッシュ加熱処理が行われるため、二酸化ケイ素の界面層膜１０４中におけるフッ素の拡散速度が高くなり、より確実に界面層膜１０４とシリコン基材１０１との間の界面にまでフッ素を導入することができる。
以上、本発明の実施の形態について説明したが、この発明はその趣旨を逸脱しない限りにおいて上述したもの以外に種々の変更を行うことが可能である。例えば、上記実施形態においては、メタルゲート電極１０６をチタンナイトライドにて形成していたが、これに限定されるものではなく、窒化タンタル（ＴａＮ）、窒化アルミニウム（ＡｌＮ）等にて形成するようにしても良い。メタルゲート電極１０６が窒化タンタルまたは窒化アルミニウムであっても、フッ素を含むメタルゲート電極１０６を高誘電率ゲート絶縁膜１０５の上に形成してフラッシュ加熱処理を行うことにより、上記実施形態と同様に、窒素の拡散を抑制しつつ、フッ素のみを界面層膜１０４とシリコン基材１０１との間の界面にまで拡散させることができる。
また、メタルゲート電極１０６に代えて高誘電率ゲート絶縁膜１０５の上にフッ素を含有する薄膜を形成してフラッシュ加熱処理を行うようにしても良い。このようにしても、高誘電率ゲート絶縁膜１０５および界面層膜１０４にフッ素を拡散させて界面層膜１０４とシリコン基材１０１との間の界面準位を減少させるとともに、ゲートスタック構造の信頼性を向上させることができる。
また、上記実施形態においては、フッ素を含むメタルゲート電極１０６を形成した後にフラッシュ加熱処理を行って高誘電率ゲート絶縁膜１０５の成膜後熱処理も併せて行うようにしていたが、これに代えて、メタルゲート電極１０６を形成する前に高誘電率ゲート絶縁膜１０５の成膜後熱処理を行うようにしても良い。
また、上記実施形態においては、水素を含む雰囲気中にて半導体ウェハーＷのフラッシュ加熱処理行っていたが、これに限定されるものではなく、アンモニア（ＮＨ３）、三フッ化窒素（ＮＦ３）、または、フッ素（Ｆ２）等を含む雰囲気中にてフラッシュ加熱処理を行うようにしても良い。すなわち、半導体ウェハーＷのフラッシュ加熱処理は、水素、アンモニア、三フッ化窒素、フッ素からなる群から選択された１のガス雰囲気中にて行うものであれば良い。
上述した通り、水素を含む雰囲気中にてフラッシュ加熱処理を行った場合には、二酸化ケイ素の界面層膜１０４中におけるフッ素の拡散速度を高めることができる。また、アンモニアまたは三フッ化窒素を含む雰囲気中にてフラッシュ加熱処理を行った場合には、高誘電率ゲート絶縁膜１０５中の窒素を補うことが可能となる。さらに、フッ素を含む雰囲気中にてフラッシュ加熱処理を行った場合には、メタルゲート電極１０６からのみではフッ素の供給が十分でない場合にフッ素を補うことができる。
また、上記実施形態においては、半導体ウェハーＷの熱処理をフラッシュランプＦＬからのフラッシュ光照射によって行っていたが、これに限定されるものではなく、１００ミリ秒以下の加熱処理であれば良く、例えばレーザーアニールによって行うようにしても良い。
また、本発明に係る技術の適用対象となるデバイス構造は、平面型のＦＥＴに限定されるものではなく、Ｆｉｎ構造のＦＥＴであっても良い。
また、上記実施形態においては、フラッシュ加熱部５に３０本のフラッシュランプＦＬを備えるようにしていたが、これに限定されるものではなく、フラッシュランプＦＬの本数は任意の数とすることができる。また、フラッシュランプＦＬはキセノンフラッシュランプに限定されるものではなく、クリプトンフラッシュランプであっても良い。また、ハロゲン加熱部４に備えるハロゲンランプＨＬの本数も４０本に限定されるものではなく、任意の数とすることができる。
また、上記実施形態においては、ハロゲンランプＨＬからのハロゲン光照射によって半導体ウェハーＷを予備加熱するようにしていたが、予備加熱の手法はこれに限定されるものではなく、ホットプレートに載置することによって半導体ウェハーＷを予備加熱するようにしても良い。
１ 熱処理装置
３ 制御部
４ ハロゲン加熱部
５ フラッシュ加熱部
６ チャンバー
７ 保持部
６５ 熱処理空間
７４ サセプタ
７５ 保持プレート
７７ 基板支持ピン
９３ コンデンサ
９５ 電源ユニット
９６ ＩＧＢＴ
１０１ シリコン基材
１０２ ソース
１０３ ドレイン
１０４ 界面層膜
１０５ 高誘電率ゲート絶縁膜
１０６ メタルゲート電極
１２０ 放射温度計
ＦＬ フラッシュランプ
ＨＬ ハロゲンランプ
Ｗ 半導体ウェハー

Claims (6)

  1. シリコンの基板上に界面層膜を挟み込んで高誘電率ゲート絶縁膜を形成する半導体装置の製造方法であって、
    前記基板の表面に二酸化ケイ素の界面層膜を挟み込んで高誘電率ゲート絶縁膜を形成する第１成膜工程と、
    前記高誘電率ゲート絶縁膜上にフッ素を含む膜を形成する第２成膜工程と、
    前記基板に１００ミリ秒以下の加熱処理を施して、窒素の拡散を前記高誘電率ゲート絶縁膜に抑制しつつ前記高誘電率ゲート絶縁膜および前記界面層膜にフッ素を拡散させる熱処理工程と、
    を備えることを特徴とする半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第２成膜工程にて形成する膜はメタルゲート電極であることを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記メタルゲート電極は、ＴｉＮ、ＴａＮまたはＡｌＮを含むことを特徴とする半導体装置の製造方法。
  4. 請求項２または請求項３記載の半導体装置の製造方法において、
    前記メタルゲート電極中のフッ素の含有量は０．１ａｔ％以上１０ａｔ％以下であることを特徴とする半導体装置の製造方法。
  5. 請求項１から請求項４のいずれかに記載の半導体装置の製造方法において、
    前記熱処理工程では、前記基板の表面にフラッシュランプからフラッシュ光を照射することを特徴とする半導体装置の製造方法。
  6. 請求項１から請求項５のいずれかに記載の半導体装置の製造方法において、
    前記熱処理工程では、水素、アンモニア、三フッ化窒素、フッ素からなる群から選択された１のガス雰囲気中にて前記基板の加熱処理を行うことを特徴とする半導体装置の製造方法。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7048351B2 (ja) * 2018-02-28 2022-04-05 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置
JP7048372B2 (ja) * 2018-03-20 2022-04-05 株式会社Ｓｃｒｅｅｎホールディングス 熱処理装置および熱処理方法
CN108987265A (zh) * 2018-06-26 2018-12-11 武汉华星光电半导体显示技术有限公司 显示器件制造方法及装置
US10985022B2 (en) * 2018-10-26 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures having interfacial layers
SG11202105498QA (en) * 2018-12-15 2021-06-29 Entegris Inc Fluorine ion implantation method and system
KR102612404B1 (ko) 2019-03-08 2023-12-13 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11329139B2 (en) * 2019-07-17 2022-05-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device with reduced trap defect and method of forming the same
KR20210011748A (ko) 2019-07-23 2021-02-02 삼성전자주식회사 반도체 소자
US10985265B2 (en) * 2019-08-22 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
US11664257B2 (en) * 2021-09-21 2023-05-30 Intel Corporation Contactless wafer separator

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2538740B2 (ja) * 1992-06-09 1996-10-02 株式会社半導体プロセス研究所 半導体製造装置及び半導体装置の製造方法
JP2002299614A (ja) * 2001-03-30 2002-10-11 Toshiba Corp Ｍｉｓ型電界効果トランジスタ及びその製造方法及び半導体記憶装置及びその製造方法
JP4627961B2 (ja) * 2002-09-20 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20070190711A1 (en) * 2006-02-10 2007-08-16 Luo Tien Y Semiconductor device and method for incorporating a halogen in a dielectric
US8319295B2 (en) * 2007-01-10 2012-11-27 Imec Use of F-based gate etch to passivate the high-k/metal gate stack for deep submicron transistor technologies
US7629275B2 (en) * 2007-01-25 2009-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple-time flash anneal process
JP4950710B2 (ja) * 2007-03-19 2012-06-13 株式会社東芝 半導体装置及び半導体装置の製造方法
US20090090975A1 (en) * 2007-10-09 2009-04-09 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system employing fluorine doping
CN101728257B (zh) * 2008-10-24 2011-02-16 中国科学院微电子研究所 一种栅介质/金属栅集成结构的制备方法
JP5285519B2 (ja) 2009-07-01 2013-09-11 パナソニック株式会社 半導体装置及びその製造方法
TWI536451B (zh) * 2010-04-26 2016-06-01 應用材料股份有限公司 使用具金屬系前驅物之化學氣相沉積與原子層沉積製程之ｎ型金氧半導體金屬閘極材料、製造方法及設備
JP5632254B2 (ja) 2010-10-26 2014-11-26 旭化成エレクトロニクス株式会社 半導体装置及びその製造方法
JP4985855B2 (ja) * 2011-01-13 2012-07-25 セイコーエプソン株式会社 半導体装置の製造方法
DE112011105988B4 (de) * 2011-12-23 2020-08-06 Intel Corporation III-N-Materialstruktur für Gate-Aussparungstransistoren
CN103632976B (zh) * 2012-08-29 2016-06-29 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
JP2014165293A (ja) 2013-02-25 2014-09-08 Hitachi Ltd Ｆｉｅｌｄ−ＭＯＳＦＥＴおよびその製造方法
US20150132938A1 (en) * 2013-11-13 2015-05-14 Intermolecular, Inc. Methods and Systems for Forming Reliable Gate Stack on Semiconductors
US9502307B1 (en) * 2015-11-20 2016-11-22 International Business Machines Corporation Forming a semiconductor structure for reduced negative bias temperature instability

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