DE112016007570T5 - Gestapelte gruppe iii-nitrid transistoren für einen rf-schalter und verfahren zur herstellung - Google Patents

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Abstract

Ein Halbleiterbauelement umfasst eine Siliziumsäule, die auf einem Substrat angeordnet ist, wobei die Siliziumsäule eine Seitenwand aufweist. Ein Gruppe III-N Halbleitermaterial ist auf der Seitenwand der Siliziumsäule angeordnet. Das Gruppe III-N Halbleitermaterial weist eine Seitenwand auf. Eine dotierte Source-Struktur und eine dotierte Drain-Struktur sind auf dem Gruppe III-N Halbleitermaterial angeordnet. Eine Polarisationsladungs-induzierende Schicht ist auf der Seitenwand des Gruppe III-N Halbleitermaterials zwischen der dotierten Drain-Struktur und der dotierten Source-Struktur angeordnet. Eine Mehrzahl von Abschnitten der Gatedielektrikumsschicht ist auf den Seitenwänden des Gruppe III-N Halbleitermaterials und zwischen der Polarisationsladungs-induzierenden Schicht angeordnet. Eine Mehrzahl von resistiven Gate-Elektroden, die durch eine Zwischenschicht-Dielektrikums-Schicht getrennt sind, ist benachbart zu jedem der Mehrzahl von Abschnitten der Gatedielektrikumsschicht angeordnet. Eine Source-Metallschicht ist unter und in Kontakt mit der dotierten Source-Struktur angeordnet.

Description

  • TECHNISCHES GEBIET
  • Ausführungsbeispiele der vorliegenden Erfindung betreffen im Allgemeinen mikroelektronische Bauelemente und ihre Verfahren zur Herstellung sowie insbesondere die Bildung eines Stapels von Gruppe III-N Transistoren für einen RF-Schalter.
  • HINTERGRUND
  • In dem Gebiet der drahtlosen Kommunikation und des Leistungsmanagements können verschiedene Komponenten unter Verwendung von Festkörperbauelementen umgesetzt werden. Zum Beispiel ist in der Radiofrequenz(RF)-Kommunikation das RF-Frontend ein allgemeiner Begriff für die Schaltungsanordnung zwischen einer Antenne und einem digitalen Basisbandsystem. Derartige RF-Frontend-Komponenten können RF-Schalter umfassen. Teilweise aufgrund ihrer großen Bandlücke und hohen Mobilität eignen sich Galliumnitrid (GaN) und andere Gruppe III-Nitrid (N) Halbleitermaterialien für integrierte Schaltungen für Anwendungen, wie etwa Hochfrequenz- und Hochleistungsschalter, können jedoch vor Herausforderungen in Bezug auf die Skalierung stellen. Zuverlässige Herstellungsprozesse, die derartige integrierte Schaltungen erzeugen, können RF-Schalter erfordern, die in einer Weise gebildet werden, die Flächenbegrenzungen überwinden. Ein Verfahren zum Meistern einer Skalierung ist die Bildung von RF-Schaltern durch Stapeln von mehreren Transistoren, die aus Gruppe III-N Halbleitermaterial hergestellt sind.
  • Figurenliste
    • 1 stellt eine Querschnittsansicht, eine Draufsicht und eine abgewinkelte Ansicht eines ersten Stapels und eines zweiten Stapels von Gruppe III-N Transistoren dar, die die über einem Substrat gebildet sind.
    • 2-18 stellen Querschnittsansichten und Draufsichten dar, die verschiedene Operationen in einem Verfahren zum Herstellen eines ersten Stapels und eines zweiten Stapels von Gruppe III-N Transistoren für RF-Schalter gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellen.
    • 2 stellt die Bildung eines mehrschichtigen Stapels dar, der abwechselnde Schichten von ILD (Zwischenschicht-Dielektrikum) und Gate-Elektrodenmaterial auf einer dielektrischen Schicht über einem Substrat umfasst.
    • 3 stellt die Struktur von 2 nach der Bildung eines ersten und eines zweiten strukturierten mehrschichtigen Stapels dar, um die darunter liegende Source-Metallschicht freizulegen.
    • 4 stellt die Struktur von 3 nach der Bildung einer Gatedielektrikumsschicht auf der Oberfläche der Source-Metallschicht und auf Seitenwänden sowie auf der obersten Oberfläche des ersten und zweiten strukturierten mehrschichtigen Stapels dar.
    • 5 stellt die Struktur von 4 nach der Bildung auf einer zweiten dielektrischen Schicht in einer Region zwischen dem ersten und zweiten strukturierten mehrschichtigen Stapel dar.
    • 6 stellt die Struktur von 5 nach der Bildung eines Grabens in der zweiten dielektrischen Schicht, der Gatedielektrikumsschicht, Source-Metallschicht und der Isolatorschicht dar, um das darunter liegende Substrat freizulegen.
    • 7 stellt die Struktur von 6 nach dem Wachstum von epitaktischem Silizium in dem Graben von dem Substrat dar.
    • 8 stellt die Struktur von 7 nach der Entfernung der zweiten dielektrischen Schicht dar, die die vertikalen Seitenwände des epitaxial gewachsenen Siliziums freilegt.
    • 9 stellt die Struktur von 8 nach dem Wachstum eines Gruppe III-N Halbleitermaterials auf den vertikalen Seitenwänden des epitaxial gewachsenen Siliziums dar.
    • 10 stellt die Struktur von 9 nach einem Prozess zum Einebnen des Gruppe III-N Halbleitermaterials und der Siliziumsäule und Vertiefen des Gruppe III-N Halbleitermaterials dar.
    • 11 stellt die Struktur von 10 nach der Entfernung eines Abschnitts der ILD-Schicht benachbart zu der Gatedielektrikumsschicht aus jeder ILD-Schicht in dem Materialschichtstapel dar.
    • 12 stellt die Struktur von 11 nach der Entfernung der Gatedielektrikumsschicht aus Abschnitten der vertikalen Seitenwände des Gruppe III-N Halbleitermaterials dar.
    • 13 stellt die Struktur von 12 nach der Bildung einer Polarisationsladungs-induzierenden Schicht auf den freiliegenden Oberflächen des Gruppe III-N Halbleitermaterials dar.
    • 14 stellt die Struktur von 13 nach der Bildung einer dielektrischen Schicht mit hohem K auf den Seitenwänden und der obersten Oberfläche der Polarisationsladungs-induzierenden Schicht und auf den Seitenwänden sowie auf der obersten Oberfläche der obersten ILD-Schicht dar.
    • 15 stellt die Struktur von 14 nach der Entfernung der Polarisationsladungs-induzierenden Schicht von der obersten Oberfläche des Gruppe III-N Halbleitermaterials und der Bildung einer Vertiefung in einem Abschnitt der ersten dielektrischen Schicht dar.
    • 16 stellt die Struktur von 15 nach der Bildung einer Drain- und einer Source-Struktur auf den freiliegenden Oberflächen des Gruppe III-N Halbleitermaterials dar.
    • 17 stellt die Struktur von 16 nach der Bildung einer Mehrzahl von resistiven Gate-Elektroden in dem ersten und in dem zweiten mehrschichtigen Stapel dar.
    • 18 stellt die Struktur von 17 nach der Bildung von Drain-, Gate- und Source-Kontakten dar.
    • 19 stellt einen Schaltungsentwurf mit zwei in Reihe geschalteten Transistoren dar, wobei jeder Transistor ein Gate aufweist, das mit einem Widerstand verbunden ist.
    • 20 ist ein funktionelles Blockdiagramm eines Gruppe III-N SoC, das einen Stapel aus Gruppe III-N Transistoren einer mobilen Rechenplattform umfasst, gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
    • 21 stellt eine Rechenvorrichtung gemäß Ausführungsbeispielen der vorliegenden Erfindung dar.
    • 22 stellt einen Interposer gemäß Ausführungsbeispielen der vorliegenden Erfindung dar.
  • BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
  • Es werden gestapelte Gruppe III-N Transistoren für Logik, System-auf-einem-Chip (SoC), Radiofrequenz(RF)-Komponenten und Speicheranwendungen und ihre Verfahren zur Herstellung beschrieben. In der folgenden Beschreibung werden zahlreiche spezifische Einzelheiten dargelegt, wie etwa neue strukturelle Schemata und ausführliche Herstellungsverfahren, um ein umfassendes Verständnis von Ausführungsbeispielen der vorliegenden Erfindung vorzusehen. Für Fachleute auf dem Gebiet ist es jedoch offensichtlich, dass Ausführungsbeispiele der vorliegenden Erfindung ohne diese spezifischen Details ausgeführt werden können. In anderen Beispielen werden allgemein bekannte Merkmale, wie etwa Operationen, die einem Gruppe III-N Transistor zugeordnet sind, weniger ausführlich beschrieben, um Ausführungsbeispiele der vorliegenden Erfindung nicht unnötig zu verkomplizieren. Weiterhin wird davon ausgegangen, dass die verschiedenen in den Figuren dargelegten Ausführungsbeispiele visuelle Darstellungen sind, und nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • Die Ausdrücke „über“, „unter“, „zwischen“ und „auf“ beziehen sich nach hiesigem Gebrauch auf eine relative Position einer Materialschicht im Hinblick auf andere Schichten. Als solches kann beispielsweise eine Schicht, die über oder unter einer anderen Schicht angeordnet ist, direkt in Kontakt mit der anderen Schicht sein, oder sie kann eine oder mehrere dazwischenliegende Schichten aufweisen. Außerdem kann eine Schicht, die zwischen zwei Schichten angeordnet ist, direkt mit den zwei Schichten Kontakt haben, oder sie kann eine oder mehr dazwischenliegende Schichten aufweisen. Im Gegensatz dazu ist eine erste Schicht „auf“ einer zweiten Schicht in direktem Kontakt mit dieser zweiten Schicht.
  • RF-Schalter werden in RF-Frontend-Schaltungen verwendet, um beim Routen von RF-Signalen zwischen der Antenne, RF-Filtern, RF-Leistungsverstärkern und rauscharmen RF-Verstärkern zu unterstützen. Während RF-Schalter unter Verwendung von planaren Transistoren hergestellt werden können, wobei jeder Transistor mit einem Widerstandselement verbunden wird, kann das Endprodukt bezüglich des Umfangs beschränkt sein, wobei die Herstellungstechnik umständlich sein kann und die Bauelemente wertvollen Platz von einer immer kleiner werdenden Chipfläche beanspruchen können. RF-Schaltkreise in planaren Halbleiterbauelementen können relativ große Bereiche der Wafer-Oberfläche einnehmen, wobei typsiche Transistorbreiten im Millimeterbreich liegen und verbindende Widerstände zusätzliche Flächenquadratmillimeter einnehmen. Daher sind innovative Techniken zur Herstellung einer größeren Anzahl von derartigen Halbleiterbauelement-RF-Schaltern mit dem gleichen Platzbedarf wünschenswert, da Halbleiterbauelemente weiter in ihrer Größe nach unten skaliert werden. Eine Möglichkeit, um eine Skalierung zu ermöglichen, während hochwertige RF-Schalter für Frontend-Schaltungsanwendungen hergestellt werden, kann die Bildung von RF-Schaltern aus Gruppe III-N Transistoren sein, die vertikal gestapelt werden. Für RF-Schalteranwendungen weist jeder Gruppe III-N Transistor ein Gate auf, das ferner von einem Gate-Kontakt durch einen Widerstand isoliert werden muss, der 50 Kohm bis 100 Kohm beträgt. Des Weiteren sind der gestapelte Gruppe III-N Transistor und die Widerstandskombination in der RF-Schalterstruktur derart in Reihe geschaltet, dass jeder Transistor als ein RF-Spannungsteiler wirkt. In dieser Hinsicht wird jedes Gate des gestapelten Gruppe III-N Transistors gleichzeitig eingeschaltet, um als Spannungsteiler zu wirken. Integrationschemata, die mehrere Gruppe III-N Transistoren und Widerstände, die einer auf dem anderen mit Isolaionsschichten dazwischen gestapelt sind, mitherstellen können, sind besonders wünschenswert. Wenn derartige Schemata durch Minimieren von zusätzlichen Prozessschritten ausgeführt werden können und Standardverarbeitungsmaterialien verwenden, können auch Kostenvorteile erzielt werden.
  • Ein Ausführungsbeispiel der vorliegenden Erfindung ist ein Halbleiterbauelement mit einer Mehrzahl von Stapeln von Gruppe III-N Transistoren mit resistiven Gate-Elektroden. Bei einem Ausführungsbeispiel umfasst das Halbleiterbauelement eine Siliziumsäule, die auf einem Substrat angeordnet ist. Ein Gruppe III-N Halbleitermaterial ist auf einer Seitenwand der Siliziumsäule angeordnet. Eine dotierte Source-Struktur und eine dotierte Drain-Struktur sind auf dem Gruppe III-N Halbleitermaterial angeordnet und voneinander beabstandet. Ein erstes und zweites Paar von Gate-Dielektrikum und resistiver Gate-Elektrode sind entlang der Seitenwand des Gruppe III-N Halbleitermaterials zwischen der dotierten Source-Struktur und der dotierten Drain-Struktur gebildet. Eine Polarisationsladungs-induzierende Schicht ist zwischen der dotierten Drain-Struktur und dem ersten Paar von Gate-Dielektrikum und resistiver Gate-Elektrode, zwischen dem ersten und zweiten Paar von Gate-Dielektrikum und resistiver Gate-Elektrode und zwischen dem zweiten Paar von Gate-Dielektrikum und resistiver Gate-Dielektrikum und der dotierten Source-Struktur angeordnet. Jede der resistiven Gate-Elektroden umfasst eine Gate-Elektrode auf dem entsprechenden Gate-Dielektrikum und einen schlangenförmigen Widerstand. Wenn die erste und zweite resistive Gate-Elektrode eingeschaltet werden, wird eine Spannung zwischen der dotierten Source-Struktur und der dotierten Drain-Struktur zwischen einem ersten und zweiten Transistor aufgeteilt, die jeweils die erste und zweite resistive Gate-Elektrode aufweisen. Bei einem derartigen Ausführungsbeispiel sind zusätzliche resistive Gate-Elektroden zwischen der dotierten Source-Struktur und der dotierten Drain-Struktur umfasst, um die Spannung weiter zu teilen. Durch Stapeln von Gruppe III-N Transistoren mit resistiven Gate-Elektroden in einer vertikalen Anordnung kann ein Hochspannungsschalter in einem reduzierten Die-Bereich gebildet werden, wodurch eine Integration mit siliziumbasierter CMOS-Logik ermöglicht wird.
  • Bei einem weiteren Ausführungsbeispiel ist eine zweite Mehrzahl eines Stapels von Gruppe III-N Transistoren mit resistiven Gate-Elektroden symmetrisch auf einer anderen Seitenwand der Siliziumsäule angeordnet. Bei einem Ausführungsbeispiel ist eine Mehrzahl eines Stapels von Gruppe III-N Transistoren mit resistiven Gate-Elektroden, wie etwa eine symmetrisch angeordnete erste und zweite Mehrzahl eines Stapels von Gruppe III-N Transistoren mit resistiven Gate-Elektroden, miteinander gekoppelt, um die Stromkapazität eines Schalters zu erhöhen, der aus der Mehrzahl eines Stapels von Gruppe III-N Transistoren mit resistiven Gate-Elektroden hergestellt ist.
  • 1 stellt eine Querschnittsansicht, eine Draufsicht und eine abgewinkelte Ansicht eines Halbleiterbauelements 100 gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar. Ein vertikaler Schnitt entlang der Richtung A-A' stellt die Querschnittsdarstellung in 1 dar und ein lateraler Schnitt entlang der gestrichelten Linie B-B' gibt die Draufsicht B-B' in 1 an.
  • Bei einem Ausführungsbeispiel umfasst das Halbleiterbauelement 100 einen ersten Stapel 101 von Gruppe III-N Transistoren, die über einem Substrat 103, wie etwa einem Siliziumsubstrat, gebildet sind. Bei einem Ausführungsbeispiel umfasst der erste Stapel 101 von Gruppe III-N Transistoren eine Siliziumsäule 104, die auf dem Substrat 103 angeordnet ist. Die Siliziumsäule 104 weist eine erste Seitenwand 104A und eine zweite Seitenwand 104B gegenüber zu der ersten Seitenwand 104A auf. Ein erstes Gruppe III-N Halbleitermaterial 106 ist auf der ersten Seitenwand 104A der Siliziumsäule 104 angeordnet. Bei einem Ausführungsbeispiel weist das erste Gruppe III-N Halbleitermaterial 106 eine oberste Oberfläche 106A, eine unterste Oberfläche 106B, eine erste Seitenwand 106C benachbart zu der ersten Seitenwand 104A der Siliziumsäule 104 und eine zweite Seitenwand 106D gegenüber zu der ersten Seitenwand 106C auf. Eine erste dotierte Drain-Struktur 108 ist auf der obersten Oberfläche 106A des ersten Gruppe III-N Halbleitermaterials 106 angeordnet. Eine erste dotierte Source-Struktur 110 ist auf der zweiten Seitenwand 106D des ersten Gruppe III-N Halbleitermaterials 106 in einer Öffnung 111 angeordnet. Eine erste Polarisationsladungs-induzierende Schicht 112 ist auf der zweiten Seitenwand 106D des ersten Gruppe III-N Halbleitermaterials 106 zwischen der ersten dotierten Drain-Struktur 108 und der ersten dotierten Source-Struktur 110 angeordnet. Eine erste Gatedielektrikumsschicht 114A und eine zweite Gatedielektrikumsschicht 114B sind auf der zweiten Seitenwand 106D des ersten Gruppe III-N Halbleitermaterials 106 angeordnet. Die erste Gatedielektrikumsschicht 114A und die zweite Gatedielektrikumsschicht 114B sind durch die erste Polarisationsladungs-induzierende Schicht 112 getrennt. Eine erste resistive Gate-Elektrode 116 ist benachbart zu der ersten Gatedielektrikumsschicht 114A angeordnet und eine zweite resistive Gate-Elektrode 117 ist benachbart zu der zweiten Gatedielektrikumsschicht 114B angeordnet. Ein Source-Metall 108 ist unter dem ersten Gruppe III-N Halbleitermaterial 106 und über einer Isolationsschicht 120 angeordnet. Ein erster Drain-Kontakt 122 ist auf der ersten dotierten Drain-Struktur 108 angeordnet. Ein erster Gate-Kontakt 126 ist benachbart zu und in elektrischem Kontakt mit jeweils der ersten und zweiten resistiven Gate-Elektrode 116 und 117 und über einer dielektrischen Schicht 127 angeordnet. Ein Zwischenschicht-Dielektrikum (ILD) Material 124 ist jeweils über der dielektrischen Schicht 127 zwischen der ersten und zweiten resistiven Gate-Elektrodenschichten 116 und 117 und über der ersten resistiven Gate-Elektrode 116 angeordnet.
  • Bei einem Ausführungsbeispiel umfasst das Halbleiterbauelement 100 einen zweiten Stapel 102 von Gruppe III-N Transistoren. Der zweite Stapel 102 von Gruppe III-N Transistoren spiegelt den ersten Stapel 101 von Gruppe III-N Transistoren über die gestrichelte Linie 128 (in der Mitte der Siliziumsäule 104). Bei einem Ausführungsbeispiel weist der zweite Stapel 102 von Gruppe III-N Transistoren ein zweites Gruppe III-N Halbleitermaterial 136 auf, das auf der zweiten Seitenwand 104B der Siliziumsäule 104 angeordnet ist. Bei einem Ausführungsbeispiel weist das zweite Gruppe III-N Halbleitermaterial 136 eine oberste Oberfläche 136A, eine unterste Oberfläche 136B, eine erste Seitenwand 136C benachbart zu der zweiten Seitenwand 104B der Siliziumsäule 104 und eine zweite Seitenwand 136D gegenüber zu der ersten Seitenwand 136C auf. Eine zweite dotierte Drain-Struktur 138 ist auf der obersten Oberfläche 136A des zweiten Gruppe III-N Halbleitermaterials 136 angeordnet. Eine zweite dotierte Source-Struktur 140 ist auf der zweiten Seitenwand 136D des zweiten Gruppe III-N Halbleitermaterials 136 in einer Öffnung 141 angeordnet. Eine zweite Polarisationsladungs-induzierende Schicht 142 ist auf der zweiten Seitenwand 136D des zweiten Gruppe III-N Halbleitermaterials 136 zwischen der zweiten dotierten Drain-Struktur 138 und der zweiten dotierten Source-Struktur 140 angeordnet. Eine dritte Gatedielektrikumsschicht 144A und eine vierte Gatedielektrikumsschicht 144B sind auf der zweiten Seitenwand 136D des zweiten Gruppe III-N Halbleitermaterials 136 angeordnet. Die erste Gatedielektrikumsschicht 144A und die zweite Gatedielektrikumsschicht 144B sind durch die zweite Polarisationsladungs-induzierende Schicht 142 getrennt. Eine dritte resistive Gate-Elektrode 146 ist benachbart zu der dritten Gatedielektrikumsschicht 144A angeordnet und eine vierte resistive Gate-Elektrode 147 ist benachbart zu der vierten Gatedielektrikumsschicht 144B angeordnet. Ein Source-Metall 118 ist unter dem zweiten Gruppe III-N Halbleitermaterial 136 und über einer Isolationsschicht 120 angeordnet. Ein zweiter Drain-Kontakt 152 ist über der zweiten dotierten Drain-Struktur 138 in dem Zwischenschicht-Dielektrikum (ILD) Material 124 angeordnet. Ein zweiter Gate-Kontakt 156 ist benachbart zu und in elektrischem Kontakt mit jeweils der dritten und vierten resistiven Gate-Elektrode 146 und 147 und über der dielektrischen Schicht 127 angeordnet. Ein Zwischenschicht-Dielektrikum (ILD) Material 124 ist unter der vierten resistiven Gate-Elektrode 147, jeweils zwischen der dritten und vierten resistiven Gate-Elektrode 146 und 147 und über der dritten resistiven Gate-Elektrode 146 angeordnet.
  • Bei einem Ausführungsbeispiel führt die erste Polarisationsladungs-induzierende Schicht 112 eine Polarisationsdifferenz in der Seitenwand 106C des ersten Gruppe III-N Halbleitermaterials 106 ein, wodurch eine leitende Ladungsschicht, die als ein zweidimensionales Elektronengas (2DEG - durch gestrichelte Linien 119 dargestellt) bekannt ist, in dem ersten Gruppe III-N Halbleitermaterial 106 gebildet wird. Das 2DEG liegt zwischen der ersten dotierten Drain-Struktur 108 und der ersten Gatedielektrikumsschicht 114A, zwischen der ersten Gatedielektrikumsschicht 114A und der zweiten Gatedielektrikumsschicht 114B und zwischen der zweiten Gatedielektrikumsschicht 114B und der dotierten Source-Struktur 110 vor. Es gibt kein 2DEG in dem ersten Gruppe III-N Halbleitermaterial 106 benachbart zu der ersten Gatedielektrikumsschicht 114A oder der zweiten Gatedielektrikumsschicht 114B.
  • Wenn eine positive Vorspannungsspannung, die größer oder gleich der Schwellenspannung, VT, ist, jeweils gleichzeitig an die erste und zweite resistive Gate-Elektrode 116 und 117 angelegt wird, werden Kanäle in dem Gruppe III-N Halbleitermaterial 116 benachbart zu der jeweiligen ersten und zweiten Gatedielektrikumsschicht 114A und 114B gebildet. Die Bildung von Kanälen ermöglicht einen Stromfluss zwischen der ersten dotierten Source-Struktur 110 und der ersten dotierten Drain-Struktur 108.
  • Es ist zu verstehen, dass der erste Stapel 101 von Gruppe III-N Transistoren als ein Spannungsteiler funktioniert, wenn die Transistoren unterhalb der Schwellenspannung vorgespannt sind. Wenn eine Vorspannungsspannung, VDS , zwischen der dotierten Drain-Struktur 108 und der dotierten Source-Struktur 110 angelegt wird, wird die Spannung, VDS , unter jeweils der ersten und zweiten Gate-Elektrode 116 und 117 aufgeteilt. Bei einem Ausführungsbeispiel hängt der Spannungsabfallbetrag über der ersten Gate-Elektrode 116 und der zweiten Gate-Elektrode 117 jeweils von der Gate-Länge, Lg, der ersten und zweiten Gate-Elektrode 116 und 117 ab. Bei einem Ausführungsbeispiel sind die Gate-Längen, Lg, der ersten und der zweiten Gate-Elektrode äquivalent. Bei einem alternativen Ausführungsbeispiel sind die Gate-Längen, Lg, der ersten und der zweiten Gate-Elektrode nicht äquivalent. Bei einem derartigen Ausführungsbeispiel tritt ein proportional gleicher Spannungsabfallbetrag jeweils zwischen der ersten und der zweiten Gate-Elektrode 116 und 117 auf. In Abhängigkeit von dem Ausführungsbeispiel kann die Anzahl von resistiven Gate-Elektroden in dem ersten Stapel 101 von Gruppe III-N Transistoren im Bereich von 2-14 liegen. Bei einem Ausführungsbeispiel kann durch Erhöhen der Anzahl von resistiven Gate-Elektroden in einem gestapelten Gruppe III-N Transistor 101 eine höhere Spannung, VDS , zwischen der dotierten Drain-Struktur 108 und der dotierten Source-Struktur 110 angelegt werden.
  • Die Draufsicht von 1 bezieht sich auf einen Schnitt entlang der gestrichelten Linie B-B' in der Querschnittsdarstellung A-A' von 1. Bei einem Ausführungsbeispiel umfasst die erste resistive Gate-Elektrode 116 eine erste Gate-Elektrode 116A (innerhalb der gestrichelten Linien 121A), die mit der ersten Gatedielektrikumsschicht 114A und einem ersten Widerstandselement 116B (innerhalb der gestrichelten Linien 121B), das zu der ersten Gate-Elektrode 116A ferner benachbart ist, in Kontakt ist. Das erste Widerstandselement 116B ist zwischen der ersten Gate-Elektrode 116A und dem ersten Gate-Kontakt 126 angeordnet. Das erste Widerstandselement 116B ermöglicht der ersten Gate-Elektrode 116A, von dem ersten Gate-Kontakt 126 durch ein Widerstandselement isoliert zu sein. Bei einem Ausführungsbeispiel weist das Widerstandselement einen Widerstandswert von mindestens 50 Kohm auf und bei einem Ausführungsbeispiel zwischen 50 Kohm bis 200 Kohm. Bei einem Ausführungsbeispiel weist das erste Widerstandselement 116B eine Serpentinenform auf, wie abgebildet ist. Ähnlich umfasst bei einem Ausführungsbeispiel die zweite resistive Gate-Elektrode 117 eine zweite Gate-Elektrode 117A, die mit der zweiten Gatedielektrikumsschicht 114B und einem zweiten Widerstandselement 117B, das zu der zweiten Gate-Elektrode 117A ferner benachbart ist, in Kontakt ist.
  • Bezugnehmend auf 1 B-B' umfasst bei einem Ausführungsbeispiel die dritte resistive Gate-Elektrode 146 eine dritte Gate-Elektrode 146A (innerhalb der gestrichelten Linien 123A), die mit der dritten Gatedielektrikumsschicht 144A und einem dritten Widerstandselement 146B (innerhalb der gestrichelten Linien 123B), das zu der dritten Gate-Elektrode 146A ferner benachbart ist, in Kontakt ist. Bei einem Ausführungsbeispiel umfasst die vierte resistive Gate-Elektrode 147 eine vierte Gate-Elektrode 147A, die mit der vierten Gatedielektrikumsschicht 144B und einem vierten Widerstandselement 147B in Kontakt ist (in der Draufsicht nicht gezeigt).
  • Bei einem Ausführungsbeispiel weisen der erste Stapel 101 und zweite Stapel 102 von Gruppe III-N Transistoren eine gleiche Anzahl von resistiven Gate-Elektroden auf, wie in 1 dargestellt ist. Bei anderen Ausführungsbeispielen weisen der erste Stapel 101 und zweite Stapel 102 von Gruppe III-N Transistoren eine ungleiche Anzahl von resistiven Gate-Elektroden auf. Erneut bezugnehmend auf 1 (abgewinkelte Ansicht) sind Gate-Elektroden und Serpentinenform-Widerstände jeweils der ersten und zweiten resistiven Gate-Elektrode 116 und 117 nach einem Abziehen eines Abschnitts der ILD-Schicht 124 gekennzeichnet.
  • Bei einem Ausführungsbeispiel weist jedes von dem jeweils ersten, zweiten, dritten oder vierten Widerstandselement 116B, 117B, 146B oder 147B, einen Widerstandswert von mindestens 50 Kohm auf und bei einem Ausführungsbeispiel von zwischen 50 Kohm bis 200 Kohm. Erneut bezugnehmend auf die Draufsicht in 1 (B-B') beeinflusst die Anzahl von Windungen des ersten Widerstandselements 116B den Gesamtwiderstandswert des ersten Widerstandselements 116B - je größer die Anzahl von Windungen desto größer der Gesamtwiderstandswert. Das heißt, dass durch Erhöhen der Anzahl von Windungen pro Flächeneinheit in dem ersten Widerstandselement 116B der Gesamtwiderstandswert erhöht werden kann. Zu diesem Zweck kann durch Verdoppeln der Anzahl von Windungen der Widerstandswert des ersten Widerstandselements 116B um etwa das Zweifache erhöht werden. Bei einem unterschiedlichen Ausführungsbeispiel kann der Gesamtwiderstandswert durch Erhöhen der Anzahl von Windungen pro Flächeneinheit des Widerstandselements 116B auch erhöht werden.
  • Bei einem Ausführungsbeispiel ist die Anzahl von Windungen in dem ersten Widerstandselement 116B und 117B in dem ersten Stapel 101 von Gruppe III-N Transistoren die gleiche wie die Anzahl von Windungen in jeweils dem dritten und vierten Serpentinenform-Widerstand 146B und 147B in dem zweiten Stapel 102 von Gruppe III-N Transistoren. Bei einem anderen Ausführungsbeispiel ist die Anzahl von Windungen in jeweils dem ersten und zweiten Widerstandselement 116B und 117B kleiner als die Anzahl von Windungen in jeweils dem dritten und vierten Serpentinenform-Widerstand 146B und 147B. Es ist jedoch zu verstehen, dass bei einem Ausführungsbeispiel das erste und zweite Widerstandselement 116B und 117B jeweils einen Widerstandswerts aufweisen, der in etwa gleich ist. Ähnlich weisen das dritte und vierte Widerstandselement 146B und 147B bei einem Ausführungsbeispiel jeweils einen Widerstandswert auf, der in etwa gleich ist. Alle vier gleich.
  • Bei einem Ausführungsbeispiel ist die erste resistive Gate-Elektrode 116 von der ersten dotierten Drain-Struktur 108 um einen Abstand LGD entfernt, der als ein Trennabstand von Gate zu Drain bezeichnet wird. Die zweite Gate-Elektrode 117 ist von der ersten dotierten Source-Struktur 110 um einen Abstand LGS entfernt, der als ein Trennabstand von Gate zu Source bezeichnet wird. Bei einem Ausführungsbeispiel sind die Abstände LGD und LGS von gleicher Länge. Bei anderen Ausführungsbeispielen ist der Abstand LGS kleiner als der Abstand LGD , wie in 1 dargestellt ist. Der Abstand LGD beeinflusst die Durchschlagspannung VBD zwischen der ersten resistiven Gate-Elektrode 116 und der ersten dotierten Drain-Struktur 108. Bei einem Ausführungsbeispiel ermöglicht ein LGD von mindestens 100 nm dem ersten Stapel 101 von Gruppe III-N Transistoren, eine Durchschlagspannung aufzuweisen, die größer ist als 8 V. Aufgrund von Symmetrieüberlegungen kann eine ähnliche Analyse über die relative Beabstandung zwischen jeweils der dritten und vierten resistiven Gate-Elektrode 146 und 147 und jeweils der zweiten dotierten Drain-Struktur 138 und zweiten dotierten Source-Struktur 140 durchgeführt werden.
  • Bei einem Ausführungsbeispiel ist eine dielektrische Schicht 160 mit hohem K in einer lateralen Öffnung 161 zwischen der ersten resistiven Gate-Elektrode 116 und der zweiten resistiven Gate-Elektrode 117 und in der lateralen Öffnung 162 unter der zweiten resistiven Gate-Elektrode 117 angeordnet. Bei einem Ausführungsbeispiel ist die dielektrische Schicht 160 mit hohem K auch in einer lateralen Öffnung 163 zwischen der dritten resistiven Gate-Elektrode 146 und der vierten resistiven Gate-Elektrode 147 und in der lateralen Öffnung 164 unter der vierten resistiven Gate-Elektrode 147 angeordnet. Bei einem Ausführungsbeispiel weist die dielektrische Schicht 160 mit hohem K Abschnitte auf, die benachbart zu der ersten und zweiten Polarisationsladungs-induzierenden Schicht 112 und 114 sind.
  • Bei einem Ausführungsbeispiel ist die Source-Metallschicht 118 zwischen dem ersten Stapel 101 von Gruppe III-N Transistoren und dem zweiten Stapel 102 von Gruppe III-N Transistoren kontinuierlich. Bei einem derartigen Ausführungsbeispiel sind der erste Stapel 101 von Gruppe III-N Transistoren und der zweite Stapel 102 von Gruppe III-N Transistoren an der Source oder an dem Drain elektrisch gekoppelt. Bei einem Ausführungsbeispiel ist die Source-Metallschicht 118 keine kontinuierliche Schicht und der erste Stapel 101 von Gruppe III-N Transistoren kann von dem zweiten Stapel 102 von Gruppe III-N Transistoren unabhängig betrieben werden. Bei einem Ausführungsbeispiel können der erste Stapel 101 und der zweite Stapel 102 von Gruppe III-N Transistoren an der Source, dem Drain und dem Gate elektrisch gekoppelt sein, um ein Bauelement mit einer größeren Stromkapazität zu bilden.
  • Bei einem Ausführungsbeispiel ist ein Abschnitt einer fünften Gatedielektrikumsschicht 115 über der Source-Metallschicht 118 und unter dem ersten Gruppe III-N Halbleitermaterial 106 sowie unter dem zweiten Gruppe III-N Halbleitermaterial 136 angeordnet. Bei einem Ausführungsbeispiel erstreckt sich ein erster Abschnitt der fünften Gatedielektrikumsschicht 115 zwischen der ersten dotierten Source-Struktur 110 und der Seitenwand 104A der Siliziumsäule 104 und ein zweiter Abschnitt erstreckt sich zwischen der zweiten Seitenwand 104B der Siliziumsäule 104 und der zweiten dotierten Source-Struktur 140.
  • Bezugnehmend auf 1 umfassen die erste, zweite, dritte und vierte resistive Gate-Elektrode 116, 117, 146 und 147 jeweils ein Metall, wie etwa Wolfram, oder eine Metalllegierung, wie etwa TiN oder TaN. Bei einem Ausführungsbeispiel weisen die erste, zweite, dritte und vierte resistive Gate-Elektrode 116, 117, 146 und 147 jeweils eine Dicke auf, die im Bereich von 30-250 nm liegt.
  • Bei einem Ausführungsbeispiel weisen die erste, zweite, dritte und vierte sowie fünfte Gatedielektrikumsschicht 114A, 114B, 134A, 134B und 115 jeweils ein Gate-Dielektrikum-Material, wie etwa, jedoch nicht beschränkt auf SiO2, SiON, AlN, AlON, auf. Bei einem Ausführungsbeispiel weisen die erste, zweite, dritte und vierte sowie fünfte Gatedielektrikumsschicht 114A, 114B, 134A, 134B und 115 jeweils eine Dicke auf, die im Bereich von 3 nm - 10 nm liegt.
  • Bei einem Ausführungsbeispiel ist das erste Gruppe III-N Halbleitermaterial 106 eine GaN-Schicht. Bei einem derartigen Ausführungsbeispiel weist das Gruppe III-N Halbleitermaterial 106 eine relativ hohe Trägermobilität auf (mehr als 500 cm2 V-1). Bei einem derartigen Ausführungsbeispiel ist das Gruppe III-N Halbleitermaterial 106 ein im Wesentlichen undotiertes Gruppe III-N Halbleitermaterial (d. h. O2-Verunreinigungskonzentration minimiert), um ein Verunreinigungsstreuen zu minimieren. Bei anderen Ausführungsbeispielen umfasst das Gruppe III-N Halbleitermaterial 106 eine oder mehrere ternäre Legierungen von GaN, wie etwa AlGaN, AlInN, oder eine quarternäre Legierung von GaN, einschließlich mindestens eines Gruppe III Elements und Stickstoff, wie etwa InxAlyGa1-x-yN, wobei x in einem Bereich von 0,01-0,1 liegt und y in einem Bereich von 0,01-0,1 liegt. Bei einem Ausführungsbeispiel weist das Gruppe III-N Halbleitermaterial 106 eine Dicke in einem Bereich von 100 nm - 5 um auf. Bei einem Ausführungsbeispiel ist das zweite Gruppe III-N Halbleitermaterial 136 ein Material mit Merkmalen und einer Dicke, das im Wesentlichen ähnlich zu dem Material und der Dicke des ersten Gruppe III-N Halbleitermaterials 106 ist.
  • Erneut bezugnehmend auf 1 umfasst bei einem Ausführungsbeispiel die erste Polarisationsladungs-induzierende Schicht 112 eine Polarisationsdifferenz, die Material, wie etwa, jedoch nicht beschränkt auf AlzGa1-zN, AlwIn1-wN oder AlN, induziert, wobei Z in einem Bereich von 0,2-0,3 liegt und W in einem Bereich von 0,7-0,85 liegt. Bei einem Ausführungsbeispiel weist die erste Polarisationsladungs-induzierende Schicht 112 eine Dicke auf, die größer ist als eine Mindestdicke, die notwendig ist, um eine ausreichende Polarisationsdifferenz zu induzieren, um eine 2DEG-Wirkung in dem obersten Abschnitt des Gruppe III-N Halbleitermaterials 106 zu erzielen. Bei einem derartigen Ausführungsbeispiel weist die erste Polarisationsladungs-induzierende Schicht 112 eine Dicke auf, die in etwa im Bereich von 3-20 nm liegt. Bei einem Ausführungsbeispiel ist die erste Polarisationsladungs-induzierende Schicht 112 AlGaN und das Gruppe III-N Halbleitermaterial 106 ist GaN. Bei einem derartigen Ausführungsbeispiel weist die Polarisationsladungs-induzierende AlGaN-Schicht 112 eine Dicke auf, die in etwa im Bereich von 3 nm - 5 nm liegt. Bei einem Ausführungsbeispiel ist die zweite Polarisationsladungs-induzierende Schicht 142 ein Material mit Merkmalen und einer Dicke, das im Wesentlichen ähnlich zu dem Material und der Dicke der ersten Polarisationsladungs-induzierenden Schicht 112 ist.
  • Bei einem Ausführungsbeispiel umfassen die erste dotierte Drain-Struktur 108 und die zweite dotierte Drain-Struktur 138 ein Gruppe III-N Halbleitermaterial, wie etwa, jedoch nicht beschränkt auf GaN oder InGaN. Bei einem Ausführungsbeispiel umfassen die erste dotierte Drain-Struktur 108 und die zweite dotierte Drain-Struktur 138 einen Dotierstoff, der ein n-Typ-Dotierstoff ist, wie etwa Si oder Ge. Bei einem derartigen Ausführungsbeispiel ist das n-Typ-Dotierstoff-Material Silizium. Bei einem Ausführungsbeispiel weisen die erste dotierte Drain-Struktur 108 und die zweite dotierte Drain-Struktur 138 eine n-Dotierstoff-Dichte von mindestens 1e18/cm3 auf. Bei einem Ausführungsbeispiel weisen die erste dotierte Drain-Struktur 108 und die zweite dotierte Drain-Struktur 138 eine Dicke auf, die in etwa im Bereich von 100-200 nm liegt. Bei einem Ausführungsbeispiel weisen die erste dotierte Drain-Struktur 108 und die zweite dotierte Drain-Struktur 138 eine Breite auf, die in etwa im Bereich von 0,8 Mikrometer - 2,8 Mikrometer liegt. Bei einem Ausführungsbeispiel sind eine Kombination aus der Höhe und Breite der ersten dotierten Drain-Struktur 108 oder der zweiten dotierten Drain-Struktur 138 und die n-Typ-Dotierstoff-Dichte ausgewählt, um einen Kontaktwiderstandswert von 175 Ohm-Mikrometer zu haben, um einen Transistortreiberstrom von mindestens 1 mA/um zu erzeugen. Bei einem Ausführungsbeispiel weist jede von der ersten dotierten Drain-Struktur 108 und der zweiten dotierten Drain-Struktur 138 einen Kontaktwiderstandswert auf, der kleiner ist als 175 Ohm-Mikrometer.
  • Bei einem Ausführungsbeispiel weisen die erste dotierte Source-Struktur 110 und die zweite dotierte Source-Struktur 140 ein Materialmerkmal im Wesentlichen jeweils ähnlich zu der ersten dotierten Drain-Struktur 108 und der zweiten dotierten Drain-Struktur 138 auf. Bei einem Ausführungsbeispiel ist die Höhe der ersten dotierten Source-Struktur 110 und der zweiten dotierten Source-Struktur 140 durch die Dicke der ersten dielektrischen Schicht 127 begrenzt. Bei einem Ausführungsbeispiel weisen jeweils die dotierte Source-Struktur 110 und die zweite dotierte Source-Struktur 140 eine Breite auf, die jeweils durch die Größe von lateralen Öffnungen 111 und 141 begrenzt ist, und zu einem geringeren Ausmaß von der Höhe der ersten dielektrischen Schicht 127.
  • Bei einem Ausführungsbeispiel umfassen jeweils der erste und zweite Drain-Kontakt 122 und 152 und jeweils der erste und zweite Gate-Kontakt 126 und 156 jeweils ein Metall, wie etwa, jedoch nicht beschränkt auf Ti, Al oder Ni. Bei einem anderen Ausführungsbeispiel umfassen jeweils der erste und zweite Drain-Kontakt 122 und 152 und jeweils der erste und zweite Gate-Kontakt 126 und 156 einen mehrschichtigen Stapel, der aus zwei oder mehr verschiedenen Metallschichten gebildet ist. Bei anderen Ausführungsbeispielen umfasst der mehrschichtige Stapel eine leitfähige Kappe. Bei einem derartigen Ausführungsbeispiel umfasst die leitfähige Kappe ein leitfähiges Material, wie etwa, jedoch nicht beschränkt auf Wolfram oder TiN.
  • 2-18 stellen Querschnittsansichten und Draufsichten dar, die verschiedene Operationen in einem Verfahren zum Herstellen eines ersten Stapels 101 und des zweiten Stapels 102 von Gruppe III-N Transistoren für eine RF-Schalter-Struktur gemäß Ausführungsbeispielen der vorliegenden Erfindung darstellen.
  • 2 stellt die Bildung eines mehrschichtigen Stapels 208 auf einer dielektrischen Schicht 206 über einem Substrat 202 dar. Die dielektrische Schicht 206 wird auf einer Source-Metallschicht 204 gebildet. Die Source-Metallschicht 204 wird auf einer Isolationsschicht 203 gebildet, die über einem Substrat 202 gebildet wird. Bei einem Ausführungsbeispiel umfasst das Substrat 202 ein Halbleitermaterial, wie etwa, jedoch nicht beschränkt auf Silizium, Siliziumgermanium (Ge) oder Siliziumcarbid (SiC). Bei einem Ausführungsbeispiel ist das Substrat 202 Silizium.
  • Der mehrschichtige Stapel 208 umfasst abwechselnde Schichten von ILD 210, 214, 218 und Gate-Elektrodenmaterial 212, 216. Bei einem Ausführungsbeispiel gibt es zwei Schichten von Gate-Elektrode 212, 216. Die Anzahl von Schichten von Gate-Elektrodenmaterial 212, 216 spiegelt letztlich die Anzahl von Gates in dem ersten Stapel 101 von Gruppe III-N Transistoren wieder, wie im Vorangegangenen beschrieben wurde. Bei einem Ausführungsbeispiel bestimmt die Dicke des Gate-Elektrodenmaterials 212, 216, (a) die Gate-Länge (Lg ) und (b) teilweise den Gesamtwiderstandswert der resistiven Gate-Elektroden, die nachfolgend gebildet werden. Bei einem Ausführungsbeispiel liegt die Dicke des Gate-Elektrodenmaterials in einem Bereich von 30 nm - 250 nm. Bei einem Ausführungsbeispiel sind die Dicken jeder Schicht von Gate-Elektrodenmaterial 212 und 216 ähnlich. Die Dicke des ILD 210 spiegelt die Trennung von Gate zu Source wieder. Die Dicke des ILD 214 bestimmt die Trennung von Gate zu Gate und die Dicke des ILD 218 bestimmt die Trennung von Gate zu Drain. Bei einem Ausführungsbeispiel sind die Dicken des ILD 210, 214 und 218 ähnlich. Bei einem Ausführungsbeispiel ist ILD 210 dünner als ILD 218. Bei einem anderen Ausführungsbeispiel ist die Dicke des ILD 218 ausreichend dick, um stromabwärtige Prozessoperationen aufzunehmen sowie eine Mindestdicke aufrechtzuerhalten, um einen Durchschlag von Gate zu Drain, VBD , zu verhindern. Bei einem Ausführungsbeispiel beträgt die Mindestdicke des ILD 210 und 214 100 nm.
  • Bei einem Ausführungsbeispiel umfasst das ILD 210, 214, 218 ein Material, wie etwa, jedoch nicht beschränkt auf Siliziumdioxid, Siliziumcarbid oder Kohlenstoff-dotiertes Siliziumoxid. Bei einem Ausführungsbeispiel werden die Schichten von ILD 210, 214, 218 unter Verwendung eines Werkzeugs einer plasmaverbesserten chemischen Dampfabscheidung (PEVCD) oder einer chemischen Dampfabscheidung (CVD) abgeschieden.
  • Bei einem Ausführungsbeispiel umfassen die Schichten von Gate-Elektrodenmaterial 212, 216 eine Metalllegierung, wie etwa TiN oder TaN. Bei einem Ausführungsbeispiel ist das Gate-Elektrodenmaterial 212, 216 aufgrund seiner elektrischen Eigenschaften gewählt (mit einer Austrittsarbeit von mindestens 4,2 eV und einem Widerstandswert von mindestens 30 Mikroohmmeter). Bei einem Ausführungsbeispiel ist das Gate-Elektrodenmaterial 212, 216 TiN und gewählt, da es eine Austrittsarbeit von mindestens 4,2 eV hat, sowie zu Strukturierungszwecken. Bei einem Ausführungsbeispiel wird das Gate-Elektrodenmaterial 212, 216 unter Verwendung eines Werkzeugs zur physischen Dampfabscheidung (PVD) abgeschieden.
  • Bei einem Ausführungsbeispiel umfasst die Isolationsschicht 203 ein Material oder Materialien, wie etwa, jedoch nicht beschränkt auf Siliziumdioxid (SiO2), Kohlenstoff-dotiertes Oxid (CDO) oder Siliziumnitrid. Bei einem Ausführungsbeispiel weist die Isolationsschicht 203 eine Dicke auf, die in einem Bereich von 100-150 nm liegt. Bei einem Ausführungsbeispiel ist die Source-Metallschicht 204 ein Metall, wie etwa, jedoch nicht beschränkt auf W oder Ru, oder eine leitfähige Legierung, wie etwa, jedoch nicht beschränkt auf TiN oder TaN. Bei einem Ausführungsbeispiel weist die Source-Metallschicht 204 eine Dicke auf, die in einem Bereich von 100-200 nm liegt.
  • 3 stellt die Struktur von 2 nach einem Strukturieren des mehrschichtigen Stapels 208 dar, um einen ersten strukturierten mehrschichtigen Stapel 208A und einen zweiten strukturierten mehrschichtigen Stapel 208B zu bilden. Bei einem Ausführungsbeispiel wird der mehrschichtige Stapel 208 lithographisch strukturiert und plasmageätzt, um einen ersten Materialschichtstapel 208A, einen zweiten Materialschichtstapel 208B zu bilden. Eine Region 220 wird zwischen dem strukturierten ersten Materialschichtstapel 208A und dem zweiten strukturierten Materialschichtstapel 208B gebildet. Eine Öffnung 222 wird in der dielektrischen Schicht 206 in einem Abschnitt der Region 220 gebildet und legt die Source-Metallschicht 204 frei. Bei einem Ausführungsbeispiel wird die Öffnung 222 durch Prozesse gebildet, bei denen ein Makieren und Plasmaätzen beteiligt sind. Die Öffnung 222 bildet eine Stufe 224A in der dielektrischen Schicht 206 benachbart zu dem ersten Materialschichtstapel 208A und eine Stufe 224B in der dielektrischen Schicht 206 benachbart zu dem zweiten Materialschichtstapel 208B. Die Stufen 224A und 224B werden gebildet, um die Form eines Gruppe III-N Halbleitermaterials zu beeinflussen, das nachfolgend in einer späteren Operation gebildet wird.
  • 3 (B-B') stellt eine Draufsicht-Perspektive (B-B') der Querschnittsdarstellung von 3 (A-A') bereit. 3 (B-B') stellt die relative Beabstandung zwischen dem ersten Materialschichtstapel 208A und dem zweiten Materialschichtstapel 208B dar, den Umriss der Region 220 (durch gestrichelte Linie 221 angegeben) und der Öffnung 222. Bei einem Ausführungsbeispiel weisen der erste Materialschichtstapel 208A und der zweite Materialschichtstapel 208B eine Länge (L) auf, die in einem Bereich von 15-20 Mikrometer liegt, und eine Breite (W), die in einem Bereich von 10-15 Mikrometer liegt. Die Öffnung 222 weist eine Breite auf, die gewählt ist, um ausreichend groß zu sein, um eine fehlerfreie Bildung eines Gruppe III-N Halbleitermaterials zu ermöglichen. Bei einem Ausführungsbeispiel weist die Öffnung 222 eine Breite, Wo , auf, die in einem Bereich von 2-6 Mikrometer liegt.
  • 4 stellt eine Querschnitts- und Draufsichtsansicht der Struktur von 3 nach der Bildung einer Gatedielektrikumsschicht 228 in der Region 220, auf einem Abschnitt der Oberfläche der Source-Metallschicht 204, auf Seitenwänden sowie jeweils auf der obersten Oberfläche des ersten und zweiten strukturierten mehrschichtigen Stapels 208A und 208B dar. Die Gatedielektrikumsschicht 228 wird auch auf den freiliegenden Abschnitten der dielektrischen Schicht 206 gebildet, die die Stufen 224A und 224B umfassen. Bei einem Ausführungsbeispiel wird die Gatedielektrikumsschicht 228 unter Verwendung eines Atomlagenabscheidungsprozesses gebildet. Bei einem Ausführungsbeispiel umfasst die Gatedielektrikumsschicht 228 ein Material, wie etwa, jedoch nicht beschränkt auf SiO2, SiON, AlN, AlON. Bei einem Ausführungsbeispiel weisen die Gatedielektrikumsschichten 228 eine Dicke auf, die im Bereich von 3-10 nm liegt. Bei einem Ausführungsbeispiel, um eine gleichmäßige Abdeckung auf den Seitenwänden sicherzustellen, wird die Gatedielektrikumsschicht unter Verwendung eines Verfahrens zur Atomlagenabscheidung (ALD) abgeschieden.
  • 5 stellt die Struktur von 4 nach der Bildung auf einer zweiten dielektrischen Schicht 230 in der Region 220 zwischen jeweils dem ersten und zweiten strukturierten mehrschichtigen Stapel 208A und 208B dar. Bei einem Ausführungsbeispiel wird die zweite dielektrische Schicht 230 unter Verwendung eines PECVD-, CVD- oder eines PVD-Prozesses deckabgeschieden und füllt die Region 220 vollständig. Bei einem Ausführungsbeispiel ist die zweite dielektrische Schicht 230 ein Siliziumdioxid- oder ein Siliziumoxynitrid-Film und imstande, unter Verwendung einer Plasmaätzung und/oder einer chemischen Nassätzung entfernt zu werden.
  • Die zweite dielektrische Schicht 230 wird nachfolgend eingeebnet. Bei einem Ausführungsbeispiel umfasst der Einebnungsprozess einen Prozess zur chemischen mechanischen Einebnung (CMP). Bei einem Ausführungsbeispiel entfernt der Einebnungsprozess die abgeschiedene dielektrische Schicht 230 von jeweils oberhalb des ersten und zweiten strukturierten mehrschichtigen Stapels 208A und 208B. In einem nachfolgenden Polierprozess wird der oberste Abschnitt der Gatedielektrikumsschicht 228 von der obersten Fläche des ILD 218A und 218B entfernt. Bei einem Ausführungsbeispiel weisen die zweite dielektrische Schicht 230, das ILD 218A und 218B und die dielektrische Schicht 228, die auf den Seitenwänden des ersten Materialschichtstapels 208A und dem zweiten Materialschichtstapel 208B gebildet sind, oberste Oberflächen auf, die infolge des CMP-Prozesses koplanar oder im Wesentlichen koplanar sind, wie in 5 (A-A') dargestellt ist.
  • 5 (B-B') stellt eine Draufsicht der Querschnittsdarstellung von 5 (A-A') dar, die von der gestrichelten Linie B-B' betrachtet wird. Bei einem Ausführungsbeispiel umgibt die zweite dielektrische Schicht 230 jeweils den ersten und den zweiten Materialschichtstapel 208A und 208B. Die gestrichelte Linie 221 umreißt die Grenze der Region 220.
  • 6 stellt die Struktur von 5 nach der Bildung eines Grabens 232 in der zweiten dielektrischen Schicht 230, der Gatedielektrikumsschicht 228, Source-Metallschicht 204 und der ersten dielektrischen Schicht 206 dar, um das darunter liegende Substrat 202 freizulegen. Ein Graben definiert eine Stelle, an der eine Siliziumsäule gebildet werden wird. Bei einem Ausführungsbeispiel wird der Graben 232 durch lithographisches Freilegen eines Abschnitts der dielektrischen Schicht 230 und durch Plasmaätzen gebildet. Bei einem derartigen Ausführungsbeispiel umfasst der Plasmaätzungsprozess mehrere Prozessschritte, um Abschnitte der zweiten dielektrischen Schicht 230, der Gatedielektrikumsschicht 228, Source-Metallschicht 204, der ersten dielektrischen Schicht 206 und der Isolationsschicht 203 zu entfernen und legt die (100) oberste Oberfläche des Siliziumsubstrats 202 frei. Es ist zu verstehen, dass bei einem Ausführungsbeispiel der Graben 232 ein Profil aufweist, das im Wesentlichen vertikal ist, um eine Bildung einer ausreichend vertikalen Säule aus Silizium in einer nachfolgenden Prozessoperation sicherzustellen.
  • 6 (B-B') stellt einen Draufsichtsquerschnitt der Querschnittsdarstellung von 6 (A-A') dar, der von der gestrichelten Linie B-B' betrachtet wird. 6 (B-B') stellt die Größe und Stelle des Grabens 232 dar. Der Graben 232 ist innerhalb der Region 220 (durch gestrichelte Linien 221 abgegrenzt) enthalten. Bei einem Ausführungsbeispiel weist der Graben 232 eine Breite, W, auf, die im Bereich von 250-500 nm liegt, und eine Länge, L, die in etwa 10-20 Mikrometer beträgt.
  • 7 stellt die Struktur von 6 nach dem Wachstum von Siliziumsäule 234 in dem Graben 232 von dem Substrat 202 dar. Bei einem Ausführungsbeispiel wächst die Siliziumsäule 234 epitaxial in einem Ofen bei Temperaturen im Bereich von 800-1150 Grad C. Bei einem Ausführungsbeispiel wächst die Siliziumsäule, um den Graben 232 vollständig auszufüllen, und weist Seitenwände auf, die im Wesentlichen vertikal sind. Die Siliziumsäule 234 weist zwei vertikale Seitenwandabschnitte 234A und 234B und sich verjüngende Seitenwandabschnitte 234C und 234D auf, die jeweils über den vertikalen Abschnitten 234A und 234B angeordnet sind. Bei einem Ausführungsbeispiel treffen sich die sich verjüngenden Seitenwandabschnitte 234C und 234D, um einen Scheitel zu bilden. Bei anderen Ausführungsbeispielen treffen sich die sich verjüngenden Seitenwandabschnitte 234C und 234D nicht, sind hingegen durch eine oberste Siliziumoberfläche getrennt, die im Wesentlichen flach ist (nicht gezeigt). Bei einem Ausführungsbeispiel weist das Siliziumsubstrat 202 eine 100 oberste Ebene auf. Bei einem derartigen Ausführungsbeispiel weist die Siliziumsäule, die auf dem 100 Oberflächen-Siliziumsubstrat 202 gebildet ist, Seitenwände 234A und 234B auf, die jeweils eine Kristallebene mit einer (110) Ausrichtung aufweisen. Bei einem Ausführungsbeispiel sind die Seitenwände 234A und 234B gewählt, um eine 110 kristallographische Ausrichtung zu haben, um die Kristallebenenausrichtung des Gruppe III-N Halbleitermaterials zu beeinflussen, das nachfolgend auf den 110 Siliziumseitenwandoberflächen 234A und 234B gebildet wird.
  • 7 (B-B') stellt einen Draufsichtsquerschnitt der Querschnittsdarstellung von 7 (A-A') dar, der von der gestrichelten Linie B-B' betrachtet wird. 7 (B-B') stellt eine Begrenzung der Siliziumsäule 234 zu dem Graben 232 dar (durch gestrichelte Linien gekennzeichnet).
  • 8 stellt eine Querschnitts- und Draufsicht der Struktur von 7 nach der Entfernung der zweiten dielektrischen Schicht 230 von der Region 220 dar, um (a) die vertikalen Seitenwände 234A und 234B der Siliziumsäule 234 und (b) Abschnitte der Gatedielektrikumsschicht 228 freizulegen. Bei einem Ausführungsbeispiel wird eine Maskierungsschicht auf der Struktur von 7 gebildet. Bei einem Ausführungsbeispiel legt die Maskierungsschicht die Region 220 frei. Bei einem Ausführungsbeispiel wird die zweite dielektrische Schicht 230 in der freigelegten Region 220 selektiv zu der Siliziumsäule 234 plasmageätzt. Bei einem Ausführungsbeispiel führt eine Entfernung der zweiten dielektrischen Schicht 230 von der Region 220 zu der Bildung von zwei Regionen 220A und 220B, die durch die Siliziumsäule 234 getrennt sind.
  • Bei einem Ausführungsbeispiel werden Seitenwand-Abstandhalter auf den Silizium-Seitenwänden 234A und 234B und benachbart zu der Gatedielektrikumsschicht 228 gebildet, während die zweite dielektrische Schicht 230 von der Region 220 entfernt wird. Bei einem Ausführungsbeispiel werden die Seitenwand-Abstandhalter der zweiten dielektrischen Schicht 230 nachfolgend durch einen Nassätzungsprozess entfernt, wobei die Seitenwände der Siliziumsäule 234 und die Gatedielektrikumsschicht 228 freigelegt werden. Es ist zu verstehen, dass der Nassätzungsprozess zur Entfernung der Seitenwand-Abstandhalter im Vergleich zu einem Plasmaätzungsprozess geeigneter ist. Ein Plasmaätzungsprozess verarbeitet eine isotropische Ionenbeschusskomponente, was zu einer Beschädigung der Silizium-Seitenwände 234A und 234B und einer Beschädigung der Gatedielektrikumsschicht 228 führen kann. Bei einem Ausführungsbeispiel bleibt ein Abschnitt der zweiten dielektrischen Schicht 230 auf der Bodenfläche der Region 220 übrig, nachdem die Seitenwand-Abstandhalter entfernt wurden. Bei einem Ausführungsbeispiel weist das Profil des Abschnitts der zweiten dielektrischen Schicht 230 in den Regionen 220A und 220B eine konkave Form infolge des Nassätzungsprozesses auf. Bei einem Ausführungsbeispiel umfasst der Nassätzungsprozess, der die Seitenwand-Abstandhalter entfernt, ein Gemisch, das verdünnte Fluorwasserstoff-Säure (HF-Säure), Wasser und Salpetersäure (HNO3) enthält. 8 (B-B') stellt die Freilegung der Gatedielektrikumsschicht 228 auf den Stufen 224A und 224B dar.
  • 9 stellt die Struktur von 8 nach dem Wachstum eines Gruppe III-N Halbleitermaterials 236 auf der Siliziumsäule 234 dar. Das Gruppe III-N Halbleitermaterial 236 wächst auf allen freiliegenden Seitenwänden 234A, 234B, 234C und 234D der Siliziumsäule 234 und füllt die Regionen 220A und 220B vollständig aus. Ein Abschnitt des Gruppe III-N Halbleitermaterials 236 wächst auch aus den Regionen 220A und 220B und über die ILD-Schichten 218A und 218B Gatedielektrikumsschicht 228. Bei einem Ausführungsbeispiel weist das Gruppe III-N Halbleitermaterial 236 einen Abschnitt auf, der benachbart zu der Gatedielektrikumsschicht 228A wächst, die auf der Seitenwand des ersten Materialschichtstapels 208A gebildet ist. Ähnlich weist das Gruppe III-N Halbleitermaterial 236 bei einem Ausführungsbeispiel einen Abschnitt auf, der benachbart zu der Gatedielektrikumsschicht 228B wächst, die auf der Seitenwand des zweiten Materialschichtstapels 208B gebildet ist, wie in 9 (A-A') dargestellt ist. Die Bodenabschnitte des Gruppe III-N Halbleitermaterials 236 sind jeweils auf Abschnitten der zweiten dielektrischen Schicht 230 in den Regionen 220A und 220B gebildet. Bei einem Ausführungsbeispiel führen die Stufen 224A und 224B zur Bildung von Vertiefungen auf den Seitenwänden 236C und 236D des Gruppe III-N Halbleitermaterials 236.
  • 9 (B-B') stellt eine Draufsicht-Perspektive (N-B') der Querschnittsdarstellung von 9 (A-A') dar und kennzeichnet die Überlappung des Gruppe III-N Halbleitermaterials 236 mit der zweiten dielektrischen Schicht 230 außerhalb der Region 220.
  • Bei einem Ausführungsbeispiel wird Gruppe III-N Halbleitermaterial 236 unter Verwendung eines Prozesses zur organischen chemischen Metall-Dampfabscheidung (MOCVD) gebildet. Bei einem Ausführungsbeispiel wächst das Gruppe III-N Halbleitermaterial 236 durch einen MOCVD-Prozess bei einer Temperatur im Bereich von 900-1100 Grad Celsius. Bei einem Ausführungsbeispiel ist das Gruppe III-N Halbleitermaterial 236 ein Material, wie etwa zuvor in Verbindung mit Gruppe III-N Halbleitermaterial 106 beschrieben wurde.
  • 10 stellt die Struktur von 9 nach einem Prozess zum Einebnen des Gruppe III-N Halbleitermaterials 236 und von Abschnitten der Siliziumsäule 234 und Vertiefen des Gruppe III-N Halbleitermaterials 236 dar. Bei einem Ausführungsbeispiel wird das Gruppe III-N Halbleitermaterial 236 unter Verwendung eines Polierprozesses eingeebnet. Bei einem Ausführungsbeispiel wird der Polierprozess unter Verwendung einer chemischen mechanischen Polierung ausgeführt. Bei einem derartigen Ausführungsbeispiel werden Abschnitte des Gruppe III-N Halbleitermaterials 236 und Abschnitte der Siliziumsäule 234 in einem ersten Abschnitt des Einebnungsprozesses poliert, um die Siliziumsäule freizulegen. Ein nachfolgender zweiter Einebnungsprozess ebnet Abschnitte des Gruppe III-N Halbleitermaterials 236, der Siliziumsäule 234, der Gatedielektrikumsschichten 228A und 228B, der ILD-Schichten 218A und 218B und der zweiten dielektrischen Schicht 230 ein. Bei einem derartigen Ausführungsbeispiel weisen das Gruppe III-N Halbleitermaterial 236, die Siliziumsäule 234, die Gatedielektrikumsschichten 228A und 228B, die ILD-Schichten 218A und 218B und die zweite dielektrische Schicht 230 oberste Oberflächen auf, die nach dem CMP-Prozess koplanar oder im Wesentlichen koplanar sind. Die sich verjüngenden Seitenwände 234C und 234D der Siliziumsäule werden während des CMP-Prozesses entfernt, wobei ein flacher oberster Abschnitt 234E gelassen wird. Der Einebnungsprozess trennt das Gruppe III-N Halbleitermaterial 236 in ein erstes Gruppe III-N Halbleitermaterial 236A in der Region 220A und ein zweites Gruppe III-N Halbleitermaterial 236B in der Region 220B.
  • Bei einem Ausführungsbeispiel wird die oberste Oberfläche 234E der Siliziumsäule 234 nach dem Einebnungsprozess oxidiert. Bei einem Ausführungsbeispiel wird die Oxidation durch einen Plasmaoxidationsprozess durchgeführt. Nachfolgend werden bei einem Ausführungsbeispiel die oberste Oberfläche 236E des ersten Gruppe III-N Halbleitermaterials 236A und die oberste Oberfläche 236F des zweiten Gruppe III-N Halbleitermaterials 236B unter das Niveau der obersten Oberfläche 234E der Siliziumsäule 234 durch einen Plasmaätzungsprozess vertieft. Bei einem Ausführungsbeispiel ist der Plasmaätzungsprozess selektiv für die Siliziumsäule 234 und die ILD-Schichten 218A und 218B. Bei einem Ausführungsbeispiel werden die Gatedielektrikumsschichten 228A und 228B auch unter eine oberste Oberfläche jeweils des ILD 218A und 218B vertieft, wie in 10 (A-A') dargestellt ist.
  • 10 (B-B') stellt eine Draufsicht-Perspektive (B-B') der Querschnittsdarstellung von 10 (A-A') bereit. 10 (B-B') stellt die Begrenzung des Gruppe III-N Halbleitermaterials 236 innerhalb der Region 220 dar.
  • 11 stellt die Struktur von 10 nach der Entfernung eines Abschnitts der ILD-Schichten 210A, 214A, 218A benachbart zu der Gatedielektrikumsschicht 228A von dem Materialschichtstapel 208A und der Entfernung eines Abschnitts der ILD-Schichten 210B, 214B, 218B benachbart zu der Gatedielektrikumsschicht 228B von dem Materialschichtstapel 208B dar. Bei einem Ausführungsbeispiel werden vertikale Öffnungen 244A, 244B, 246A und 246B in der dielektrischen Schicht 230 benachbart jeweils zu dem Materialschichtstapel 208A und 208B gebildet, wie in Draufsichtsfigur 11 (B-B') dargestellt ist. Bei einem Ausführungsbeispiel werden vertikale Öffnungen 244A, 244B, 246A und 246B durch einen Plasmaätzungsprozess gebildet. Bei einem Ausführungsbeispiel legen die Öffnungen 244A und 244B Abschnitte der Gatedielektrikumsschicht 228A frei, die jeweils auf Seitenwänden 240A und 240B gebildet sind. Bei einem Ausführungsbeispiel legen die Öffnungen 244A und 244B Abschnitte einer obersten Oberfläche der dielektrischen Schicht 206 frei. Bei einem Ausführungsbeispiel legen die Öffnungen 246A und 246B Abschnitte der Gatedielektrikumsschicht 228B frei, die auf Seitenwänden 242A und 242B gebildet sind. Bei einem Ausführungsbeispiel legen die Öffnungen 246A und 246B Abschnitte einer obersten Oberfläche der dielektrischen Schicht 206 frei.
  • In einer nachfolgenden Operation werden die Abschnitte der Gatedielektrikumsschichts 228A und 228B, die durch vertikale Öffnungen 244A, 244B, 246A und 246B freilgelegt sind, durch einen Nassätzungsprozess entfernt. Die Entfernung der Abschnitte der Gatedielektrikumsschicht 228A legt Abschnitte der Seitenwände 240A und 240B des ersten Materialschichtstapels 208A frei. Die Entfernung der Abschnitte der Gatedielektrikumsschicht 228B legt Abschnitte der Seitenwände 242A und 242B des zweiten Materialschichtstapels 208B frei.
  • Bezugnehmend auf die Querschnittsdarstellung in 11 (A-A') werden laterale Öffnungen 248A, 248B und 248C in Abschnitten der ILD-Schicht 210A, 214A, 218A benachbart zu den Öffnungen 244A und 244B nach einem zweiten nachfolgenden Nassätzungsprozess gebildet. Ähnlich werden Öffnungen 250A, 250B und 250C in Abschnitten der ILD-Schicht 210B, 214B, 218B benachbart zu den Öffnungen 246A und 246B nach einem zweiten nachfolgenden Nassätzungsprozess gebildet.
  • Bei einem Ausführungsbeispiel entfernt der Nassätzungsprozess Abschnitte des ILD 210A, 214A, 218A selektiv für die Gate-Elektroden 212A und 216A und für die Gatedielektrikumsschicht 228A sowie für die zweite dielektrische Schicht 230. Bei einem Ausführungsbeispiel entfernt der Nassätzungsprozess Abschnitte des ILD 210B, 214B, 218B selektiv für die Elektroden 212B und 216B und für die Gatedielektrikumsschicht 228B sowie für die zweite dielektrische Schicht 230.
  • Bei einem Ausführungsbeispiel erodiert die Nassätzung seitlich das ILD 210A, 214A, 218A, wie durch die gestrichelten Linien 251A in der Querschnittsdarstellung in 11 (A-A') angegeben ist. Es ist zu verstehen, dass bei einem Ausführungsbeispiel alle ILD-Schichten 210A, 214A, 210B, 214B und 218B einen lateralen Hinterschnitt 251A ähnlich zu dem lateralen Hinterschnitt 251A in ILD 218A aufweisen.
  • Bei einem Ausführungsbeispiel ist ein lateraler Hinterschnitt in dem ILD 218A durch die gestrichelte Linie 253A in der Querschnittsdraufsicht von 11 (B-B') dargestellt. Der laterale Hinterschnitt ist in eine Richtung orthogonal zu dem Hinterschnitt 251A in 11 (A-A'). Bei einem Ausführungsbeispiel weist jede ILD-Schicht 210A, 214A, 210B, 214B und 218B einen lateralen Hinterschnittabschnitt 253A ähnlich zu dem lateralen Hinterschnitt 253A in ILD 218A auf.
  • Bei einem Ausführungsbeispiel legt die Bildung von lateralen Öffnungen 248A, 248B und 248C Abschnitte der dielektrischen Schicht 228A benachbart zu dem ersten Gruppe III-N Halbleitermaterial 236A frei. Ähnlich legen laterale Öffnungen 250A, 250B und 250C Abschnitte der dielektrischen Schicht 228B benachbart zu dem ersten Gruppe III-N Halbleitermaterial 236B frei.
  • 12 stellt die Struktur von 11 nach der Entfernung der Gatedielektrikumsschicht 228A von den Öffnungen 248A, 248B und 248C und Entfernung der Gatedielektrikumsschicht 228B von den Öffnungen 250A, 250B und 250C dar. Die Entfernung der Gatedielektrikumsschichten 228A und 228B von jeweils Öffnung 248A, 248B und 248C und Öffnungen 250A, 250B und 250C ermöglicht das Wachstum einer Polarisationsladungs-induzierenden Schicht, die nachfolgend auf den Gruppe III-N Halbleitermaterial-Seitenwänden 236C und 236D gebildet wird. Bei einem Ausführungsbeispiel wird ein Abschnitt der Gatedielektrikumsschicht 228A von vertikaler Seitenwand 236C des ersten Gruppe III-N Halbleitermaterials 236A in jeder von den lateralen Öffnungen 248A, 248B und 248C entfernt, wie in Querschnittsdarstellung in 12 (A-A') abgebildet ist. Bei einem derartigen Ausführungsbeispiel wird ein Abschnitt der Gatedielektrikumsschicht 228B von vertikaler Seitenwand 236D des ersten Gruppe III-N Halbleitermaterials 236B in jeder von den lateralen Öffnungen 250A, 250B und 250C entfernt, wie in Querschnittsdarstellung in 12 (A-A') abgebildet ist. Bei einem Ausführungsbeispiel bleiben Abschnitte der Gatedielektrikumsschicht 228A zwischen jeder jeweiligen Gate-Elektrodenschicht 212A und 216A und der Seitenwand 236C übrig und Abschnitte der Gatedielektrikumsschicht 228B bleiben zwischen jeder jeweiligen Gate-Elektrodenschicht 212B und 216B und der Seitenwand 236D übrig. Bei einem Ausführungsbeispiel werden die Gatedielektrikumsschicht 228A und 228B von den Seitenwänden 236C und 236D jeweils durch einen Nassätzungsprozess entfernt, der für die Gate-Elektroden 216A, 216B, 212A und 212B, ILD 218A und 218B und Gruppe III-N Halbleitermaterial 236A und 236B selektiv ist.
  • 12 (B-B') stellt einen Draufsichtsquerschnitt der Querschnittsdarstellung von 12 (A-A') dar, der von der gestrichelten Linie B-B' betrachtet wird. Bei einem Ausführungsbeispiel stellt 12 (B-B') die Freilegung der Seitenwand 236C des ersten Gruppe III-N Halbleitermaterials 236A nach der Entfernung der Gatedielektrikumsschicht 228A von der Öffnung 248A dar. Ähnlich stellt bei einem Ausführungsbeispiel 12 (B-B') auch die Freilegung der Seitenwand 236D des zweiten Gruppe III-N Halbleitermaterials 236B nach der Entfernung der Gatedielektrikumsschicht 228B von der Öffnung 250A dar.
  • 13 stellt die Struktur von 12 nach der Bildung einer Polarisationsladungs-induzierenden Schicht 252A auf freiliegenden Oberflächen des ersten Gruppe III-N Halbleitermaterials 236A in den Öffnungen 248A, 248B und 248C und der Bildung einer Polarisationsladungs-induzierenden Schicht 252B auf den freiliegenden Oberflächen des zweiten Gruppe III-N Halbleitermaterials 236B in den Öffnungen 250A, 250B und 250C dar. Bei einem Ausführungsbeispiel wird die erste Polarisationsladungs-induzierende Schicht 252A auch auf der obersten Oberfläche 236E des ersten Gruppe III-N Halbleitermaterials 236A gebildet und die Polarisationsladungs-induzierende Schicht 252B wird auch auf der obersten Oberfläche 236F des zweiten Gruppe III-N Halbleitermaterials 236B gebildet. Bei einem Ausführungsbeispiel wachsen die Polarisationsladungs-induzierenden Schichten 252A und 252B unter Verwendung eines MOCVD-Prozesses. Bei einem Ausführungsbeispiel wachsen die Polarisationsladungs-induzierenden Schichten 252A und 252B auf eine Dicke von 3-10 nm an. Bei einem Ausführungsbeispiel ist eine Polarisationsladungs-induzierende Schicht 252A und 252B mit einer Dicke von 3-10 nm geeignet, um ein 2DEG zu bilden.
  • Die Bildung einer Polarisationsladungs-induzierenden Schicht 252A und 252B führt zur Erzielung einer 2DEG-Wirkung jeweils in der Oberfläche des Gruppe III-N Halbleitermaterials 236A und 236B. Die 2DEG-Wirkung ist auf die Region begrenzt, in der die Polarisationsladungs-induzierende Schicht 252A und 252B einen Kontakt jeweils mit dem Gruppe III-N Halbleitermaterial 236A und 236B herstellt.
  • 14 stellt die Struktur von 13 nach der Bildung einer dielektrischen Schicht 254 mit hohem K in den Öffnungen 248A, 248B, 248C, 250A, 250B und 250C dar. Die Bildung der dielektrischen Schicht 254 mit hohem K ermöglicht einen Schutz der freiliegenden Polarisationsladungs-induzierenden Schicht 252A und 252B und der Gatedielektrikumsschicht 228A und 228B vor einer nachfolgenden Nassätzungsoperation.
  • Bei einem Ausführungsbeispiel wird die dielektrische Schicht 254 mit hohem K auch in der Öffnung 248A, auf der obersten Oberfläche und auf der Seitenwand des ILD 218A, auf der obersten Oberfläche der ersten Gate-Elektrodenschicht 216A und auf der Polarisationsladungs-induzierenden Schicht 252A gebildet. Bei einem Ausführungsbeispiel wird die dielektrische Schicht 254 mit hohem K in der Öffnung 248B, auf der Seitenwand des ILD 214A, auf der freiliegenden untersten Oberfläche der Gate-Elektrodenschicht 216A, auf der freiliegenden obersten Oberfläche der zweiten Gate-Elektrodenschicht 212A und auf der Polarisationsschicht 252A gebildet. Bei einem Ausführungsbeispiel wird die dielektrische Schicht 254 mit hohem K in der Öffnung 248C auf den Seitenwänden von ILD 210A, auf der freiliegenden untersten Oberfläche der Gate-Elektrodenschicht 212A, auf der obersten Oberfläche der dielektrischen Schicht 206 und auf der Polarisationsschicht 252A gebildet.
  • Bei einem Ausführungsbeispiel wird die dielektrische Schicht 254 mit hohem K in der Öffnung 250A, auf der obersten Oberfläche und auf der Seitenwand des ILD 218B, auf der obersten Oberfläche der ersten Gate-Elektrodenschicht 216B und auf der Polarisationsladungs-induzierenden Schicht 252A gebildet. Bei einem Ausführungsbeispiel wird die dielektrische Schicht 254 mit hohem K in der Öffnung 250B auf den Seitenwänden des ILD 216B, auf der freiliegenden untersten Oberfläche der Gate-Elektrodenschicht 216B, auf der freiliegenden obersten Oberfläche von Gate-Elektrodenschicht 212B und auf der Polarisationsschicht 252B gebildet. Bei einem Ausführungsbeispiel wird die dielektrische Schicht 254 mit hohem K in der Öffnung 250C auf den Seitenwänden von ILD 210B, auf der freiliegenden untersten Oberfläche der Gate-Elektrodenschicht 212B, auf der obersten Oberfläche der dielektrischen Schicht 206 und auf der Polarisationsschicht 252B gebildet. Bei einem Ausführungsbeispiel wird die dielektrische Schicht 254 mit hohem K auch auf den Seitenwänden 234C und 234D und auf der obersten Oberfläche 234E der Siliziumsäule 234 gebildet. Die dielektrische Schicht 254 mit hohem K wird auch auf den Seitenwänden der zweiten dielektrischen Schicht 230 angeordnet, die durch vertikale Öffnungen 244A, 244B, 246A und 246B freiliegt, wie in dem Draufsichtsquerschnitt von 14 (B-B') entlang der Richtung B-B' in der Querschnittsdarstellung von 12 (A-A') dargestellt ist.
  • Bei einem Ausführungsbeispiel wird das Dielektrikum mit hohem K unter Verwendung eines ALD-Prozesses gebildet. Es ist zu verstehen, dass der funktionale Zweck der Schicht mit hohem K eine Abdeckung ist und somit eine Beschädigung der (a) Polarisationsladungs-induzierenden Schicht 252A und 252B, (b) der Gatedielektrikumsschicht 228A und 228B und (c) der Gate-Elektrode 216A, 216B, 212A und 212B von einem nachfolgenden Verarbeiten verhindert. Zu diesem Zweck muss bei einem Ausführungsbeispiel die relative Dicke der dielektrischen Schicht mit hohem K nicht auf allen Seitenwänden der Schichten, die durch laterale Öffnungen 248A, 248B, 236C, 150A, 250B und 250C freiliegen, gleichmäßig sein, auch wenn dies mit einem ALD-Prozess einhergeht. Bei einem Ausführungsbeispiel liegt die Dicke der dielektrischen Schicht mit hohen K im Bereich von 3-10 nm.
  • 15 stellt die Struktur von 14 nach der (a) Entfernung von Abschnitten der dielektrischen Schicht 254 mit hohem K und Abschnitten von Polarisationsladungs-induzierender Schicht 252A und 252B von jeweils den obersten Oberflächen 236E und 236F des Gruppe III-N Halbleitermaterials 236A und 236B und (b) Bildung von lateralen Öffnungen 256A und 256B in Abschnitten der ersten dielektrischen Schicht 206 jeweils in dem ersten und in dem zweiten Materialschichtstapel 208A und 208B dar.
  • Die dielektrische Schicht 254 mit hohem K und die Polarisationsladungs-induzierende Schicht 252A und 252B werden entfernt, um nachfolgend dotierte Drain-Strukturen zu bilden. Die dielektrische Schicht 254 mit hohem K wird durch einen Plasmaätzungsprozess entfernt, der Abschnitte der Polarisationsladungs-induzierenden Schicht 252A und 252B freilegt, die jeweils über dem ersten Gruppe III-N Halbleitermaterial 236A und dem zweiten Gruppe III-N Halbleitermaterial 236B gebildet sind. Die dielektrische Schicht 254 mit hohem K wird von der obersten Oberfläche 234E und von Abschnitten der Seitenwand der Siliziumsäule 234 entfernt. Die dielektrische Schicht 254 mit hohem K wird auch von der obersten Oberfläche der ersten dielektrischen Schicht 206 und von Seitenwänden von vertikalen Öffnungen 244A, 244B, 246A und 246B, die in der zweiten dielektrischen Schicht 230 gebildet sind, entfernt. Bei einem Ausführungsbeispiel werden Abschnitte der dielektrischen Schicht 254 mit hohem K auch von oberhalb des ILD 218A und 218B entfernt.
  • Nachfolgend wird ein zweiter Plasmaätzungsprozess verwendet, um Abschnitte der Polarisationsladungs-induzierenden Schicht 252A und 252B zu entfernen, um die oberste Oberfläche 236E des ersten Gruppe III-N Halbleitermaterials 236A freizulegen und die oberste Oberfläche 236F des zweiten Gruppe III-N Halbleitermaterials 236B freizulegen.
  • Bei einem derartigen Ausführungsbeispiel werden freiliegende Abschnitte der Siliziumsäule 234 teilweise durch die Plasmaätzung konsumiert. Bei einem Ausführungsbeispiel können die Abschnitte der Siliziumsäule, die während der Entfernung der dielektrischen Schicht 254 mit hohem K freigelgt werden, ferner reoxidiert werden, um eine schützende Barriere gegenüber potentieller Erosion während der Entfernung der Polarisationsladungs-induzierenden Schicht 252A und 252B zu bilden.
  • Nachfolgend, nachdem die erste dielektrische Schicht 206 in den vertikalen Öffnungen 244A, 244B, 246A und 246B freiliegt wurde, werden laterale Öffnungen 256A und 256B in der ersten dielektrischen Schicht 206 durch einen Nassätzungsprozess gebildet. Bei einem Ausführungsbeispiel entfernt der Nassätzungsprozess selektiv Abschnitte der dielektrischen Schicht 206 unter dem ersten Gruppe III-N Halbleitermaterial 236A und zweiten Gruppe III-N Halbleitermaterial 236B. Die Bildung von lateralen Öffnungen 256A und 256B führen zur Freilegung von Abschnitten der Gatedielektrikumsschicht 228A und 228B, die auf den Seitenwänden der vertieften Abschnitte der Basis von jedem von jeweils dem ersten und zweiten Gruppe III-N Halbleitermaterial 236A und 236B gebildet sind. Bei einem Ausführungsbeispiel werden die Gatedielektrikumsschicht 228A und 228B jeweils aus den Öffnungen 256A und 256B entfernt. Bei einem Ausführungsbeispiel führt die Bildung der lateralen Öffnungen 256A und 256B zur ersten dielektrischen Schicht 206, die ein konkaves Profil aufweist, wie in der Querschnittsdarstellung (A-A') von 15 abgebildet ist.
  • 15 (B-B') stellt einen Draufsichtsquerschnitt der Querschnittsdarstellung von 15 (A-A') dar, der von der gestrichelten Linie B-B' betrachtet wird. 15 (B-B') stellt die Bildung eines konkaven Profils (durch gestrichelte Linien 257A und 257B angegeben) in der dielektrischen Schicht 206 infolge des Nassätzungsprozesses dar.
  • 16 stellt die Struktur von 15 nach der Bildung einer ersten dotierten Drain-Struktur 260A auf der obersten Oberfläche 236E des ersten Gruppe III-N Halbleitermaterials 236A und einer ersten dotierten Source-Struktur 260B, die in der Öffnung 256A auf der freiliegenden Oberfläche des ersten Gruppe III-N Halbleitermaterials 236A gebildet ist, dar. 16 stellt ferner die Bildung einer zweiten dotierten Drain-Struktur 262A auf der obersten Oberfläche 236F des zweiten Gruppe III-N Halbleitermaterials 236B und einer zweiten dotierten Source-Struktur 262B, die in der Öffnung 256B auf den freiliegenden Oberflächen des ersten Gruppe III-N Halbleitermaterials 236B gebildet ist, dar.
  • Die erste und die zweite dotierte Drain-Struktur 260A und 262A werden jeweils voneinander durch die Siliziumsäule 234 getrennt. Bei einem Ausführungsbeispiel wächst die erste dotierte Drain-Struktur 260A, um die Seitenwand 234A der Siliziumsäule 234 zu berühren. Weitere Abschnitte der ersten dotierten Drain-Struktur 260A sind mit der Polarisationsladungs-induzierenden Schicht 252A in der lateralen Öffnung 244A in Kontakt und erstrecken sich darüber. Bei einem derartigen Ausführungsbeispiel wächst die zweite dotierte Drain-Struktur 262A, um die Seitenwand 234B der Siliziumsäule 234 zu berühren. Weitere Abschnitte der zweiten dotierten Drain-Struktur 262A sind mit der Polarisationsladungs-induzierenden Schicht 252B in der lateralen Öffnung 246A in Kontakt und erstrecken sich darüber. Bei einem Ausführungsbeispiel weisen die erste und zweite dotierte Drain-Struktur 260A und 262A oberste Oberflächen auf, die mit der obersten Oberfläche 234E der Siliziumsäule 234 koplanar sind. Bei einem anderen Ausführungsbeispiel weisen die erste und zweite dotierte Drain-Struktur 260A und 262A oberste Oberflächen auf, die über und unter der obersten Oberfläche 234E der Siliziumsäule 234 angeordnet sind.
  • Bei einem Ausführungsbeispiel sind das Wachstum der ersten und zweiten dotierten Source-Struktur 260B und 262B durch die Höhe und Breite der Öffnungen 256A und 256B begrenzt. Die erste und zweite dotierte Source-Struktur 260B und 262B wachsen, um die Höhe der Öffnungen 256A und 256B zu füllen und sind mit der obersten Oberfläche der Source-Metallschicht 204, die jeweils durch die Öffnungen 256A und 256B freiliegen, in physischem Kontakt. Bei einem Ausführungsbeispiel sind die erste und zweite dotierte Source-Struktur 260B und 262B jeweils entlang der lateralen Öffnung 256A und 256B kontinuierlich. Bei einem Ausführungsbeispiel weisen die erste und zweite dotierte Source-Struktur 260B und 262B eine Breite auf, die im Wesentlichen entlang der Seitenwand jeweils des ersten und zweiten Gruppe III-N Halbleitermaterials 236A und 236B gleichmäßig ist, wie in der Draufsichtsdarstellung von 16 abgebildet ist (entlang der B-B'-Linie in der Querschnittsdarstellung von 16 betrachtet).
  • Es ist zu verstehen, dass die freiliegende Source-Metallschicht 204 in den Öffnungen 256A und 256B ausreichend frei von jeglicher dielektrischer Restschicht 206 vor einer Bildung der ersten und zweiten dotierten Source-Struktur 260B und 262B sein sollte. Bei einem Ausführungsbeispiel kann eine dielektrische Restschicht 206, die auf der Oberfläche der Source-Metallschicht 204 übrig bleibt, eine elektrische Verbindung zwischen der ersten und zweiten Source-Struktur 260B und 262B und der Source-Metallschicht 204 verhindern. Bei einem Ausführungsbeispiel wird eine beeinträchtigte elektrische Verbindung zu einem erhöhten Kontaktwiderstand führen und sich dadurch negativ auf die Bauelementleistung auswirken.
  • 17 stellt die Struktur von 16 nach der Bildung jeweils einer ersten und einer zweiten resistiven Gate-Elektrode 266 und 268 in dem strukturierten Materialschichtstapel 208A und jeweils einer dritten und vierten resistiven Gate-Elektrode 272 und 274 in dem zweiten Materialschichtstapel 208B dar.
  • Bei einem Ausführungsbeispiel wird ein zweites ILD 263 auf der Struktur von 16 deckabgeschieden, wobei die lateralen Öffnungen 248A und 250A und vertikalen Öffnungen 244A, 244B, 246A und 246B gefüllt werden. Bei einem Ausführungsbeispiel wird das zweite ILD 263 eingeebnet, um eine im Wesentlichen planare oberste Oberfläche zu bilden. Nachfolgend wird bei einem Ausführungsbeispiel eine mäanderartige Struktur lithographisch auf dem zweiten ILD 263 gebildet und eine Plasmaätzung wird durchgeführt. Bei einem Ausführungsbeispiel weist die Lithographiemaske eine serpentinenförmige Struktur auf. Bei einem Ausführungsbeispiel werden Abschnitte des ILD 218A/218B, die durch die Lithographiemaske freiliegen, durch einen ersten Plasmaätzungsprozess geätzt. Bei einem Ausführungsbeispiel werden Serpentinenöffnungen 264A und 264B in dem ersten und dem zweiten Materialschichtstapel 208A und 208B durch einen zweiten Plasmaätzungsprozess gebildet. Bei einem Ausführungsbeispiel werden Gate-Elektrodenschichten 210A, 210B in dem Materialschichtstapel 208A durch den Plasmaätzungsprozess in jeweils eine erste und eine zweite resistive Gate-Elektrode 266 und 268 transformiert. Ähnlich werden bei einem Ausführungsbeispiel die Gate-Elektrodenschichten 214A und 214B in dem Materialschichtstapel 208B durch den Plasmaätzungsprozess in jeweils eine dritte und eine vierte resistive Gate-Elektrode 272 und 242 transformiert.
  • Bei einem Ausführungsbeispiel, bezugnehmend auf die Draufsichtsdarstellung B-B' in 17, bildet die Serpentinenstruktur eine erste resistive Gate-Elektrode 266 mit einer Gate-Elektrode 266A (im Inneren der gestrichelten Linien 267A), die benachbart zu der Gatedielektrikumsschicht 228A gebildet ist, und ein verbundenes erstes Widerstandselement 266B (im Inneren der gestrichelten Linien 267B). Ähnlich bildet die Serpentinenstruktur eine dritte resistive Gate-Elektrode 272 mit einer dritten Gate-Elektrode 272A (im Inneren der gestrichelten Linien 273A), die benachbart zu der Gatedielektrikumsschicht 228B gebildet ist, und ein verbundenes drittes Widerstandselement 272B (im Inneren der gestrichelten Linien 273B).
  • Bei einem Ausführungsbeispiel weisen die erste und zweite resistive Gate-Elektrode 266 und 268 jeweils Formen auf, die im Wesentlichen ähnlich zueinander sind, infolge eines gleichzeitigen Strukturierungsprozesses. Bei einem Ausführungsbeispiel weist die zweite resistive Gate-Elektrode 268 eine zweite Gate-Elektrode 268A und ein zweites Widerstandselement 268B auf. Ähnlich weisen bei einem Ausführungsbeispiel die dritte und die vierte resistive Gate-Elektrode 272 und 274 jeweils Profile auf, die im Wesentlichen ähnlich zueinander sind, infolge des gleichzeitigen Strukturierungsprozesses. Bei einem Ausführungsbeispiel weist die vierte resistive Gate-Elektrode 274 eine vierte Gate-Elektrode 274A und ein viertes Widerstandselement 274B auf.
  • Es ist jedoch zu verstehen, dass unterschiedliche Serpentinenstrukturen über Materialschichtstapel 208A im Vergleich zu Materialschichtstapel 208B gebildet werden können. Wie vorangehend erörtert wurde, wird die Anzahl von Windungen in einem gegebenen Widerstandselement den Widerstandswert bestimmen (wie vorangehend in Verbindung mit 1 erörtert wurde).
  • 18 stellt die Struktur von 17 nach der Bildung eines ersten Drain-Kontakts 280A und eines zweiten Drain-Kontakts 280B jeweils auf der ersten und zweiten dotierten Drain-Struktur 260A und 262A, Bildung eines ersten Gate-Kontakts 282A benachbart zu jeweils der ersten und zweiten resistiven Gate-Elektrode 266 und 268, Bildung eines zweiten Gate-Kontakts 282B benachbart zu jeweils der dritten und vierten resistiven Gate-Elektrode 272 und 274 und Bildung eines ersten Source-Kontakts 284A und eines zweiten Source-Kontakts 284B auf der Source-Metallschicht 204 dar.
  • Bei einem Ausführungsbeispiel wird ein drittes ILD 276 auf der Struktur von 17 abgeschieden und füllt die Serpentinenöffnungen 264A und 264B (durch gestrichelte Linien angegeben) jeweils in dem ersten und in dem zweiten strukturierten mehrschichtigen Stapel 208A und 208B. ILD 276 ist im Wesentlichen ähnlich zu dem ILD 210, 214, 218 und ILD 263, die vorangehend beschrieben wurden. Bei einem Ausführungsbeispiel wird das zweite ILD 276 eingeebnet, um eine im Wesentlichen planare oberste Oberfläche zu bilden, um Kontaktöffnungen zu bilden.
  • Bei einem Ausführungsbeispiel werden eine erste und eine zweite Drain-Öffnung 277A und 277B in dem zweiten ILD 263 über jeweils der ersten und zweiten dotierten Drain-Struktur 260A und 262A gebildet. Nachfolgend werden der erste und zweite Drain-Kontakt 280A und 280B in der ersten und zweiten Drain-Öffnung 277A und 277B gebildet. Der erste und zweite Drain-Kontakt 280A und 280B weisen jeweils eine Länge und eine Breite auf, die im Bereich von 200-500 nm liegen.
  • Bei einem Ausführungsbeispiel wird der Gate-Kontakt 282A benachbart zu jeweils dem ersten und zweiten Widerstandselement 266B und 268B gebildet und der Gate-Kontakt 282B wird benachbart zu jeweils dem dritten und vierten Widerstandselement 272B, 274B gebildet. Bei einem Ausführungsbeispiel werden eine erste Gate-Kontaktöffnung 278A und eine zweite Gate-Kontaktöffnung 278B in dem zweiten ILD 263 und in der zweiten dielektrischen Schicht 230 gebildet. Bei einem Ausführungsbeispiel legt die erste Gate-Kontaktöffnung 278A einen Abschnitt einer Seitenwand jeweils des ersten und zweiten Widerstandselements 266B und 268B frei. Bei einem Ausführungsbeispiel legt die zweite Gate-Kontaktöffnung 278B einen Abschnitt einer Seitenwand jeweils des dritten und vierten Widerstandselements 272B und 274B frei.
  • Bei einem Ausführungsbeispiel werden die Stellen der Gate-Kontaktöffnungen 278A und 278B gewählt, um den Widerstand des ersten und dritten Widerstandselements 266B, 272B angemessen zu maximieren. Zu diesem Zweck werden bei einem Ausführungsbeispiel die Gate-Kontakte 282A und 282B nahe dem Ende jeweils des ersten, zweiten, dritten und vierten Widerstandselements 266B, 268B, 272B und 274B gebildet. 18 (B-B') stellt die Draufsicht eines Ausführungsbeispiels dar, in der die Gate-Kontakte 282A und 282B nahe dem Ende jeweils des ersten und dritten Widerstandselements 266B und 272B gebildet sind.
  • Bei einem Ausführungsbeispiel werden eine erste und zweite Source-Kontaktöffnung benachbart zu jeweils dem ersten und zweite Gruppe III-N Halbleitermaterial 236A und 236B gebildet, wie in der Draufsicht in 18 (B-B') dargestellt ist. Die erste und eine zweite Source-Kontaktöffnung legen die darunter liegende Source-Metallschicht 204 frei, jedoch nicht die erste Source-Struktur 260B oder die zweite Source-Struktur 262B. Kontakt 284A und 284B werden in der ersten und zweiten Kontaktöffnung gebildet.
  • Bei einem Ausführungsbeispiel werden die verschiedenen Kontaktstrukturen, die vorangehend beschrieben wurden, aufeinanderfolgend hergestellt, aufgrund der Variationen der erforderlichen Tiefen der Kontakte. Bei einem Ausführungsbeispiel können jeweils ein erster und zweiter Drain-Kontakt 280A und 280B zuerst gebildet werden. Bei anderen Ausführungsbeispielen können jeweils der erste und zweite Drain-Kontakt 280A und 280B am Ende gebildet werden.
  • 19 stellt einen Schaltungsentwurf 1900 dar, der zwei in Reihe geschaltete Transistoren zeigt, wobei jeder Transistor ein Gate aufweist, das mit einem Widerstand verbunden ist. Bei einem Ausführungsbeispiel ist ein erster Transistor 1910 mit einem Gate G1 und einem Drain D1 mit einem zweiten Transistor 1920 mit einem Gate G2 und einer Source S2 verbunden. Die Source S1 des ersten Transistors 1910 ist auch mit dem Drain, D2, des zweiten Transistors 1910 verbunden. Bei einem Ausführungsbeispiel ist das Gate G1 des ersten Transistors 1910 mit einem ersten Widerstand 1912 verbunden und das Gate G2 des zweiten Transistors 1920 ist mit einem zweiten Widerstand 1922 verbunden. Bei einem Ausführungsbeispiel sind der erste und zweite Widerstand 1912 und 1922 jeweils mit einer gemeinsamem Spannungsquelle VG verbunden. Bei einem Ausführungsbeispiel stellen Gate G1 und G2 gestapelte Gate-Elektroden 266A und 268A des ersten Stapels 201A von Gruppe III-N Transistoren in 18 dar. Bei einem derartigen Ausführungsbeispiel stellen jeweils der erste und zweite Widerstand 1912 und 1922 jeweils das erste und zweite Widerstandselement 266B und 268B dar. Bei einem Ausführungsbeispiel stellt der Anschluss G den Gate-Kontakt 282A dar, der Anschluss D1 stellt den Drain-Kontakt 280A dar und der Anschluss S2 stellt die Source-Metallschicht 204 dar.
  • Bei einem Ausführungsbeispiel, wenn eine Drain-Spannung VDS zwischen dem Drain D1 und der Source S2 angelegt wird und wenn die Transistor-Gates G1 und G2 über einer Schwellenspannung VT (durch Aufdrehen von Spannungsquelle VG) eingeschaltet werden, wird ein Kanal in jedem des jeweils ersten und zweite Transistors 1910 und 1920 gebildet. Dann fließt Strom zwischen dem Drain D1 und der Source S2. Eine Proportion der Drain-Spannung VDS fällt über jedem von jeweils dem ersten und dem zweiten Transistor 1910 und 1920. Bei einem Ausführungsbeispiel wird der gestapelte Transistor 1900 als ein RF-Spannungsteiler betrieben.
  • 20 ist ein funktionelles Blockdiagramm einer Gruppe III-N SoC-Implementierung einer mobilen Rechenplattform gemäß einem Ausführungsbeispiel der vorliegenden Erfindung. Die mobile Rechenplattform 2000 kann eine beliebige tragbare Vorrichtung sein, die für jede von einer elektronischen Datenanzeige, einer elektronischen Datenverarbeitung und einer drahtlosen elektronischen Datenübertragung konfiguriert ist. Zum Beispiel kann eine mobile Rechenplattform 2000 ein beliebiges von einem Tablet, einem Smartphone, Laptop-Computer usw. sein. Und sie umfasst einen Anzeigebildschirm 2005, der bei dem Ausführungsbeispiel ein Berührungsbildschirm (z. B. kapazitiv, induktiv, resistiv usw.) ist, der den Empfang von Benutzereingaben erlaubt, das SoC 2010 und eine Batterie 2013. Wie dargestellt, je größer der Integrationsgrad des SoC 2010 desto größer der Formfaktor innerhalb der mobilen Rechenplattform 2000, der durch die Batterie 2013 für längste Betriebsdauern zwischen Ladevorgängen eingenommen werden kann oder der durch einen Speicher (nicht abgebildet) eingenommen werden kann, wie etwa eine Solid-State-Festplatte, für die beste Funktionalität.
  • In Abhängigkeit von ihren Anwendungen kann mobile Rechenplattform 2000 andere Komponenten umfassen, umfassend jedoch nicht beschränkt auf flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), Flash-Speicher, einen Grafikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, einen Berührungsbildschirm, eine Berührungssteuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, RF-Schalter, eine Vorrichtung eines globalen Positionierungssystems (GPS), einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie etwa ein Festplattenlaufwerk, eine Kompaktplatte (CD), eine DVD (digital versatile disk) und so weiter).
  • Das SoC 2010 ist ferner in der erweiterten Ansicht 2021 dargestellt. In Abhängigkeit von dem Ausführungsbeispiel umfasst das SoC 2010 einen Abschnitt eines Substrats 2001 (d. h. einen Chip), auf dem zwei oder mehr von einer integrierten Leistungsverwaltungsschaltung (PMIC) 2015, integrierten RF-Schaltung (RFIC) 2025 umfassend einen RF-Sender und/oder -Empfänger, eine Steuerung davon 2011 und ein oder mehrere zentrale Prozessorkerne 2030, 2031 hergestellt sind. Die RFIC 2025 kann eines von einer Reihe von drahtlosen Standards oder Protokollen implementieren, umfassend, jedoch nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Langzeitentwicklung (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Abwandlungen davon sowie jegliche andere drahtlose Protokolle, die als 3G, 4G, 5G und darüber hinaus ausgelegt sind. Die RFIC 2025 kann eine Mehrzahl von Kommunikationschips umfassen. Zum Beispiel kann ein erster Kommunikationschip zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO und andere.
  • Wie für Fachleute auf dem Gebiet verständlich ist, werden von diesen funktionellen verschiedenen Schaltungsmodulen typischerweise CMOS-Transistoren ausschließlich in der PMIC 2015 und RFIC 2025 eingesetzt. Bei Ausführungsbeispielen der vorliegenden Erfindung setzen die PMIC 2015 und RFIC 2025 einen oder mehrere von dem Stapel von Gruppe III-N Transistoren und RF-Schalter ein (z. B. gestapelte Gruppe III-N Transistorstruktur 101, 102). Bei weiteren Ausführungsbeispielen werden die PMIC 2015 und RFIC 2025, die die vorangehend beschriebene gestapelte Gruppe III-N Transistorstruktur einsetzen, mit einem oder mehreren von der Steuerung 2011 und den Prozessorkernen 2030, 2031 integriert, die in Silizium-CMOS-Technologie monolithisch bereitgestellt sind, die mit der PMIC 2015 und/oder RFIC 2025 auf dem (Silizium-) Substrag 2000 integriert ist. Es versteht sich, dass innerhalb der PMIC 2015 und/oder RFIC 2025 die Hochspannungs-, Hochfrequenz-fähigen Gruppe III-N Transistoren, die hierin beschrieben werden, nicht verwendet werden müssen, mit Ausnahme von CMOS, sondern vielmehr Silizium-CMOS ferner in jeder von der PMIC 2015 und RFIC 2025 enthalten sein kann.
  • Der hierin beschriebene Stapel von Gruppe III-N Transistoren kann insbesondere dort verwendet werden, wo hohe Spannungsschwankungen vorliegen (z. B. bei 8-10 V Batterieleistungsregulierung, Gleichstrom-zu-Gleichstrom-Umwandlung usw. innerhalb der PMIC 2015). Wie dargestellt, weist bei einem Ausführungsbeispiel die PMIC 2015 einen Eingang auf, der mit der Batterie 2013 gekoppelt ist, und sie weist einen Ausgang auf, der eine Stromversorgung für all die anderen funktionalen Module in dem SoC 2010 bereitstellt. Bei einem weiteren Ausführungsbeispiel stellt der Ausgang der PMIC 2015 dort, wo zusätzliche ICs in der mobilen Rechenplattform 2000, jedoch außerhalb des SoC 2010 bereitgestellt sind, ferner eine Stromversorgung für all diese zusätzlichen ICs außerhalb des SoC 2010 bereit. Bestimmte Ausführungsbeispiele der hierin beschriebenen Gruppe III-N Transistoren erlauben der PMIC, bei höheren Frequenzen betrieben zu werden (z. B. 50 mal mehr als in LDMOS-Implementierungen möglich sind). Bei bestimmten dieser Ausführungsbeispiele können induktive Elemente innerhalb der PMIC (z. B. Aufwärts-Abwärts-Wandler usw.) auf sehr viel kleinere Abmessungen skaliert werden. Da diese induktiven Elemente in der PMIC 60-50 % des Chipbereichs einnehmen, bieten Ausführungsbeispiele der PMIC, die in der hierin beschriebenen gestapelten Gruppe III-N Transistorstruktur implementiert ist, eine erhebliche Verkleinerung gegenüber PMIC-Architekturen.
  • Wie ferner dargestellt, weist das Ausführungsbeispiel der PMIC 2015 einen Ausgang auf, der mit einer Antenne gekoppelt ist, und es kann ferner einen Eingang aufweisen, der mit einem Kommunikationsmodul auf dem SoC 2010 gekoppelt ist, wie etwa einem analogen und digitalen RF-Basisbandmodul (nicht abgebildet). Alternativ können derartige Kommunikationsmodule auf einer IC außerhalb des Chips von dem SoC 2010 bereitgestellt sein und in das SoC 2010 zur Übertragung gekoppelt werden. In Abhängigkeit von den verwendeten Gruppe III-N Materialien kann der hierin beschriebene Stapel von Gruppe III-N Transistoren (z. B. gestapelte Gruppe III-N Transistorstruktur 101) ferner die große leistungsverstärkte Effizienz (PAE) bereitstellen, die von einem Leistungsverstärker-Transistor mit einer Ft von mindestens zehn mal der Trägerfrequenz benötigt wird (z. B. 1,9 GHz in einer RFIC 2025, die für eine 3G- der GSM-Zellularkommunikation ausgelegt ist).
  • 21 stellt eine Rechenvorrichtung gemäß Ausführungsbeispielen der vorliegenden Erfindung dar. 21 stellt eine beispielhafte Rechenvorrichtung 2100 dar, die mit hierin bereitgestellten integrierten Schaltungsstrukturen und/oder -techniken implementiert ist, gemäß einigen Ausführungsbeispielen der vorliegenden Offenbarung. Wie zu sehen ist, bringt die Rechenvorrichtung 2100 eine Hauptplatine 2102 unter. Die Hauptplatine 2102 kann eine Anzahl von Komponenten umfassen, umfassend, jedoch nicht beschränkt auf einen Prozessor 2104, der einen Stapel von Gruppe III-N Transistoren umfasst, die mit Silizium-CMOS-Transistoren und mindestens einem Kommunikationschip 2106 integriert sind, von denen jeder mit der Hauptplatine 2102 physisch oder elektrisch gekoppelt oder auf eine andere Weise darin integriert sein kann. Wie zu verstehen ist, kann die Hauptplatine 2102 zum Beispiel eine beliebige gedruckte Leiterplatte sein, ob eine Hauptplatine, eine Tochterplatine, die auf einer Hauptplatine montiert ist, oder nur eine Platine von System 2100 usw.
  • In Abhängigkeit von ihren Anwendungen kann Rechenvorrichtung 2100 eine oder mehrere andere Komponenten umfassen, die mit der Hauptplatine 2102 physisch und elektrisch gekoppelt sein können oder nicht. Diese anderen Komponenten können umfassen, sind jedoch nicht beschränkt auf flüchtigen Speicher (z. B. DRAM), nichtflüchtigen Speicher (z. B. ROM), einen Grafikprozessor, einen digitalen Signalprozessor, einen Krypto-Prozessor, einen Chipsatz, eine Antenne, eine Anzeige, einen Berührungsbildschirm, eine Berührungssteuerung, eine Batterie, einen Audio-Codec, einen Video-Codec, einen Leistungsverstärker, eine Vorrichtung eines globalen Positionierungssystems (GPS), einen Kompass, einen Beschleunigungsmesser, ein Gyroskop, einen Lautsprecher, eine Kamera und eine Massenspeichervorrichtung (wie etwa ein Festplattenlaufwerk, eine Kompaktplatte (CD), eine DVD (digital versatile disk) und so weiter). Eine beliebige der in Rechenvorrichtung 2100 enthaltenen Komponenten kann einen oder mehrere Stapel von Gruppe III-N Transistoren unter Verwendung der offenbarten Techniken gemäß einem Ausführungsbeispiel oder Stapel von Gruppe III-N Transistoren, die mit Silizium-CMOS-Transistorbauelementen integriert sind, umfassen. Bei einigen Ausführungsbeispielen können mehrere Funktionen in einem oder mehreren Chips integriert sein (z. B. wird angemerkt, dass der Kommunikationschip 2106 ein Teil von Prozessor 2104 oder auf eine andere Weise darin integriert sein kann).
  • Der Kommunikationschip 2106 ermöglicht eine drahtlose Kommunikation für die Übertragung von Daten zu und von der Rechenvorrichtung 2100. Der Begriff „drahtlos“ und seine Ableitungen können verwendet werden, um Schaltungen, Bauelemente, Systeme, Verfahren, Techniken, Kommunikationskanäle usw. zu beschreiben, die Daten durch die Verwendung modulierter, elektromagnetischer Strahlung durch ein nicht festes Medium kommunizieren können. Der Ausdruck impliziert nicht, dass die zugeordneten Bauelemente nicht irgendwelche Drähte enthalten, obwohl sie dies bei einigen Ausführungsbeispielen möglicherweise nicht tun. Der Kommunikationschip 2106 kann eines von einer Reihe von drahtlosen Standards oder Protokollen implementieren, umfassend, jedoch nicht beschränkt auf Wi-Fi (IEEE 802.11 Familie), WiMAX (IEEE 802.16 Familie), IEEE 802.20, Langzeitentwicklung (LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, Bluetooth, Abwandlungen davon sowie jegliche andere drahtlose Protokolle, die als 3G, 4G, 5G und darüber hinaus ausgelegt sind. Die Rechenvorrichtung 2100 kann eine Mehrzahl von Kommunikationschips 2106 umfassen. Zum Beispiel kann ein erster Kommunikationschip 2106 zweckgebunden sein für drahtlose Kommunikation mit kürzerem Bereich, wie beispielsweise Wi-Fi und Bluetooth, und ein zweiter Kommunikationschip 2106 kann zweckgebunden sein für drahtlose Kommunikation mit längerem Bereich, wie beispielsweise GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, und andere. Bei einigen Ausführungsbeispielen kann Kommunikationschip 2106 mit den Techniken und/oder Strukturen implementiert sein, die hierin in verschiedener Weise beschrieben werden, sodass der Kommunikationschip 2106 einen oder mehrere Stapel von Gruppe III-N Transistoren umfasst, die einen ersten Stapel 101 und einen zweiten Stapel 102 von Gruppe III-N Transistoren umfassen, die zum Beispiel eine gemeinsame Source teilen.
  • Der Prozessor 2104 der Rechenvorrichtung 2100 umfasst einen integrierten Schaltungsdie, der innerhalb des Prozessors 2104 untergebracht ist. Bei einigen Ausführungsbeispielen umfasst der integrierte Schaltungsdie des Prozessors eine eingebaute Schaltungsanordnung, die mit einer oder mehreren integrierten Schaltungsstrukturen oder -bauelementen implementiert ist, die unter Verwendung der offenbarten Techniken, wie hierin auf verschiedene Weise beschrieben wird, gebildet werden. Der Ausdruck „Prozessor“ kann sich auf jegliche Vorrichtung oder Abschnitt einer Vorrichtung beziehen, die zum Beispiel elektronische Daten aus Registern und/oder Speicher verarbeitet, um diese elektronischen Daten in andere elektronische Daten zu transformieren, die in Registern und/oder Speicher gespeichert werden können.
  • Der Kommunikationschip 2106 kann auch einen integrierten Schaltungsdie umfassen, der innerhalb des Kommunikationschips 2106 untergebracht ist. Gemäß einigen dieser Ausführungsbeispiele umfasst der integrierte Schaltungsdie des Kommunikationschips eine oder mehrere integrierte Schaltungsstrukturen oder -bauelemente auf, die unter Verwendung der offenbarten Techniken, wie hierin auf verschiedene Weise beschrieben wird, gebildet werden. Wie angesichts dieser Offenbarung verständlich ist, wird angemerkt, dass eine Multi-Standard-Drahtlosfähigkeit direkt in den Prozessor 2104 integriert werden kann (z. B. dort, wo eine Funktionalität von beliebigen Chips 2106 in Prozessor 2104 integriert wird, anstatt separate Kommunikationschips zu haben). Es wird ferner angemerkt, dass Prozessor 2104 ein Chipsatz mit diesen Drahtlosfähigkeiten sein kann. Kurz gesagt, kann eine Anzahl von Prozessor 2104 und Kommunikationschips 2106 verwendet werden. Gleichermaßen kann einer von einem Chip oder Chipsatz mehrere darin integrierte Funktionen aufweisen.
  • In verschiedenen Implementierungen kann die Rechenvorrichtung 2100 ein Laptop, ein Netbook, ein Notebook, ein Smartphone, ein Tablet, ein persönlicher digitaler Assistent (PDA), ein ultramobiler PC, ein Mobiltelefon, ein Desktop-Computer, ein Server, ein Drucker, ein Scanner, ein Monitor, eine Set-Top-Box, eine Unterhaltungs-Steuereinheit, eine digitale Kamera, ein tragbarer Musikspieler, ein digitaler Videorecorder oder eine beliebige andere elektronische Vorrichtung sein, die Daten verarbeitet oder eine oder mehrere integrierte Schaltungsstrukturen oder -bauelemente einsetzt, die unter Verwendung der offenbarten Techniken, wie hierin auf verschiedene Weise beschrieben wird, gebildet werden.
  • 22 stellt einen Interposer 2200 gemäß Ausführungsbeispielen der vorliegenden Erfindung dar. Der Interposer 2200 umfasst eines oder mehrere Ausführungsbeispiele der Erfindung. Der Interposer 2200 ist ein dazwischenliegendes Substrat, das verwendet wird, um ein erstes Substrat 2202 zu einem zweiten Substrat 2204 zu überbrücken. Das erste Substrat 2202 kann zum Beispiel ein integrierter Schaltungs-Die sein. Das zweite Substrat 2204 kann zum Beispiel ein Modul sein, umfassend einen Stapel aus Gruppe III-N Transistoren für einen RF-Schalter, ein Speichermodul, eine Computerhauptplatine oder einen anderen integrierter Schaltungs-Die. Im Allgemeinen kann der Zweck eines Interposers 2200 sein, eine Verbindung zu einem weiteren Abstand auszubreiten oder eine Verbindung zu einer unterschiedlichen Verbindung umzuleiten. Zum Beispiel kann ein Interposer 2200 einen integrierten Schaltungs-Die mit einem Kugelgitterarray- (BGA; ball grid array) 2206 koppeln, das nachfolgend mit dem zweiten Substrat 2204 gekoppelt werden kann. Bei einigen Ausführungsbeispielen sind das erste und zweite Substrat 2202/2204 an gegenüberliegende Seiten des Interposers 2200 angebracht. Bei anderen Ausführungsbeispielen sind das erste und zweite Substrat 2202/2204 an dieselbe Seite des Interposers 2200 angebracht. Und bei weiteren Ausführungsbeispielen sind drei oder mehr Substrate mithilfe des Interposers 2200 verbunden.
  • Der Interposer 2200 kann aus einem Epoxidharz, einem glasfaserverstärkten Epoxidharz, einem Keramikmaterial oder einem Polymermaterial gebildet sein, wie beispielsweise Polyimid. Bei weiteren Implementierungen kann der Interposer aus wechselnden starren oder flexiblen Materialien gebildet sein, die dieselben Materialien aufweisen, die oben zur Verwendung bei einem Halbleitersubstrat beschrieben wurden, wie beispielsweise Silizium, Germanium und andere Gruppe III-V und Gruppe IV Materialien.
  • Der Interposer kann Metall-Verbindungen 2208 und Vias 2200 umfassen, einschließlich aber nicht beschränkt auf Silizium-Durchkontaktierungen (TSV; through-silicon via) 2212. Der Interposer 2200 kann ferner eingebettete Bauelemente 2214 umfassen, umfassend sowohl passive als auch aktive Bauelemente. Solche Bauelemente umfassen, sind aber nicht beschränkt auf Kondensatoren, Entkopplungs-Kondensatoren, Widerstände, Induktoren, Sicherungen, Dioden, Transformatoren und Sensoren. Komplexere Bauelemente, wie Radiofrequenz- (RF) Bauelemente, RF-Schalter-Strukturen mit einem Stapel von Gruppe III-N Transistoren, wie eine gestapelte Gruppe III-N Transistor-Struktur 101, Leistungsverstärker, Leistungsmanagement-Bauelemente, Antennen, Arrays, Sensoren und MEMS-Bauelemente, können ebenso auf dem Interposer 2200 gebildet sein. Gemäß Ausführungsbeispielen der Erfindung können hierin offenbarte Vorrichtungen oder Verfahren bei der Herstellung des Interposers 2200 verwendet werden.
  • Somit umfassen Ausführungsbeispiele der vorliegenden Erfindung gestapelte Gruppe III-N Transistoren für einen RF-Schalter und ihre Verfahren zur Herstellung.
  • Beispiel 1: Ein Halbleiterbauelement, das eine Siliziumsäule umfasst, ist auf einem Substrat angeordnet. Die Siliziumsäule weist eine Seitenwand auf. Ein Gruppe III-Nitrid (N) Halbleitermaterial ist auf der Seitenwand der Siliziumsäule angeordnet. Das Gruppe III-N Halbleitermaterial weist eine Seitenwand, eine oberste Oberfläche und eine unterste Oberfläche auf. Eine dotierte Source-Struktur ist auf dem Gruppe III-N Halbleitermaterial angeordnet. Eine dotierte Drain-Struktur ist auf dem Gruppe III-N Halbleitermaterial angeordnet, wobei die dotierte Drain-Struktur von der dotierten Source-Struktur beabstandet ist. Eine erste Gatedielektrikumsschicht ist auf der Seitenwand des Gruppe III-N Halbleitermaterials angeordnet. Die erste Gatedielektrikumsschicht ist zwischen der dotierten Source-Struktur und der dotierten Drain-Struktur angeordnet. Eine erste resistive Gate-Elektrode ist auf der ersten Gatedielektrikumsschicht angeordnet. Eine zweite Gatedielektrikumsschicht ist auf dem Gruppe III-N Halbleitermaterial angeordnet, wobei die zweite Gatedielektrikumsschicht zwischen der dotierten Source-Struktur und der dotierten Drain-Struktur angeordnet und von der ersten Gatedielektrikumsschicht beabstandet ist. Eine zweite resistive Gate-Elektrode ist auf der zweiten Gatedielektrikumsschicht angeordnet. Eine Polarisationsladungs-induzierende Schicht ist auf der Seitenwand des Gruppe III-N Halbleitermaterials angeordnet. Die Polarisationsladungs-induzierende Schicht ist zwischen der dotierten Drain-Struktur und der ersten Gatedielektrikumsschicht angeordnet. Die Polarisationsladungs-induzierende ist zwischen der ersten Gatedielektrikumsschicht und der zweiten Gatedielektrikumsschicht angeordnet und die Polarisationsladungs-induzierende Schicht ist zwischen der zweiten Gatedielektrikumsschicht und der dotierten Source-Struktur angeordnet. Eine Source-Metallschicht ist unter und in Kontakt mit der dotierten Source-Struktur angeordnet.
  • Beispiel 2: Die Halbleiterstruktur gemäß Beispiel 1 umfasst eine erste Gate-Elektrode, die mit der ersten Gatedielektrikumsschicht in Kontakt ist und ferner einen ersten Widerstand umfasst, der eine Serpentinenform aufweist. Die zweite resistive Gate-Elektrode umfasst eine zweite Gate-Elektrode, die mit der zweiten Gatedielektrikumsschicht in Kontakt ist und einen zweiten Widerstand umfasst, der die Serpentinenform aufweist.
  • Beispiel 3: Die Halbleiterstruktur gemäß Beispiel 1, wobei das Gruppe III-N Halbleitermaterial Galliumnitrid (GaN) umfasst.
  • Beispiel 4: Die Halbleiterstruktur gemäß Beispiel 1, wobei die Polarisationsladungs-induzierende Schicht ein Gruppe III-N Halbleitermaterial umfasst, das Aluminium umfasst.
  • Beispiel 5: Die Halbleiterstruktur gemäß Beispiel 1 und Beispiel 3, wobei die dotierte Drain-Struktur auf einer obersten Oberfläche des Gruppe III-N Halbleitermaterials angeordnet ist und die dotierte Source-Struktur auf der Seitenwand des Gruppe III-N Halbleitermaterials angeordnet ist.
  • Beispiel 6: Die Halbleiterstruktur gemäß Beispiel 1 und Beispiel 3, wobei die Source-Metallschicht unter dem Gruppe III-N Halbleitermaterial angeordnet ist.
  • Beispiel 7: Die Halbleiterstruktur gemäß Beispiel 1 und Beispiel 5, wobei die dotierte Source-Struktur und die dotierte Drain-Struktur n-Typ-Verunreinigungsdotierstoffe umfassen.
  • Beispiel 8: Die Halbleiterstruktur gemäß Beispiel 1 und Beispiel 2, wobei die resistive Gate-Elektrode einen Widerstandswert von mindestens 50 Kohm aufweist.
  • Beispiel 9: Ein Halbleiterbauelement, das eine Siliziumsäule umfasst, ist auf einem Substrat angeordnet. Die Siliziumsäule weist eine erste Seitenwand und eine zweite Seitenwand gegenüber zu der ersten Seitenwand auf. Ein erstes Gruppe III-N Halbleitermaterial ist auf der ersten Seitenwand der Siliziumsäule angeordnet. Das erste Gruppe III-N Halbleitermaterial weist eine oberste Oberfläche, eine unterste Oberfläche, eine erste Seitenwand benachbart zu der ersten Seitenwand der Siliziumsäule und eine zweite Seitenwand gegenüber zu der ersten Seitenwand auf. Ein zweites Gruppe III-N Halbleitermaterial ist auf der zweiten Seitenwand der Siliziumsäule angeordnet. Das zweite Gruppe III-N Halbleitermaterial weist eine oberste Oberfläche, eine unterste Oberfläche, eine erste Seitenwand benachbart zu der zweiten Seitenwand der Siliziumsäule und eine zweite Seitenwand gegenüber zu der ersten Seitenwand auf. Eine erste dotierte Source-Struktur ist auf der zweiten Source-Struktur des ersten Gruppe III-N Halbleitermaterials angeordnet und eine zweite dotierte Source-Struktur ist auf der zweiten Seitenwand des zweiten Gruppe III-N Halbleitermaterials angeordnet. Eine erste dotierte Drain-Struktur ist auf der obersten Oberfläche des ersten Gruppe III-N Halbleitermaterials angeordnet und eine zweite dotierte Drain-Struktur ist auf der obersten Oberfläche des zweiten Gruppe III-N Halbleitermaterials angeordnet. Eine erste Polarisationsladungs-induzierende Schicht ist auf der zweiten Seitenwand des ersten Gruppe III-N Halbleitermaterials zwischen der ersten dotierten Drain-Struktur und der ersten dotierten Source-Struktur angeordnet. Eine zweite Polarisationsladungs-induzierende Schicht ist auf der zweiten Seitenwand des zweiten Gruppe III-N Halbleitermaterials zwischen der zweiten dotierten Drain-Struktur und der zweiten dotierten Source-Struktur angeordnet. Eine erste Gatedielektrikumsschicht und eine zweite Gatedielektrikumsschicht sind auf der zweiten Seitenwand des ersten Gruppe III-N Halbleitermaterials angeordnet. Die erste Gatedielektrikumsschicht und die zweite Gatedielektrikumsschicht sind durch die erste Polarisationsladungs-induzierende Schicht getrennt. Eine erste resistive Gate-Elektrode ist benachbart zu der ersten Gatedielektrikumsschicht angeordnet und eine zweite resistive Gate-Elektrode ist benachbart zu der zweiten Gatedielektrikumsschicht angeordnet. Eine dritte Gatedielektrikumsschicht und eine vierte Gatedielektrikumsschicht sind auf der zweiten Seitenwand des zweiten Gruppe III-N Halbleitermaterials angeordnet. Die dritte Gatedielektrikumsschicht und die vierte Gatedielektrikumsschicht sind durch die zweite Polarisationsladungs-induzierende Schicht getrennt. Eine dritte resistive Gate-Elektrode ist benachbart zu der dritten Gatedielektrikumsschicht angeordnet und eine vierte resistive Gate-Elektrode ist benachbart zu der vierten Gatedielektrikumsschicht angeordnet. Ein Source-Metall mit einem ersten Abschnitt ist unter dem ersten Gruppe III-N Halbleitermaterial angeordnet und einem zweiten Abschnitt unter dem zweiten Gruppe III-N Halbleitermaterial angeordnet. Ein erster Drain-Kontakt ist über der ersten dotierten Drain-Struktur angeordnet und ein zweiter Drain-Kontakt ist über der zweiten dotierten Drain-Struktur angeordnet.
  • Beispiel 10: Die Halbleiterstruktur gemäß Beispiel 9, wobei jede der resistiven Gate-Elektroden einen Gate-Elektrodenabschnitt, der in Kontakt mit der Gatedielektrikumsschicht ist, und ein serpentinenförmiges resistives Element umfasst, wobei der Gate-Elektrodenabschnitt und das serpentinenförmige resistive Element ferner benachbart sind.
  • Beispiel 11: Die Halbleiterstruktur gemäß Beispiel 9 und Beispiel 10, wobei jede der Mehrzahl von resistiven Gate-Elektroden miteinander elektrisch gekoppelt ist.
  • Beispiel 12: Die Halbleiterstruktur gemäß Beispiel 9, wobei das Gruppe III-N Halbleitermaterial Galliumnitrid (GaN) umfasst.
  • Beispiel 13: Die Halbleiterstruktur gemäß Beispiel 9, wobei die Polarisationsladungs-induzierende Schicht ein Gruppe III-N Halbleitermaterial umfasst, das Aluminium umfasst.
  • Beispiel 14: Die Halbleiterstruktur gemäß Beispiel 9, wobei die erste und zweite dotierte Source-Struktur und die erste und zweite dotierte Drain-Struktur n-Typ-Verunreinigungsdotierstoffe umfassen.
  • Beispiel 15: Die Halbleiterstruktur gemäß Beispiel 9 und Beispiel 10, wobei jede resistive Gate-Elektrode einen Widerstandswert aufweist, der mindestens 50 Kohm beträgt.
  • Beispiel 16: Die Halbleiterstruktur gemäß Beispiel 9, wobei der erste und zweite Abschnitt des Source-Metalls miteinander elektrisch gekoppelt sind.
  • Beispiel 17: Ein Verfahren zum Herstellen eines Halbleiterbauelements umfasst ein Bilden einer Source-Metallschicht über einem Substrat. Das Verfahren umfasst ein Bilden eines Materialschichtstapels umfassend eine Mehrzahl von abwechselnden Schichten aus Zwischenschichtdielektrikum (ILD) und Gate-Elektroden-Schicht über der Source-Metallschicht. Ein erster strukturierter Materialschichtstapel und ein zweiter strukturierter Materialschichtstapel sind über der Source-Metallschicht gebildet. Eine Gatedielektrikumsschicht ist auf den Seitenwänden des ersten und des zweiten strukturierten Materialschichtstapels gebildet. Das Verfahren umfasst ferner ein Bilden einer epitaxial gewachsenen Siliziumsäule auf dem Substrat in einer Region zwischen dem ersten und dem zweiten strukturierten Materialschichtstapel. Ein Gruppe III-N Halbleitermaterial wird in einer ersten Region zwischen der Siliziumsäule und dem ersten strukturierten Materialschichtstapel und in einer zweiten Region zwischen der Siliziumsäule und dem zweiten strukturierten Materialschichtstapel gebildet. Öffnungen werden in der Mehrzahl von ILD-Schichten benachbart zu der Gatedielektrikumsschicht in dem ersten und in dem zweiten strukturierten Materialschichtstapel gebildet. Abschnitte der Gatedielektrikumsschicht werden aus den Seitenwänden des Gruppe III-N Halbleitermaterials in jeder von der ersten und zweiten Region entfernt. Eine Mehrzahl von Abschnitten einer Polarisationsladungs-induzierenden Schicht werden auf den freiliegenden Seitenwänden des Gruppe III-N Halbleitermaterials in jeder von der ersten und zweiten Region gebildet. Eine dotierte Source-Struktur und eine dotierte Drain-Struktur werden auf dem Gruppe III-N Halbleitermaterial gebildet, das in der ersten Region und in der zweiten Region gebildet ist. Strukturen werden in dem ersten und zweiten strukturierten Materialschichtstapel gebildet, um einen ersten Stapel von resistiven Gate-Elektroden und einen zweiten Stapel von resistiven Gate-Elektroden zu bilden. Ein Drain-Kontakt wird auf der dotierten Drain-Struktur in jeder von der ersten und zweiten Region gebildet.
  • Beispiel 18: Das Verfahren gemäß Beispiel 17, wobei das Gruppe III-N Halbleitermaterial ein Bilden des Gruppe III-N Halbleitermaterials benachbart zu der Gatedielektrikumsschicht umfasst.
  • Beispiel 19: Das Verfahren gemäß Beispiel 17, wobei ein Entfernen von Abschnitten der Gatedielektrikumsschicht von den Seitenwänden des Gruppe III-N Halbleiters ein Lassen eines Abschnitts der Gatedielektrikumsschicht benachbart zu jeder von der Mehrzahl von Gate-Elektrodenschichten umfasst.
  • Beispiel 20: Das Verfahren gemäß Beispiel 17 und Beispiel 18, wobei die dotierte Source-Struktur auf der Seitenwand des Gruppe III-N Halbleitermaterials gebildet wird.
  • Beispiel 21: Das Verfahren gemäß Beispiel 17 und Beispiel 18, wobei die dotierte Drain-Struktur auf einer obersten Oberfläche des Gruppe III-N Halbleitermaterials gebildet wird.
  • Beispiel 22: Das Verfahren gemäß Beispiel 17 und Beispiel 18, wobei ein Bilden der Gatedielektrikumsschicht ein Bilden der Gatedielektrikumsschicht unter dem Gruppe III-N Halbleitermaterial umfasst.

Claims (22)

  1. Ein Halbleiterbauelement, umfassend: eine Siliziumsäule, die auf einem Substrat angeordnet ist, wobei die Siliziumsäule eine Seitenwand aufweist; ein Gruppe III-Nitrid (N) Halbleitermaterial, das auf der Seitenwand der Siliziumsäule angeordnet ist, wobei das Gruppe III-N Halbleitermaterial eine Seitenwand, eine oberste Oberfläche und eine unterste Oberfläche aufweist; eine dotierte Source-Struktur, die auf dem Gruppe III-N Halbleitermaterial angeordnet ist; eine dotierte Drain-Struktur, die auf dem Gruppe III-N Halbleitermaterial angeordnet ist, wobei die dotierte Drain-Struktur von der dotierten Source-Struktur beabstandet ist; eine erste Gatedielektrikumsschicht, die auf der Seitenwand des Gruppe III-N Halbleitermaterials angeordnet ist, wobei die erste Gatedielektrikumsschicht zwischen der dotierten Source-Struktur und der dotierten Drain-Struktur ist; eine erste resistive Gate-Elektrode, die auf der ersten Gatedielektrikumsschicht angeordnet ist; eine zweite Gatedielektrikumsschicht, die auf dem Gruppe III-N Halbleitermaterial angeordnet ist, wobei die zweite Gatedielektrikumsschicht zwischen der dotierten Source-Struktur und der dotierten Drain-Struktur und beabstandet von der ersten Gatedielektrikumsschicht ist; eine zweite resistive Gate-Elektrode, die auf der zweiten Gatedielektrikumsschicht angeordnet ist; eine Polarisationsladungs-induzierende Schicht, die auf der Seitenwand des Gruppe III-N Halbleitermaterials angeordnet ist, wobei die Polarisationsladungs-induzierende Schicht zwischen der dotierten Drain-Struktur und der ersten Gatedielektrikumsschicht, die Polarisationsladungs-induzierende Schicht zwischen der ersten Gatedielektrikumsschicht und der zweiten Gatedielektrikumsschicht und die Polarisationsladungs-induzierende Schicht zwischen der zweiten Gatedielektrikumsschicht und der dotierten Source-Struktur angeordnet ist; und eine Source-Metallschicht, die unter und in Kontakt mit der dotierten Source-Struktur angeordnet ist.
  2. Das Halbleiterbauelement gemäß Anspruch 1, wobei die erste resistive Gate-Elektrode eine erste Gate-Elektrode umfasst, die in Kontakt mit der ersten Gatedielektrikumsschicht ist und einen ersten Widerstand umfasst, der eine Serpentinenform aufweist, und wobei die zweite resistive Gate-Elektrode eine zweite Gate-Elektrode umfasst, die in Kontakt mit der zweiten Gatedielektrikumsschicht ist und einen zweiten Widerstand umfasst, der die Serpentinenform aufweist.
  3. Das Halbleiterbauelement gemäß Anspruch 1, wobei das Gruppe III-N Halbleitermaterial Galliumnitrid (GaN) umfasst.
  4. Das Halbleiterbauelement gemäß Anspruch 1, wobei die Polarisationsladungs-induzierende Schicht ein Gruppe III-N Halbleitermaterial umfasst, das Aluminium umfasst.
  5. Das Halbleiterbauelement gemäß Anspruch 1, wobei die dotierte Drain-Struktur auf einer obersten Oberfläche des Gruppe III-N Halbleitermaterials angeordnet ist und die dotierte Source-Struktur auf der Seitenwand des Gruppe III-N Halbleitermaterials angeordnet ist.
  6. Das Halbleiterbauelement gemäß Anspruch 1, wobei die Source-Metallschicht unter dem Gruppe III-N Halbleitermaterial ist.
  7. Das Halbleiterbauelement gemäß Anspruch 1, wobei die dotierte Source-Struktur und die dotierte Drain-Struktur n-Typ-Verunreinigungsdotierstoffe umfassen.
  8. Das Halbleiterbauelement gemäß Anspruch 1, wobei die resistive Gate-Elektrode einen Widerstandswert von zumindest 50 Kohm aufweist.
  9. Ein Halbleiterbauelement, umfassend: eine Siliziumsäule, die auf einem Substrat angeordnet ist, wobei die Siliziumsäule eine erste Seitenwand und eine zweite Seitenwand gegenüber zu der ersten Seitenwand aufweist; ein erstes Gruppe III-N Halbleitermaterial, das auf der ersten Seitenwand der Siliziumsäule angeordnet ist, wobei das erste Gruppe III-N Halbleitermaterial eine oberste Oberfläche, eine unterste Oberfläche, eine erste Seitenwand benachbart zur ersten Seitenwand der Siliziumsäule und eine zweite Seitenwand gegenüber zu der ersten Seitenwand aufweist; ein zweites Gruppe III-N Halbleitermaterial, das auf der zweiten Seitenwand der Siliziumsäule angeordnet ist, wobei das zweite Gruppe III-N Halbleitermaterial eine oberste Oberfläche, eine unterste Oberfläche, eine erste Seitenwand benachbart zu der zweiten Seitenwand der Siliziumsäule und eine zweite Seitenwand gegenüber der ersten Seitenwand aufweist; eine erste dotierte Source-Struktur, die auf der zweiten Seitenwand des ersten Gruppe III-N Halbleitermaterials angeordnet ist, und eine zweite dotierte Source-Struktur, die auf der zweiten Seitenwand des zweiten Gruppe III-N Halbleitermaterials angeordnet ist; eine erste dotierte Drain-Struktur, die auf der obersten Oberfläche des ersten Gruppe III-N Halbleitermaterials angeordnet ist und eine zweite dotierte Drain-Struktur, die auf der obersten Oberfläche des zweiten Gruppe III-N Halbleitermaterials angeordnet ist; eine erste Polarisationsladungs-induzierende Schicht, die auf der zweiten Seitenwand des ersten Gruppe III-N Halbleitermaterials zwischen der ersten dotierten Drain-Struktur und der ersten dotierten Source-Struktur angeordnet ist; eine zweite Polarisationsladungs-induzierende Schicht, die auf der zweiten Seitenwand des zweiten Gruppe III-N Halbleitermaterials zwischen der zweiten dotierten Drain-Struktur und der zweiten dotierten Source-Struktur angeordnet ist; eine erste Gatedielektrikumsschicht und eine zweite Gatedielektrikumsschicht, die auf der zweiten Seitenwand des ersten Gruppe III-N Halbleitermaterials angeordnet sind; wobei die erste Gatedielektrikumsschicht und die zweite Gatedielektrikumsschicht durch die erste Polarisationsladungs-induzierende Schicht getrennt sind; eine erste resistive Gate-Elektrode, die benachbart zu der ersten Gatedielektrikumsschicht angeordnet ist, und eine zweite resistive Gate-Elektrode, die benachbart zu der zweiten Gatedielektrikumsschicht angeordnet ist; eine dritte Gatedielektrikumsschicht und eine vierte Gatedielektrikumsschicht, die auf der zweiten Seitenwand des zweiten Gruppe III-N Halbleitermaterials angeordnet sind; wobei die dritte Gatedielektrikumsschicht und die vierte Gatedielektrikumsschicht durch die zweite Polarisationsladungs-induzierende Schicht getrennt sind; eine dritte resistive Gate-Elektrode, die benachbart zu der dritten Gatedielektrikumsschicht angeordnet ist, und eine vierte Gate-Elektrode, die benachbart zu der vierten Gatedielektrikumsschicht angeordnet ist; ein Source-Metall mit einem ersten Abschnitt, der unter dem ersten Gruppe III-N Halbleitermaterial angeordnet ist, und einem zweiten Abschnitt, der unter dem zweiten Gruppe III-N Halbleitermaterial angeordnet ist; und einen ersten Drain-Kontakt, der über der ersten dotierten Drain-Struktur angeordnet ist, und einen zweiten Drain-Kontakt, der über der zweiten dotierten Drain-Struktur angeordnet ist.
  10. Das Halbleiterbauelement gemäß Anspruch 9, wobei jede der resistiven Gate-Elektroden einen Gate-Elektrodenabschnitt, der in Kontakt mit der Gatedielektrikumsschicht ist, und ein serpentinenförmiges resistives Element umfasst, wobei der Gate-Elektrodenabschnitt und das serpentinenförmige resistive Element ferner benachbart sind.
  11. Das Halbleiterbauelement gemäß Anspruch 9, wobei alle der Mehrzahl von resistiven Gate-Elektroden elektrisch miteinander gekoppelt sind.
  12. Das Halbleiterbauelement gemäß Anspruch 9, wobei das Gruppe III-N Halbleitermaterial Galliumnitrid (GaN) umfasst.
  13. Das Halbleiterbauelement gemäß Anspruch 9, wobei die Polarisationsladungs-induzierende Schicht ein Gruppe III-N Halbleitermaterial umfasst, das Aluminium umfasst.
  14. Das Halbleiterbauelement gemäß Anspruch 9, wobei die erste und zweite dotierte Source-Struktur und die erste und zweite dotierte Drain-Struktur n-Typ-Verunreinigungsdotierstoffe umfassen.
  15. Das Halbleiterbauelement gemäß Anspruch 9, wobei jede resistive Gate-Elektrode einen Widerstandswert von zumindest 50 Kohm aufweist.
  16. Das Halbleiterbauelement gemäß Anspruch 9, wobei der erste und zweite Abschnitt des Source-Metalls elektrisch miteinander gekoppelt sind.
  17. Ein Verfahren zum Herstellen eines Halbleiterbauelements, das Verfahren umfassend: Bilden einer Source-Metallschicht über einem Substrat; Bilden eines Materialschichtstapels umfassend eine Mehrzahl von abwechselnden Schichten aus Zwischenschichtdielektrikum (ILD) und Gate-Elektroden-Schicht über der Source-Metallschicht; Bilden eines ersten strukturierten Materialschichtstapels und eines zweiten strukturierten Materialschichtstapels über der Source-Metallschicht; Bilden einer Gatedielektrikumsschicht auf den Seitenwänden des ersten und des zweiten strukturierten Materialschichtstapels; Bilden einer epitaxial gewachsenen Siliziumsäule auf dem Substrat in einer Region zwischen dem ersten und dem zweiten strukturierten Materialschichtstapel; Bilden eines Gruppe III-N Halbleitermaterials in einer ersten Region zwischen der Siliziumsäule und dem ersten strukturierten Materialschichtstapel und in einer zweiten Region zwischen der Siliziumsäule und dem zweiten strukturierten Materialschichtstapel; Bilden von Öffnungen in der Mehrzahl von ILD-Schichten benachbart zu der Gatedielektrikumsschicht in dem ersten und dem zweiten strukturierten Materialschichtstapel; Entfernen von Abschnitten der Gatedielektrikumsschicht von den Seitenwänden des Gruppe III-N Halbleitermaterials in jeder der ersten und zweiten Region; Bilden einer Mehrzahl von Abschnitten einer Polarisationsladungs-induzierenden Schicht auf den freiliegenden Seitenwänden des Gruppe III-N Halbleitermaterials in jeder der ersten und zweiten Region; Bilden einer dotierten Source-Struktur und einer dotierten Drain-Struktur auf dem Gruppe III-N Halbleitermaterial, das in der ersten und in der zweiten Region gebildet ist; Bilden von Strukturen in dem ersten und zweiten strukturierten Materialschichtstapel, um einen ersten Stapel von resistiven Gate-Elektroden und einen zweiten Stapel von resistiven Gate-Elektroden zu erzeugen; und Bilden eines Drain-Kontakts auf der dotierten Drain-Struktur in jeder der ersten und zweiten Region.
  18. Das Verfahren gemäß Anspruch 17, wobei das Bilden des Gruppe III-N Halbleitermaterials das Bilden des Gruppe III-N Halbleitermaterials benachbart zu der Gatedielektrikumsschicht umfasst.
  19. Das Verfahren gemäß Anspruch 17, wobei das Entfernen von Abschnitten der Gatedielektrikumsschicht von den Seitenwänden des Gruppe III-N Halbleitermaterials das Lassen eines Abschnitts der Gatedielektrikumsschicht benachbart zu jeder der Mehrzahl von Gate-Elektrodenschichten umfasst.
  20. Das Verfahren gemäß Anspruch 17, wobei die dotierte Source-Struktur an der Seitenwand des Gruppe III-N Halbleitermaterials gebildet wird.
  21. Das Verfahren gemäß Anspruch 17, wobei die dotierte Drain-Struktur auf einer obersten Oberfläche des Gruppe III-N Halbleitermaterials gebildet wird.
  22. Das Verfahren gemäß Anspruch 17, wobei das Bilden der Gatedielektrikumsschicht das Bilden der Gatedielektrikumsschicht unter dem Gruppe III-N Halbleitermaterial umfasst.
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