CN110024130A - 用于rf开关的堆叠的iii族氮化物晶体管及制造方法 - Google Patents

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Abstract

半导体器件包括设置在衬底上的硅柱，硅柱具有侧壁。III族‑N半导体材料设置在硅柱的侧壁上。III族‑N半导体材料具有侧壁。掺杂源极结构和掺杂漏极结构设置在III族‑N半导体材料上。极化电荷感生层设置在III族‑N半导体材料的在掺杂的漏极结构和掺杂的源极结构之间的侧壁上。栅极电介质层的多个部分设置在III族‑N半导体材料的侧壁上和极化电荷感生层之间。由层间电介质层隔开的多个电阻栅极电极与栅极电介质层的多个部分中的每一个相邻设置。源极金属层设置在掺杂源极结构下方并与之接触。

Description

用于RF开关的堆叠的III族氮化物晶体管及制造方法
技术领域
本发明的实施例总体涉及微电子器件及其制造方法，并且更具体地涉及用于RF开关的III族-N晶体管的堆叠体的形成。
背景技术
在无线通信和功率管理的领域中，可以使用固态器件来实现各种组件。例如，在射频(RF)通信中，RF前端是用于天线和数字基带系统之间的电路系统的通用术语。这种RF前端组件可以包括RF开关。部分由于他们的大带隙和高迁移率，氮化镓(GaN)和其他III族氮化物(N)半导体材料适用于用于诸如高频和高功率开关的应用的集成电路，但可能存在缩放带来的挑战。产生这种集成电路的可靠制造工艺可能需要以克服面积限制的方式来形成RF开关。克服缩放的一种方法是通过堆叠由III族-N半导体材料制成的多个晶体管来形成RF开关。
附图说明
图1示出了在衬底上方形成的III族-N晶体管的第一堆叠体和第二堆叠体的横截面视图、平面视图和成角度视图。
图2-18示出了表示根据本发明实施例的制造用于RF开关的III族-N晶体管的第一堆叠体和第二堆叠体的方法中的各种操作的横截面视图和平面视图。
图2示出了多层堆叠体的形成，该多层堆叠体包括在衬底上方的电介质层上形成的ILD(层间电介质)和栅极电极材料的交替层。
图3示出了在形成第一和第二图案化多层堆叠体以暴露下面的源极金属层之后的图2的结构。
图4示出了在源极金属层的表面上以及在第一和第二图案化多层堆叠体的侧壁上和最上表面上形成栅极电介质层之后的图3的结构。
图5示出了在第一和第二图案化多层堆叠体之间的区域中形成第二电介质层之后的图4的结构。
图6示出了在第二电介质层、栅极电介质层、源极金属层和绝缘体层中形成沟槽以暴露下面的衬底之后的图5的结构。
图7示出了从衬底起在沟槽中生长外延硅之后的图6的结构。
图8示出了在去除暴露外延生长的硅的垂直侧壁的第二电介质层之后的图7的结构。
图9示出了在外延生长的硅的垂直侧壁上生长III族-N半导体材料之后的图8的结构。
图10示出了在平面化III族-N半导体材料和硅柱并使III族-N半导体材料凹陷的工艺之后的图9的结构。
图11示出了在从材料层堆叠体中的每一个ILD层去除与栅极电介质层相邻的ILD层的部分之后的图10的结构。
图12示出了在从III族-N半导体材料的垂直侧壁的部分去除栅极电介质层之后的图11的结构。
图13示出了在III族-N半导体材料的暴露表面上形成极化电荷感生层之后的图12的结构。
图14示出了在极化电荷感生层的侧壁和最上表面上以及在最顶部ILD层的侧壁和最上表面上形成高K电介质层之后的图13的结构。
图15示出了在从III族-N半导体材料的最上表面去除极化电荷感生层和在第一电介质层的部分中形成凹陷之后的图14的结构。
图16示出了在III族-N半导体材料的暴露表面上形成漏极和源极结构之后的图15的结构。
图17示出了在第一和第二多层堆叠体中形成多个电阻栅极电极之后的图16的结构。
图18示出了在形成漏极、栅极和源极接触部之后的图17的结构。
图19示出了具有两个串联连接的晶体管的电路布局，其中每一个晶体管具有连接到电阻器的栅极。
图20是根据本发明实施例的包括移动计算平台的III族-N晶体管的堆叠体的III族-N SoC的功能框图。
图21示出了根据本发明实施例的计算设备。
图22示出了根据本发明实施例的插入件。
具体实施方式
描述了用于逻辑、片上系统(SoC)、射频(RF)组件和存储器应用的堆叠的III族-N晶体管及其制造方法。在以下描述中，阐述了许多具体细节，诸如新颖的结构方案和详细的制造方法，以便提供对本发明的实施例的透彻理解。对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践本发明的实施例。在其他情况下，较不详细地描述了众所周知的特征，诸如与III族-N晶体管相关联的操作，以免不必要地模糊本发明的实施例。此外，应理解，图中所示的各种实施例是说明性表示，并且不一定按比例绘制。
如本文所使用的术语“在…之上”、“在…之下”、“在…之间”和“在…上”是指一种材料层相对于其他层的相对位置。这样，例如，设置在另一层之上或之下的一层可以直接与另一层接触，或者可以具有一个或多个居间层。此外，设置在两层之间的一层可以直接与两层接触，或者可以具有一个或多个居间层。相反，第二层“上”的第一层与该第二层直接接触。
RF开关用于RF前端电路中以帮助在天线、RF滤波器、RF功率放大器和RF低噪声放大器之间发送RF信号。虽然RF开关可以使用平面晶体管(每一个晶体管连接到电阻器元件来)制造，但最终产品的范围可能受限，制造技术可能很麻烦并且器件可以从不断缩小的芯片区域占据宝贵的空间(real estate)。平面半导体器件中的RF开关电路占据晶片表面的相对大的区域，其中典型的晶体管宽度以毫米计并且连接电阻器占据额外的平方毫米面积。因此，在半导体器件尺寸继续缩小的情况下，期望在相同的空间覆盖区中制造更大数量的这种半导体RF开关的创新技术。在为前端电路应用产生高质量RF开关的同时实现缩放的一种方式可以是从垂直堆叠式III族-N晶体管形成RF开关。对于RF开关应用，每一个III族-N晶体管具有栅极，该栅极还需要通过大小为50千欧至100千欧的电阻器与栅极接触部隔离。此外，RF开关结构中的堆叠式III族-N晶体管和电阻器组合串联连接，使得每一个晶体管用作RF分压器。在这方面，堆叠式III族-N晶体管的每一个栅极同时通电以用作分压器。可以共同制造多个III族-N晶体管和电阻器(一个堆叠在另一个之上，在它们之间具有隔离层)的集成方案是非常期望的。
本发明的实施例是一种半导体器件，其具有多个具有电阻栅极电极的III族-N晶体管的堆叠体。在实施例中，半导体器件包括设置在衬底上的硅柱。III族-N半导体材料设置在硅柱的侧壁上。掺杂源极结构和掺杂漏极结构设置在III族-N半导体材料上并且彼此间隔开。沿着III族-N半导体材料的侧面，在掺杂源极结构和掺杂漏极结构之间形成第一和第二栅极电介质和电阻栅极电极对。极化电荷感生层设置在掺杂漏极结构与第一栅极电介质和电阻栅极电极对之间，在第一和第二栅极电介质与电阻栅极电极对之间，以及第二栅极电介质和电阻栅极电极对与掺杂源极结构之间。每一个电阻栅极电极包括在对应的栅极电介质上的栅极电极，和蛇形形状的电阻器。当第一和第二电阻栅极电极接通时，掺杂源极结构和掺杂漏极结构之间的电压在分别包括第一和第二电阻栅极电极的第一和第二晶体管之间分配。在一个这样的实施例中，在掺杂源极结构和掺杂漏极结构之间包括附加的电阻栅极电极，以进一步分压电压。通过以垂直布置堆叠具有电阻栅极电极的III族-N晶体管，可以在减小的管芯区域中创建高电压开关，使得能够与基于硅的CMOS逻辑集成。
在另一实施例中，第二多个具有电阻栅极电极的III族-N晶体管堆叠体对称地设置在硅柱的另一个侧壁上。在实施例中，多个具有电阻栅极电极的III族-N晶体管堆叠体，诸如对称布置的第一和第二多个具有电阻栅极电极的III族-N晶体管堆叠体，被耦合在一起以增大由多个具有电阻栅极电极的III族-N晶体管堆叠体制造的开关的电流容量。
图1示出了根据本发明的实施例的半导体器件100的横截面视图、俯视图和成角度视图。沿A-A'方向的垂直切口示出了图1中的横截面示例，且沿着虚线B-B'的横向切口指示图1中的平面视图B～B'。
在实施例中，半导体器件100包括形成在衬底103(诸如硅衬底)上方的III族-N晶体管的第一堆叠体101。在实施例中，III族-N晶体管的第一堆叠体101包括设置在衬底103上的硅柱104。硅柱104具有第一侧壁104A和与第一侧壁104A相对的第二侧壁104B。第一III族-N半导体材料106设置在硅柱104的第一侧壁104A上。在实施例中，第一III族-N半导体材料106具有最上表面106A、最下表面106B、与硅柱104的第一侧壁104A相邻的第一侧壁106C以及与第一侧壁106C相对的第二侧壁106D。第一掺杂漏极结构108设置在第一III族-N半导体材料106的最上表面106A上。第一掺杂源极结构110设置在第一III族-N半导体材料106的第二侧壁106D上，并且在开口111中。第一极化电荷感生层112设置在第一III族-N半导体材料106的第二侧壁106D上，并且在第一掺杂漏极结构108和第一掺杂源极结构110之间。第一栅极电介质层114A和第二栅极电介质层114B设置在第一III族-N半导体材料106的第二侧壁106D上。第一栅极电介质层114A和第二栅极电介质层114B由第一极化电荷感生层112隔开。第一电阻栅极电极116与第一栅极电介质层114A相邻设置，且第二电阻栅极电极117与第二栅极电介质层114B相邻设置。源极金属108设置在第一III族-N半导体材料106下方且在隔离层120上方。第一漏极接触部122设置在第一掺杂漏极结构108上。第一栅极接触部126设置为分别与第一和第二电阻栅极电极116和117相邻并且电接触，并在电介质层127上方。层间电介质(ILD)材料124设置在电介质层127上方，分别的第一和第二电阻栅极电极层116和117之间，以及第一电阻栅极电极116上方。
在实施例中，半导体器件100包括III族-N晶体管的第二堆叠体102。III族-N晶体管的第二堆叠体102围绕虚垂直线128(在硅柱104的中间)与III族-N晶体管的第一堆叠体101成镜像(mirror)。在实施例中，III族-N晶体管的第二堆叠体102包括设置在硅柱104的第二侧壁104B上的第二III族-N半导体材料136。在实施例中，第二III族-N半导体材料136具有最上表面136A、最下表面136B、与硅柱104的第二侧壁104B相邻的第一侧壁136C和与第一侧壁136C相对的第二侧壁136D。第二掺杂漏极结构138设置在第二III族-N半导体材料136的最上表面136A上。第二掺杂源极结构140设置在第二III族-N半导体材料136的第二侧壁136D上，且在开口141中。第二极化电荷感生层142设置在第二III族-N半导体材料136的第二侧壁136D上，且在第二掺杂漏极结构138和第二掺杂源极结构140之间。第三栅极电介质层144A和第四栅极电介质层144B设置在第二III族-N半导体材料136的第二侧壁136D上。第一栅极电介质层144A和第二栅极电介质层144B由第二极化电荷感生层142隔开。第三电阻栅极电极146与第三栅极电介质层144A相邻设置，且第四电阻栅极147与第四栅极电介质层144B相邻设置。源极金属118设置在第二III族-N半导体材料136下方且在隔离层120上方。第二漏极接触部152设置在层间电介质(ILD)材料124中的第二掺杂漏极结构138上方。第二栅极接触部156设置成分别与第三和第四电阻栅极电极146和147相邻和电接触并且在电介质层127上方。层间电介质(ILD)材料124设置在第四电阻栅极电极147下方，分别在第三和第四电阻栅极电极146和147之间，以及在第三电阻栅极电极146上方。
在实施例中，第一极化电荷感生层112在第一III族-N半导体材料106的侧壁106C中引入极化差异，从而在第一III族-N半导体材料106中产生称为二维电子气的电荷导电片(2DEG-由虚线119表示)。2DEG存在于第一掺杂漏极结构108和第一栅极电介质层114A之间，第一栅极电介质层114A和第二栅极电介质层114B之间，以及第二栅极电介质层114B和掺杂源极结构110之间。在与第一栅极电介质层114A或第二栅极电介质层114B相邻的第一III族-N半导体材料106中没有2DEG。
当分别在第一和第二电阻栅极电极116和117上同时施加大于或等于阈值电压VT的正偏置电压时，在与相应的第一和第二栅极电介质层114A和11B相邻的III族-N半导体材料116中形成沟道。沟道的形成使得电流能够在第一掺杂源极结构110和第一掺杂漏极结构108之间流动。
应理解，当晶体管偏置于低于阈值电压时，III族-N晶体管的第一堆叠体101用作分压器。当在掺杂漏极结构108和掺杂源极结构110之间施加偏置电压VDS时，电压VDS分别在第一和第二栅极电极116和117之间划分。在实施例中，第一栅极电极116和第二栅极电极117上的电压降的量分别取决于第一和第二栅极电极116和117的栅极长度Lg。在实施例中，第一和第二栅极电极的栅极长度Lg相等。在替代实施例中，第一和第二栅极电极的栅极长度Lg不相等。在一个这样的实施例中，分别在第一和第二栅极电极116和117之间发生成比例地相等的量的电压降。取决于实施例，III族-N晶体管的第一堆叠体101中的电阻栅极电极的数量可以在2-14的范围内。在实施例中，通过增大堆叠式III族-N晶体管101中的电阻栅极电极的数量，可以在掺杂漏极结构108和掺杂源极结构110之间施加更较电压VDS。
图1的平面视图指的是沿图1的横截面示例A-A'中的虚线B-B'的切口。在实施例中，第一电阻栅极电极116包括与第一栅极电介质层114A接触的第一栅极电极116A(在虚线121A内)和与第一栅极电极116A毗邻的第一电阻元件116B(在虚线121B内)。第一电阻元件116B位于第一栅极电极116A和第一栅极接触部126之间。第一电阻元件116B使得第一栅极电极116A能够通过电阻元件与第一栅极接触部126隔离。在实施例中，电阻元件具有至少50千欧的电阻，并且在一个实施例中，在50千欧至200千欧之间。在一个实施例中，第一电阻元件116B具有蛇形形状，如所描绘的。类似地，在实施例中，第二电阻栅极电极117包括与第二栅极电介质层114B接触的第二栅极电极117A和与第二栅极电极117A毗邻的第二电阻元件117B。
参考图1B-B'，在实施例中，第三电阻栅极电极146包括与第三栅极电介质层144A接触的第三栅极电极146A(在虚线123A内)和与第三栅极电极146A毗邻的第三电阻元件146B(在虚线123B内)。在实施例中，第四电阻栅极电极147包括第四电阻元件147B(平面视图未示出)和与第四栅极电介质层144B接触的第四栅极电极147A。
在实施例中，III族-N晶体管的第一堆叠体101和第二堆叠体102具有相等数量的电阻栅极电极，如图1所示。在其他实施例中，III族-N晶体管的第一堆叠体101和第二堆叠体102具有不相等数量的电阻栅极电极。再次参考图1(成角度视图)，第一和第二电阻栅极电极116和117的栅极电极和蛇形形状的电阻器分别由ILD层124的部分的剥离突出显示。
在实施例中，分别的第一、第二、第三或第四电阻元件116B、117B、146B或147B中的每一个具有至少50千欧的电阻，并且在一个实施例中，在50千欧至200千欧之间。再次参照图1(B-B')中的平面视图，在实施例中，第一电阻元件116B中的匝(turn)数影响第一电阻元件116B的总电阻——匝数越大，则总电阻越大。也就是说，通过增加第一电阻元件116B中每单位面积的匝数，可以增大总电阻。为此，通过使匝数加倍，第一电阻元件116B的电阻可以增大至大致两倍。在不同的实施例中，通过增加电阻元件116B的每单位面积的匝数，也可以增大总电阻。
在实施例中，III族-N晶体管的第一堆叠体101中的第一电阻元件116B和117B中的匝数分别与III族-N晶体管的第二堆叠体102中的第三和第四蛇形形状的电阻器146B和147B中的匝数相同。在另一实施例中，第一和第二电阻元件116B和117B中的分别的匝数小于第三和第四蛇形形状的电阻器146B和147B中的分别的匝数。然而，应当理解，在实施例中，第一电阻元件116B和第二电阻元件117B分别具有彼此大致相等的电阻。类似地，在实施例中，第三和第四电阻元件146B和147B分别具有彼此大致相等的电阻。四个都一样
在实施例中，第一电阻栅极电极116远离第一掺杂漏极结构108一距离LGD，表示为栅极到漏极间隔距离。第二栅极电极117与第一源结构110隔开距离LGS，表示为栅极到源极间隔距离。在实施例中，距离LGD和LGS具有相等的长度。在其他实施例中，距离LGS小于距离LGD，如图1所示。距离LGD影响第一电阻栅极电极116与第一掺杂漏极结构108之间的击穿电压VBD。在实施例中，至少100nm的LGD使得III族-N晶体管的第一堆叠体101具有大于8V的击穿电压。由于对称缘由，可以对分别的第三和第四栅极电阻栅极电极146和147之间以及分别的第二掺杂漏极结构138和第二掺杂源极结构140之间的相对间隔进行类似的分析。
在实施例中，高K电介质层160设置在第一电阻栅极电极116和第二电阻栅极电极117之间的横向开口161中以及在第二电阻栅极电极117下方的横向开口162中。在实施例中，高K电介质层160也设置在第三电阻栅极电极146和第四电阻栅极电极147之间的横向开口163中以及第四电阻栅极电极147下方的横向开口164中。在实施例中，高K电介质层160具有与第一和第二极化电荷感应层112和114相邻的部分。
在实施例中，源极金属层118在III族-N晶体管的第一堆叠体101和III族-N晶体管的第二堆叠体102之间是连续的。在一个这样的实施例中，III族-N晶体管的第一堆叠体101和III族-N晶体管的第二堆叠体102在源极和漏极处电耦合。在实施例中，源极金属层118不是连续层，并且III族-N晶体管的第一堆叠体101可以独立于III族-N晶体管的第二堆叠体102操作。在实施例中，III族-N晶体管的第一堆叠体101和第二堆叠体102可以在源极、漏极和栅极处电耦合以形成具有较大电流容量的器件。
在实施例中，第五栅极电介质层115的部分设置在源极金属层118上方并且在第一III族-N半导体材料106下方和第二III族-N半导体材料136下方。在实施例中，第五栅极电介质层115的第一部分在第一掺杂源极结构110与硅柱104的侧壁104A之间延伸，且第二部分在第二掺杂源极结构140与硅柱104的第二侧壁104B之间延伸。
参考图1，在实施例中，第一、第二、第三和第四电阻栅极电极116、117、146和147分别包括诸如钨的金属或诸如TiN或TaN的金属合金。在实施例中，第一、第二、第三和第四电阻栅极电极116、117、146和147分别具有在30-250nm范围中的厚度。
在实施例中，第一、第二、第三和第四和第五栅极电介质层114A、114B、134A、134B和115分别包括栅极电介质材料，诸如但不限于SiO2、SiON、AiN、AION。在实施例中，第一、第二、第三和第四和第五栅极电介质层114A、114B、134A、134B和115分别具有在3nm-10nm的范围中的厚度。
在实施例中，第一III族-N半导体材料106是GaN层。在一个这样的实施例中，III族-N半导体材料106具有相对高的载流子迁移率(大于500cm2V-1)。在一个这样的实施例中，III族-N半导体材料106是基本上未掺杂的III族-N半导体材料(即，O2杂质浓度被最小化)以使杂质散射最小化。在其他实施例中，III族-N半导体材料106包括GaN的一种或多种三元合金(诸如AlGaN、AlInN)，或包括至少一种III族元素和氮的GaN的四元合金(诸如InxAlyGa1-x-yN)，其中x的范围为0.01-0.1，y的范围为0.01-0.1。在实施例中，III族-N半导体材料106具有在100nm-5μm的范围中的材料厚度。在实施例中，第二III族-N半导体材料136是具有与第一III族-N半导体材料106的材料和厚度基本类似的特性和厚度的材料。
再次参照图1，在实施例中，第一极化电荷感生层112包括极化差异感生材料，诸如但不限于AlzGa1-zN、AlwIn1-wN或ΑlΝ，其中Z的范围为0.2-0.3，而W的范围为0.7-0.85。在实施例中，第一极化电荷感生层112的厚度大于感生足够的极化差异以在III族-N半导体材料106的最上部分中产生2DEG效应所需的最小厚度。在一个这样的实施例中，第一极化电荷感生层112的厚度大致在3-20nm的范围中。在实施例中，第一极化电荷感生层112是AlGaN，而III族-N半导体材料106是GaN。在一个这样的实施例中，AlGaN极化电荷感生层112的厚度大致在3nm-5nm的范围中。在实施例中第二极化电荷感生层142是具有与第一极化电荷感生层112的材料和厚度基本类似的特性和厚度的材料。，
在实施例中，第一掺杂漏极结构108和第二掺杂漏极结构138包括III族-N半导体材料，诸如但不限于GaN或InGaN。在实施例中，第一掺杂漏极结构108和第二掺杂漏极结构138包括掺杂剂，该掺杂剂是诸如Si或Ge的n型掺杂剂。在一个这样的在实施例中，n型掺杂剂材料是硅。在实施例中，第一掺杂漏极结构108和第二掺杂漏极结构138具有至少le18/cm3的n掺杂剂密度。在实施例中，第一掺杂漏极结构108和第二掺杂漏极结构138的厚度大致在100-200nm的范围中。在实施例中，第一掺杂漏极结构108和第二掺杂漏极结构138的宽度在0.8微米-2.8微米的范围中。在实施例中，第一掺杂漏极结构108或第二掺杂漏极结构138的高度和宽度的组合以及n型掺杂剂密度被选择为具有175欧-微米的接触电阻，以实现至少1mA/μm的晶体管驱动电流。在实施例中，第一掺杂漏极结构108和第二掺杂漏极结构138中的每一个具有小于175欧-微米的接触电阻值。
在实施例中，第一掺杂源极结构110和第二掺杂源极结构140分别具有与第一掺杂漏极结构108和第二掺杂漏极结构138基本类似的材料特性。在实施例中，第一掺杂源极结构110和第二掺杂源极结构140的高度受第一电介质层127的厚度限制。在实施例中，掺杂源极结构110和第二掺杂源极结构140均具有分别受横向开口111和141的尺寸限制的宽度，并且在较小程度上受第一电介质层127的高度限制。
在实施例中，第一和第二漏极接触部122和152分别以及第一和第二栅极接触部126和156分别均包括金属，诸如但不限于Ti、Al或Ni。在另一实施例中，第一和第二漏极接触部122和152分别以及第一和第二栅极接触部126和156分别包括由两个或更多个区别的金属层形成的多层堆叠体。在其他实施例中，多层堆叠体包括导电帽。在一个这样的实施例中，导电帽包括导电材料，诸如但不限于钨或TiN。
图2-18示出了表示根据本发明的实施例的制造用于RF开关结构的III族-N晶体管的第一堆叠体101和第二堆叠体102的方法中的各种操作的横截面视图和平面视图。
图2示出了在衬底202上方的电介质层206上的多层堆叠体208的形成。电介质层206形成在源极金属层204上。源极金属层204形成在隔离层203上，隔离层203形成在衬底202以上。在实施例中，衬底202包括半导体材料，诸如但不限于硅、硅锗(Ge)或碳化硅(SiC)。在实施例中，衬底202是硅。
多层堆叠体208包括ILD 210、214、218和栅极电极材料212、216的交替层。在实施例中，存在两层栅极电极212、216。栅极电极材料212、216的层的数量最终反映了上述III族-N晶体管的第一堆叠体101中的栅极的数量。在实施例中，栅极电极材料212、216的厚度确定(a)栅极长度(Lg)，并且(b)部分地确定随后形成的电阻栅极电极的总电阻。在实施例中，栅极电极材料的厚度范围为30nm-250nm。在实施例中，每层栅极电极材料212和216的厚度是类似的。ILD 210的厚度反映了栅极到源极间隔。ILD 214的厚度确定栅极到栅极间隔，并且ILD 218的厚度确定栅极到漏极间隔。在实施例中，ILD 210、214和218的厚度是类似的。在实施例中，ILD 210比ILD 218薄。在另一个实施例中，ILD 218的厚度足够厚以适应下游工艺操作以及保持最小厚度以防止栅极到漏极击穿VBD。在实施例中，ILD 210和214的最小厚度是100nm。
在实施例中，ILD 210、214、218包括诸如但不限于二氧化硅、碳化硅或碳掺杂的氧化硅的材料。在实施例中，使用等离子体增强化学气相沉积(PEVCD)或化学气相沉积(CVD)工具来沉积ILD 210、214、218的层。
在实施例中，栅极电极材料212、216的层包括金属合金，诸如TiN或TaN。在实施例中，选择栅极电极材料212、216的电特性(具有至少4.2eV的功函数和至少30微欧-米的电阻)。在实施例中，栅极电极材料212、216是TiN并且被选择用于具有至少4.2eV的功函数以及用于图案化目的。在实施例中，使用物理气相沉积(PVD)工具沉积栅极电极材料212、216。
在实施例中，隔离层203包括一种或多种材料，诸如但不限于二氧化硅(SiO2)、碳掺杂氧化物(CDO)或氮化硅。在实施例中，隔离层203的厚度范围为100-150nm。在实施例中，源极金属层204是金属(诸如但不限于W或Ru)，或导电合金(诸如但不限于TiN或TaN)。在实施例中，源极金属层204的厚度范围为100-200nm。
图3示出了在图案化多层堆叠体208以产生第一图案化多层堆叠体208A和第二图案化多层堆叠体208B之后的图2的结构。在实施例中，多层堆叠体208被光刻图案化并被等离子体蚀刻以形成第一材料层堆叠体208A、第二材料层堆叠体208B。区域220形成在图案化的第一材料层堆叠体208A和第二图案化材料层堆叠体208B之间。随后在区域220的部分中在电介质层206中形成开口222并暴露源极金属层204。在实施例中，开口222通过涉及掩模和等离子体蚀刻的工艺形成。开口222在与第一材料层堆叠体208A相邻的电介质层206中形成台阶224A且在与第二材料层堆叠体208B相邻的电介质层206中形成台阶224B。形成台阶224A和224B以影响后续要在后面操作中形成的III族-N半导体材料的形状。
图3(B-B')提供了图3(A-A')的横截面示例的平面视图透视图(B-B')。图3(B-B')示出了第一材料层堆叠体208A和第二材料层堆叠体208B之间的相对间距、区域220的轮廓(由虚线221指示)以及开口222的尺寸。在实施例中，第一材料层堆叠体208A和第二材料层堆叠体208B的长度(L)的范围为15-20微米，宽度(W)的范围为10-15微米。开口222的宽度选择为足够大以使得能够无缺陷地形成III族-N半导体材料。在实施例中，开口222的宽度W0的范围为2-6微米。
图4示出了分别在区域220中、在源极金属层204的表面的部分上、在第一和第二图案化多层叠堆208A和208B的侧壁上和最上表面上形成栅极电介质层228之后的图3的结构的横截面视图和平面视图。栅极电介质层228也形成在电介质层206的暴露部分上，包括台阶224A和224B。在实施例中，使用原子层沉积工艺形成栅极电介质层228。在实施例中，栅极电介质层228包括诸如但不限于SiO2、SiON、AlN、AION的材料。在实施例中，栅极电介质层228的厚度在3-10nm的范围中。在实施例中，为了确保侧壁上的一致覆盖，使用原子层沉积(ALD)方法来沉积栅极电介质层。
图5示出了分别在第一和第二图案化多层叠堆208A和208B之间的区域220中形成第二电介质层230之后的图4的结构。在实施例中，使用PECVD、CVD或PVD工艺毯式沉积第二电介质层230并完全填充区域220。在实施例中，第二电介质层230是二氧化硅或氮氧化硅膜并且能够使用等离子体蚀刻和/或湿法化学蚀刻去除。
随后平坦化第二电介质层230。在实施例中，平坦化工艺包括化学机械平坦化(CMP)工艺。在实施例中，平坦化工艺分别从第一和第二图案化多层堆叠体208A和208B上方去除沉积的电介质层230。在随后的抛光工艺中，从ILD 218A和218B的最上表面去除栅极电介质层228的最上部分。在实施例中，作为CMP工艺的结果，形成在第一材料层堆叠体208A和第二材料层堆叠体208B的侧壁上的电介质层228、第二电介质层230以及ILD 218A和2I8B具有共面或基本上共面的最上表面，如图5(A-A')所示。
图5(B-B')示出了图5(A-A')横截面示例的的从虚线B-B'观察到的平面视图。在实施例中，第二电介质层230分别围绕第一和第二材料层堆叠体208A和208B。虚线221描画了区域220的边界。
图6示出了在第二电介质层230、栅极电介质层228、源极金属层204和第一电介质层206中形成沟槽232以暴露下面的衬底202之后的图5的结构。沟槽限定了将形成硅柱的位置。在实施例中，沟槽232通过光刻曝光电介质层230的部分并通过等离子体蚀刻而形成。在一个这样的实施例中，等离子体蚀刻工艺包括多个工艺步骤以去除第二电介质层230、栅极电介质层228、源极金属层204、第一电介质层206和隔离层203的部分并暴露硅衬底202的(100)最上表面。应当理解，在实施例中，沟槽232具有基本垂直的轮廓，以确保在随后的工艺操作中形成足够垂直的硅柱。
图6(B-B')示出了图6(A-A')的横截面示例的从虚线B-B'观察到的平面视图横截面。图6(B-B')示出了沟槽232的尺寸和位置。沟槽232包含在区域220内(由虚线221限制)。在实施例中，沟槽232的宽度W在250-500nm的范围内，长度L大致为10-20微米。
图7示出了在沟槽232中从衬底202起生长硅柱234之后的图6的结构。在实施例中，硅柱234是在炉中在800-1150℃的温度范围外延生长的。在实施例中，硅柱生长到完全占据沟槽232并具有基本垂直的侧壁。硅柱234具有两个垂直侧壁部分234A和234B，以及分别位于垂直部分234A和234B上方的锥形侧壁部分234C和234D。在实施例中，锥形侧壁部分234C和234D相遇以形成顶点。在其他实施例中，锥形侧壁部分234C和234D不相交，而是由最上硅表面隔开，该硅表面基本上是平的(未示出)。在实施例中，硅衬底202具有100最上平面。在一个这样的实施例中，形成在100表面硅衬底202上的硅柱具有侧壁234A和234B，每一个侧壁具有(110)取向的晶面。在实施例中，选择侧壁234A和234B以具有110结晶取向，以影响随后将在110硅侧壁表面234A和234B上形成的III族-N半导体材料的晶面取向。
图7(B-B')示出了图7(A-A')的横截面示例的从虚线B-B'观察到的平面视图横截面。图7(B-B')示出了将硅柱234限制到沟槽232(由虚线表示)。
图8示出了在从区域220去除第二电介质层230以暴露(a)硅柱234的垂直侧壁234A和234B以及(b)栅极电介质层228的部分之后的图7的结构的横截面和平面视图。在实施例中，在图7的结构上形成掩模层。在实施例中，掩模层暴露区域220。在实施例中，对硅柱234选择性地等离子蚀刻暴露区域220中的第二电介质层230。在实施例中，从区域220去除第二电介质层230导致形成由硅柱234隔开的两个区域220A和220B。
在实施例中，在从区域220去除第二电介质层230的同时，在硅侧壁234A和234B上并且与栅极电介质层228相邻地形成侧壁间隔物。在实施例中，第二电介质层230的侧壁间隔物随后通过湿法蚀刻工艺去除，暴露硅柱234和栅极电介质层228的侧壁。应当理解，与等离子蚀刻工艺相比，湿法蚀刻工艺更适合于去除侧壁间隔物。等离子体蚀刻工艺具有各向同性的离子轰击组件，其可导致硅侧壁234A和234B的损坏以及栅极电介质层228的损坏。在实施例中，在去除侧壁间隔物之后，第二电介质层230的部分保留在区域220的底表面上。在实施例中，作为湿法蚀刻工艺的结果，区域220A和220B中的第二电介质层230的部分的轮廓具有凹形形状。在实施例中，去除侧壁间隔物的湿法蚀刻工艺包括含有稀释的氢氟酸(HF)、水和硝酸(HNO3)的混合物。图8(B-B')示出了台阶224A和224B上的栅极电介质层228的暴露。
图9示出了在硅柱234上生长III族-N半导体材料236之后的图8的结构。在硅柱234的所有暴露的侧壁234A、234B、234C和234D上生长III族-N半导体材料236并完全填充区域220A和220B。III族-N半导体材料236的部分也长出区域220A和220B之外并在ILD层218A和218B栅极电介质层228之上。在实施例中，III族-N半导体材料236具有与形成在第一材料层堆叠体208A的侧壁上的栅极电介质层228A相邻地生长的部分。类似地，在实施例中，如图9(A-A')所示，III族-N半导体材料236具有与形成在第二材料层堆叠体208B的侧壁上的栅极电介质层228B相邻地生长的部分。III族-N半导体材料236的底部部分分别形成在区域220A和220B中的第二电介质层230的部分上。在实施例中，步骤224A和224B导致在III族-N半导体材料236的侧壁236C和236D上形成凹槽。
图9(B-B')提供图9(A-A')的横截面示例的平面视图透视图(B-B')并且突出显示了III族-N半导体材料236与区域220之外的第二电介质层230的重叠。
在实施例中，使用金属有机化学气相沉积(MOCVD)工艺形成III族-N半导体材料236。在实施例中，III族-N半导体材料236通过MOCVD工艺在900-1100摄氏度的范围中的温度生长。在实施例中，III族-N半导体材料236是诸如以上结合III族-N半导体材料106进行了描述的材料。
图10示出了在平坦化III族-N半导体材料236和硅柱234的部分并使III族-N半导体材料236凹陷的工艺之后的图9的结构。在实施例中，使用抛光工艺平坦化III族-N半导体材料236。在实施例中，使用化学机械抛光执行抛光工艺。在一个这样的实施例中，在平坦化工艺的第一部分中抛光III族-N半导体材料236的部分和硅柱234的部分以暴露硅柱。随后的第二平坦化工艺平坦化III族-N半导体材料236、硅柱234、栅极电介质层228A和228B、ILD层218A和218B以及第二电介质层230的部分。在一个这样的实施例中，III族-N半导体材料236、硅柱234、栅极电介质层228A和228B、ILD层218A和218B以及第二电介质层230具有在CMP工艺之后共面或基本共面的最上表面。在CMP工艺期间去除硅柱的锥形侧壁234C和234D，留下平坦的最上部分234E。平坦化工艺将III族-N半导体材料236分离成区域220A中的第一III族-N半导体材料236A和区域220B中的第二III族-N半导体材料236B。
在实施例中，在平坦化工艺之后，氧化硅柱234的最上表面234E。在实施例中，通过等离子体氧化工艺执行氧化。随后，在实施例中，通过等离子体蚀刻工艺，使第一III族-N半导体材料236A的最上表面236E和第二III族-N半导体材料236B的最上表面236F凹陷到硅柱234的最上表面236E的水平面下方。在实施例中，等离子体蚀刻工艺对硅柱234和ILD层218A和218B具有选择性。在实施例中，栅极电介质层228A和228B也分别凹陷到ILD 218A和218B的最上表面下方，如图10(A-A')所示。
图10(B-B')提供了图10(A-A')的横截面示例的平面视图透视图(B-B')。图10(B-B')示出了区域220内的III族-N半导体材料236的限制。
图11示出了在从材料层堆叠体208A去除ILD层210A、214A、218A的与栅极电介质层228A相邻的部分并且从材料层堆叠体208B去除ILD层210B、214B、218B的与栅极电介质层228B相邻的部分之后的图10的结构。在实施例中，垂直开口244A、244B、246A和246B分别形成在与材料层堆叠体208A和208B相邻的电介质层230中，如平面视图图11(B-B')所示。在实施例中，垂直开口244A、244B、246A和246B通过等离子体蚀刻工艺形成。在实施例中，开口244A和244B分别暴露栅极电介质层228A的形成在侧壁240A和240B上的部分。在实施例中，开口244A和244B还暴露电介质层206的最上表面的部分。在实施例中，开口246A和246B暴露栅极电介质层228B的形成在侧壁242A和242B上的部分。在实施例中，开口246A和246B还暴露电介质层206的最上表面的部分。
在随后的操作中，通过湿法蚀刻工艺去除栅极电介质层228A和228B的由垂直开口244A、244B、246A和246B暴露的部分。去除栅极电介质层228A的部分暴露第一材料层堆叠体208A的侧壁240A和240B的部分。栅极电介质层228B的部分的去除暴露第二材料层堆叠体208B的侧壁242A和242B的部分。
参考图11(A-A')中的横截面示例，在第二后续的湿法蚀刻工艺之后，在ILD 210A、214A、218A层的与开口244A和244B相邻的部分中形成横向开口248A、248B和248C。类似地，在第二后续湿法蚀刻工艺之后，在ILD 210B、214B、218B层的与开口246A和246B相邻的部分中形成开口250A、250B和250C。
在实施例中，湿法蚀刻工艺对栅极电极212A和216A以及对栅极电介质层228A和第二电介质层230选择性地将ILD 210A、214A、218A的部分去除。在实施例中，湿法蚀刻工艺对电极212B和216B以及栅极电介质层228B和第二电介质层230选择性地将ILD 210B、214B、218B的部分去除。
在实施例中，湿法蚀刻横向腐蚀ILD 210A、214A、218A，如图11(A-A')中的横截面示例中的虚线251A所示。应当理解，在实施例中，所有ILD层210A、214A、210B、214B和218B具有类似于ILD 218A中的横向底切251A的横向底切251A。
在实施例中，ILD 218A中的横向底切由横截面平面视图图11(B-B')中的虚线253A示出。横向底切在与图11(A-A')中的底切251A正交的方向上。在实施例中，ILD层210A、214A、210B、214B和218B中的每一个具有类似于ILD 218A中的横向底切253A的横向底切部分253A。
在实施例中，横向开口248A、248B和248C的形成暴露电介质层228A的与第一III族-N半导体材料236A相邻的部分。类似地，横向开口250A、250B和250C暴露电介质层228B的与第一III族-N半导体材料236B相邻的部分。
图12示出了在从开口248A、248B和248C去除栅极电介质层228A以及从开口250A、250B和250C去除栅极电介质层228B之后的图11的结构。从开口248A、248B和248C和开口250A、250B和250C的去除栅极电介质层228A和228B，分别使得能够进行随后形成在ΙII族-Ν半导体材料侧壁236C和236D上的极化电荷感生层的生长。在实施例中，从每一个横向开口248A、248B和248C中的第一III族-N半导体材料236A的垂直侧壁236C去除栅极电介质层228A的部分，如图12(Α-Α')中的横截面示例所示。在一个这样的实施例中，从每一个横向开口250A、250B和250C中的第一III族-N半导体材料236B的垂直侧壁236D去除栅极电介质层228B的部分，如图12(Α-Α')中的横截面示例所示。在实施例中，栅极电介质层228A的部分保留在每一个相应的栅极电极层212A和216A与侧壁236C之间，并且栅极电介质层228B的部分保留在每一个相应的栅极电极层212B和216B与侧壁236D之间。在实施例中，通过对栅极电极216A、216B、212A和212B、ILD 218A和218B以及III族-N半导体材料236A和236B具有选择性的湿法蚀刻工艺分别从侧壁236C和236D去除栅极电介质层228A和228B。
图12(B-B')示出了图12(A-A')的横截面示例的从虚线B-B'观察到的平面视图横截面。在实施例中，图12(B-B')示出了在从开口248A去除栅极电介质层228A之后，第一III族-N半导体材料236A的侧壁236C的暴露。类似地，在实施例中，图12(B-B')还示出了在从开口250A去除栅极电介质层228B之后，第二III族-N半导体材料236B的侧壁236D的暴露。
图13示出了在第一III族-N半导体材料236A的在开口248A、248B和248C中的暴露表面上形成极化电荷感生层252A和在第二III族-N半导体材料236B的在开口250A、250B和250C中的暴露表面上形成极化电荷感生层252B之后的图12的结构。在实施例中，第一极化电荷感生层252A也形成在第一III族-N半导体材料236A的最上表面236E上，并且极化电荷感生层252B也形成在第二III族-N半导体材料236B的最上表面236F上。在实施例中，使用MOCVD工艺生长极化电荷感生层252A和252B。在实施例中，极化电荷感生层252A和252B生长到3-10nm的厚度。在实施例中，具有3-10nm厚度的极化电荷感生层252A和252B适于形成2DEG。
极化电荷感生层252A和252B的形成分别导致在III族-N半导体材料236A和236B的表面中产生2DEG效应。2DEG效应限于极化电荷感生层252A和252B分别与III族-N半导体材料236A和236B接触的区域。
图14示出了在开口248A、248B、248C、250A、250B和250C中形成高K电介质层254之后的图13的结构。高K电介质层254的形成使得能够保护暴露的极化电荷感生层252A和252B以及栅极电介质层228A和228B免于随后的湿法蚀刻操作。
在实施例中，高K电介质层254也形成在开口248A中，ILD 218A的最上表面上和侧壁上，第一栅极电极层216A的最上表面上和极化电荷感生层252A上。在实施例中，高K电介质层254形成在开口248B中ILD 214A的侧壁上，栅极电极层216A的暴露的最下表面上，第二栅极电极层212A的暴露的最上表面上和在极化层252A上。在实施例中，高K电介质层254形成在开口248C中ILD 210A的侧壁上，栅极电极层212A的暴露的最下表面上，电介质层206的最上表面上和极化层252A上。
在实施例中，高K电介质层254形成在开口250A中，ILD 218B的最上表面和侧壁上，栅极电极层216B的最上表面上和极化电荷感生层252A上。在实施例中，高K电介质层254形成在开口250B中ILD 214B的侧壁上，栅极电极层216B的暴露的最下表面上，栅极电极层212B的暴露的最上表面上和在极化层252B上。在实施例中，高K电介质层254形成在开口250C中ILD 210B的侧壁上，栅极电极层212B的暴露的最下表面上，电介质层206的最上表面上和极化层252B上。在实施例中，高K电介质层254也形成在硅柱234的侧壁234C和234D上以及最上表面234E上。高K电介质层254也设置在第二电介质层230的由垂直开口244A、244B、246A和246B暴露的侧壁上，如在平面视图横截面图14(B-B')中沿图12(A-A')的横截面示例中的方向B-B'所示的。
在实施例中，使用ALD工艺形成高K电介质。应当理解，高K层的功能目的是覆盖(a)极化电荷感生层252A和252B，(b)栅极电介质层228A和228B以及(c)栅极电极216A、216B、212A和212B并因此防止它们受后续处理的损坏。为此，在实施例中，高K电介质层的相对厚度在由横向开口248A、248B、246C、250A、250B和250C暴露的层的所有侧壁上不必是一致的，尽管这是ALD工艺的副产品。在实施例中，高K电介质层的厚度在3-10nm的范围中。
图15示出了(a)分别从III族-N半导体材料236A和236B的最上表面236E和236F去除高K电介质层254的部分和极化电荷感生层252A和252B部分以及(b)分别在第一和第二材料层堆叠体208A和208B中的第一电介质层206的部分中形成横向开口256A和256B之后的图14的结构。
去除高K电介质层254和极化电荷感生层252A和252B以随后形成掺杂漏极结构。通过等离子体蚀刻工艺去除高K电介质层254，暴露分别形成在第一III族-N半导体材料236A和第二III族-N半导体材料236B上方的极化电荷感生层252A和252B的部分。从硅柱234的最上表面234E并从侧壁的部分去除高K电介质层254。也从第一电介质层206的最上表面并从形成在第二电介质层230中的垂直开口244A、244B、246A和246B的侧壁去除高K电介质层254。在实施例中，也从ILD 218A和218B上方去除高K电介质层254的部分。
随后，使用第二等离子体蚀刻工艺来去除极化电荷感生层252A和252B的部分以暴露第一III族-N半导体材料236A的最上表面236E并暴露第二III族-N半导体材料236B的最上表面236F。。
在一个这样的实施例中，硅柱234的暴露部分可以通过等离子体蚀刻部分地消耗。在实施例中，在去除高K电介质层254期间暴露的硅柱的部分可以被进一步再氧化以形成在去除极化电荷感生层252A和252B期间防止潜在腐蚀的保护屏障。
随后在垂直开口244A、244B、246A和246B中暴露第一电介质层206之后，通过湿法蚀刻工艺在第一电介质层206中形成横向开口256A和256B。在实施例中，湿法蚀刻工艺选择性地去除电介质层206的在第一III族-N半导体材料236A和第二III族-N半导体材料236B之下的部分。横向开口256A和256B的形成导致分别形成在第一和第二III族-N半导体材料236A和236B中的每一个的基底的凹陷部分的侧壁上的栅极电介质层228A和228B的部分的暴露。在实施例中，分别从开口256A和256B去除栅极电介质层228A和228B。在实施例中，横向开口256A和256B的形成导致第一电介质层206具有凹形轮廓，如图15的横截面示例(A-A')中所示。
图15(B-B')示出了图15(A-A')的横截面示例的从虚线B-B'观察到的平面视图横截面。图15(B-B')示出了作为湿法蚀刻工艺的结果在电介质层206中形成凹形轮廓(由虚线257A和257B表示)。
图16示出了在第一III族-N半导体材料236A的最上表面236E上形成第一掺杂漏极结构260A以及在开口256A中在第一III族-N半导体材料236A的暴露表面上形成第一掺杂源极结构260B之后的图15的结构。图16还示出了在第二III族-N半导体材料236B的最上表面236F上形成第二掺杂漏极结构262A以及在开口256B中在第一III族-N半导体材料236B的暴露表面上形成的第二掺杂源极结构262B。
第一和第二掺杂漏极结构260A和262A分别通过硅柱234彼此隔开。在实施例中，第一掺杂漏极结构260A生长为接触硅柱234的侧壁234A。第一掺杂漏极结构260A的另外的部分与横向开口244A中的极化电荷感生层252A接触并在其之上延伸。在一个这样的实施例中，第二掺杂漏极结构262A生长为接触硅柱234的侧壁234B。第二掺杂漏极结构262A的另外的部分与横向开口246A中的极化电荷感生层252B接触并在其之上延伸。在实施例中，第一和第二掺杂漏极结构260A和262A具有与硅柱234的最上表面234E共面的最上表面。在其他实施例中，第一和第二掺杂漏极结构260A和262A具有在硅柱234的最上表面234E的上方或者下方的的最上表面。
在实施例中，第一和第二掺杂源极结构260B和262B的生长受到开口256A和256B的高度和宽度的限制。第一和第二掺杂源极结构260B和262B生长为填充开口256A和256B的高度，并且分别与由开口256A和256B暴露的源极金属层204的最上表面物理接触。在实施例中，第一和第二掺杂源极结构260B和262B分别沿着横向开口256A和256B连续。在实施例中，第一和第二掺杂源极结构260B和262B具有分别沿第一和第二III族-N半导体材料236A和236B的侧壁基本一致的宽度，如图16的平面视图示例中所示(沿图16的横截面示例中的B-B'线截取)。
应理解，在形成第一和第二掺杂源极结构260B和262B之前，开口256A和256B中的暴露的源极金属层204应该充分地没有任何残余电介质层206。在实施例中，保留在源极金属层204的表面上的残留电介质层206可以妨碍第一和第二源极结构260B和262B与源极金属层204之间的电连接。在实施例中，退化的电连接将会起增加接触电阻的作用，并从而对器件性能产生负面影响。
图17示出了在第一图案化材料层堆叠体208A中分别形成第一和第二电阻栅极电极266和268以及在第二材料层堆叠体208B中分别形成第三和第四电阻栅极电极272和274之后的图16的结构。
在实施例中，第二ILD 263毯式沉积在图16的结构上，填充横向开口248A和250A以及垂直开口244A、244B、246A和246B。在实施例中，第二ILD 263被平坦化以形成基本平坦的最上表面。随后，在实施例中，在第二ILD 263上光刻地形成曲折图案，并执行等离子体蚀刻。在实施例中，光刻掩模具有蛇形形状的图案。在实施例中，通过第一等离子体蚀刻工艺蚀刻由光刻掩模暴露的ILD 218A/218B的部分。在实施例中，通过第二等离子体蚀刻工艺在第一和第二材料层堆叠体208A和208B中形成蛇形开口264A和264B。在实施例中，通过等离子体蚀刻工艺将材料层堆叠体208A中的栅极电极层210A、210B分别转换成第一和第二电阻栅极电极266和268。类似地，在实施例中，通过等离子体蚀刻工艺将材料层堆叠体208B中的栅极电极层214A和214B分别转换成第三和第四电阻栅极电极272和242。
在实施例中，参考图17中的平面视图示例B-B'，蛇形图案形成第一电阻栅极电极266，第一电阻栅极电极266具有：与栅极电介质层228A相邻地形成的栅极电极266A(在虚线267A内)；和连接的第一电阻元件266B(在虚线267B内)。类似地，蛇形图案形成第三电阻栅极电极272，第三电阻栅极电极272具有：与栅极电介质层228B相邻地形成的第三栅极电极272A(在虚线273A内)；和连接的第三电阻元件272B(在虚线273B内)。
在实施例中，作为同时图案化工艺的结果，第一和第二电阻栅极电极266和268分别具有彼此基本类似的形状。在实施例中，第二电阻栅极电极268具有第二栅极电极268A和第二电阻元件268B。类似地，在实施例中，作为同时图案化工艺的结果，第三和第四电阻栅极电极272和274分别具有基本上彼此类似的轮廓。在实施例中，第四电阻栅极电极274具有第四栅极电极274A和第四电阻元件274B。
然而，应理解，与材料层堆叠体208B相比，可在材料层堆叠体208A之上形成不同的蛇形图案。如上面所讨论的，在实施例中，给定电阻元件中的匝数将确定电阻(如上面结合图1所讨论的)。
图18示出了在第一和第二掺杂漏极结构260A和262A上分别形成第一漏极接触部280A和第二漏极接触部280B、形成分别与第一和第二电阻栅极电极266和268相邻的第一栅极接触部282A、形成分别与第三和第四电阻栅极电极272和274相邻的第二栅极接触部282B和在源极金属层204上形成第一源极接触部284A和第二源极接触部284B之后的图17的结构。
在实施例中，第三ILD 276毯式沉积在图17的结构上并分别填充第一和第二图案化多层堆叠体208A和208B中的蛇形开口264A和264B(由虚线表示)。ILD 276基本上类似于上述ILD 210、214、218和ILD 263。在实施例中，平坦化第二ILD 276以形成基本平坦的最上表面以形成接触开口。
在实施例中，第一和第二漏极开口277A和277B分别形成在第二ILD 263中，在第一和第二掺杂漏极结构260A和262A上方。随后，第一和第二漏极接触部280A和280B形成在第一和第二漏极开口277A和277B中。第一和第二漏极接触部280A和280B均具有均在200-500nm的范围中的长度和宽度。
在实施例中，栅极接触部282A形成为分别与第一和第二电阻元件266B和268B相邻，并且栅极接触部282B形成为分别与第三和第四电阻元件272B、274B相邻。在实施例中，第一栅极接触开口278A和第二栅极接触开口278B形成在第二ILD 263中和第二电介质层230中。在实施例中，第一栅极接触开口278A分别暴露第一和第二电阻元件266B和268B的侧壁的部分。在实施例中，第二栅极接触开口278B分别暴露第三和第四电阻元件272B和274B的侧壁的部分。
在实施例中，选择栅极接触开口278A和278B的位置以适当地最大化第一和第三电阻元件266B、272B的电阻。为此，在实施例中，栅极接触部282A和282B分别形成在第一、第二、第三和第四电阻元件266B、268B、272B和274B的末端(termination)附近。图18(B-B')示出了实施例的平面视图，其中栅极接触部282A和282B分别形成在第一和第三电阻元件266B和272B的末端附近。
在实施例中，第一和第二源极接触开口形成为分别与第一和第二III族-N半导体材料236A和236B相邻，如图18(B-B')中的平面视图所示。第一和第二源极接触开口暴露下面的源极金属层204，但不暴露第一源极结构260B或第二源极结构260B。接触部284A和284B形成在第一和第二接触开口中。
在实施例中，由于所需接触部的深度的变化，上述各种接触结构是顺序制造的。在一个实施例中，可以首先分别形成第一和第二漏极接触部280A和280B。在其他实施例中，可以在最后分别形成第一和第二漏极接触部280A和280B。
图19示出了电路布局1900，其示出了串联连接的两个晶体管，其中每一个晶体管具有连接到电阻器的栅极。在实施例中，具有栅极G1和漏极D1的第一晶体管1910连接到具有栅极G2和源极S2的第二晶体管1920。第一晶体管1910的源极S1也连接到第二晶体管1910的漏极D2。在实施例中，第一晶体管1910的栅极G1连接到第一电阻器1912且第二晶体管1920的栅极G2连接到第二电阻器1922。在实施例中，第一和第二电阻器1912和1922分别连接到公共电压源VG。在实施例中，栅极G1和G2表示图18中的III族-N晶体管的第一堆叠体201A的堆叠的栅极电极266A和268A。在一个这样的实施例中，分别的第一和第二电阻器1912和1922表示分别的第一和第二电阻元件266B和268B。在实施例中，端子G表示栅极接触部282A，端子D1表示漏极接触280A，且端子S2表示源极金属层204。
在实施例中，当漏极电压VDS施加在漏极D1和源极S2之间时，并且当晶体管栅极G1和G2被激励超过阈值电压VT(通过导通电压源VG)时，分别在第一和第二晶体管1910和1920中的每一个中形成沟道。然后，电流在漏极D1和源极S2之间流动。漏极电压VDS的部分分别降落在第一和第二晶体管1910和1920中的每一个上。在实施例中，堆叠式晶体管1900作为RF分压器操作。
图20是根据本发明的实施例的移动计算平台的III族-N SoC实现的功能框图。移动计算平台2000可以是被配置为用于电子数据显示、电子数据处理和无线电子数据传输中的每一个的任何便携式设备。例如，移动计算平台2000可以是平板电脑、智能电话、膝上型计算机等中的任何一种。并且包括显示屏2005(在示例性实施例中，显示屏2005是允许接收用户输入的触摸屏(例如，电容的、电感的、电阻的等))、SoC 2010和电池2013。如所示，SoC2010的集成度越高，则可被电池2013占用用于充电之间的最长操作寿命，或被诸如固态驱动器的存储器(未示出)占用以实现最大功能的移动计算平台2000内的形状因子越大。
取决于其应用，移动计算平台2000可以包括其他组件，包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、RF开关、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储器件(诸如硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。
在放大视图2021中进一步示出了SoC 2010。取决于实施例，SoC 2010包括衬底2001(即，芯片)的部分，其上制造了以下中的两个或更多：功率管理集成电路(PMIC)2015；包括RF发送器和/或接收器的RF集成电路(RFIC)2025；其控制器2011；以及一个或多个中央处理器核2030、2031。RFIC 2025可以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物，以及指定为3G、4G、5G及以上的任何其他无线协议。RFIC 2025可以包括多个通信芯片。例如，第一通信芯片可以专用于诸如Wi-Fi和蓝牙的较短距离的无线通信，而第二通信芯片可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的较长距离的无线通信。
如本领域技术人员将理解的，在这些功能上相区别的电路模块中，除了在PMIC2015和RFIC 2025中之外，通常排他地采用CMOS晶体管。在本发明的实施例中，PMIC 2015和RFIC 2025采用一个或多个III族-N晶体管的堆叠体和RF开关(例如，堆叠式III族-N晶体管结构101、102)。在另外的实施例中，采用本文所述的堆叠式III族-N晶体管结构的PMIC2015和RFIC 2025与控制器2011和处理器核2030、2031中的一个或多个集成在一起，该一个或多个是以硅CMOS技术提供的并与PMIC 2015和/或者RFIC 2025单片集成到(硅)衬底2000上。应当理解，在PMIC 2015和/或RFIC 2025内，本文所述的能够实现高电压、高频率的III族-N晶体管的使用不必排除CMOS，而是PMIC 2015和RFIC 2025中的每一个都可以进一步包括硅CMOS。
本文描述的III族-N晶体管的堆叠体可以在存在高电压摆动(例如，PMIC 2015内的8-10V的电池功率调节，DC-DC转换等)的情况下被具体使用。如所示，在示例性实施例中，PMIC 2015具有耦合到电池2013的输入，并且具有向SoC 2010中的所有其他功能模块提供电流供应的输出。在另外的实施例中，在移动计算平台2000内，但是在SoC 2010外提供额外的IC的地方，PMIC 2015输出还向SoC 2010外的所有这些额外IC提供电流供应。本文描述的III族-N晶体管的特定实施例允许PMIC以更高频率操作(例如，50x LDMOS实现中可能的那些)。在某些这样的实施例中，PMIC内的电感元件(例如，降压-升压转换器等)可以缩放到小得多的尺寸。由于PMIC中的这种电感元件占芯片面积的60-50％，因此在本文所述的堆叠式III族-N晶体管结构中实现的PMIC的实施例相对于其他PMIC架构提供了显著缩减。
如进一步所示，在示例性实施例中，PMIC 2015具有耦合到天线的输出，并且还可以具有耦合到SoC 2010上的通信模块(诸如RF模拟和数字基带模块(没有描绘))的输入。替代地，可以在不同于SoC 2010的片外(off-chip)IC上提供这样的通信模块，并将其耦合到SoC 2010中以进行传输。取决于所使用的III族-N材料，本文所述的III族-N晶体管的堆叠体(例如，堆叠式III族-N晶体管结构101)还可提供从具有至少为载波频率的十倍(例如，在为3G或GSM蜂窝通信设计的RFIC 2025中为1.9GHz)的Ft的功率放大器晶体管所需的大的功率增加效率(PAE)。
图21示出了根据本发明的实施例的计算设备。图21示出了根据本公开的一些实施例的利用本文提供的集成电路结构和/或技术实现的示例计算设备2100。可以看出，计算设备2100容纳母板2102。母板2102可以包括多个组件，包括但不限于处理器2104，其包括：与硅CMOS晶体管集成的III族-N晶体管的堆叠体；和至少一个通信芯片2106，每一个通信芯片可以物理地和电气地耦合到母板2102，或者以其他方式集成在其中。可以理解，母板2102可以是，例如，任何印刷电路板，无论是主板，安装在主板上的子板，还是系统2100的仅有的板等。
取决于其应用，计算设备2100可以包括一个或多个其他组件，该一个或多个其他组件可以或可以不物理地和电气地耦合到主板2102。这些其他组件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(诸如硬盘驱动器、光盘(CD)、数字通用盘(DVD)等)。包括在计算设备2100中的任何组件可以包括根据示例实施例使用所公开的技术形成的III族-N晶体管的一或多个堆叠体或者与硅CMOS晶体管器件集成的III族-N晶体管的堆叠体。在一些实施例中，可以将多个功能集成到一个或多个芯片中(举例来说，例如，注意通信芯片2106可以是处理器2104的部分或以其他方式集成到处理器2104中)。
通信芯片2106能够实现用于向计算设备2100传输数据和从计算设备2100传输数据的无线通信。术语“无线”及其衍生物可用于描述电路、设备、系统、方法、技术、通信信道等，其可以通过使用调制的电磁辐射通过非固体介质传递数据。该术语并不暗示相关联的设备不包含任何电线，尽管在一些实施例中它们可能不包含任何电线。通信芯片2106可以实现多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙及其衍生物，以及指定为3G、4G、5G及以上的任何其他无线协议。计算设备2100可以包括多个通信芯片2106。例如，第一通信芯片2106可以专用于诸如Wi-Fi和蓝牙的较短距离的无线通信，而第二通信芯片2106可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的较长距离的无线通信。在一些实施例中，通信芯片2106可以用本文中不同地描述的技术和/或结构来实现，使得通信芯片2106包括III族-N晶体管的一个或多个堆叠体，例如其包括共享共同的源极的III族-N晶体管的第一堆叠体101和第二堆叠体102。
计算设备2100的处理器2104包括封装在处理器2104内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括用使用公开的技术形成的一个或多个集成电路结构或器件实现的板载电路系统，如本文中不同地描述的。术语“处理器”可以指代处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的设备或设备的部分。
通信芯片2106还可以包括封装在通信芯片2106内的集成电路管芯。根据一些这样的示例实施例，通信芯片的集成电路管芯包括使用如本文不同地描述的公开技术形成的一个或多个集成电路结构或器件。如根据本公开将理解的，注意多标准无线能力可以直接集成到处理器2104中(例如，其中任何芯片2106的功能被集成到处理器2104中，而不是具有独立的通信芯片)。另外需要注意，处理器2104可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器2104和/或通信芯片2106。同样，任何一个芯片或芯片组可具有集成于其中的多个功能。
在各种实施方式中，计算设备2100可以是膝上型电脑、上网本、笔记本、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频记录器或处理数据或采用使用公开的技术形成的一个或多个集成电路结构或器件的任何其他电子设备，如本文中不同地描述的。
图22示出了根据本发明的实施例的插入件2200。插入件2200包括本发明的一个或多个实施例。插入件2200是用于将第一衬底2202桥接到第二衬底2204的居间衬底。第一衬底2202可以是例如集成电路管芯。第二衬底2204可以是例如：包括用于RF开关的III族-N晶体管的堆叠体的模块；存储器模块；计算机母板；或另一集成电路管芯。通常，插入件2200的目的是将连接扩展到较宽的间距或将连接重新布线到不同的连接。例如，插入件2200可以将集成电路管芯耦合到球栅阵列(BGA)2206，该球栅阵列随后可以耦合到第二衬底2204。在一些实施例中，第一和第二衬底2202/2204附接到插入件2200的相对侧。在其他实施例中，第一和第二衬底2202/2204附接到插入件2200的相同侧。并且在另外的实施例中，三个或更多个衬底通过插入件2200互连。
例如，插入件2200可以由环氧树脂、玻璃纤维增强的环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材料形成。在另外的实施方式中，插入件可以由交替的刚性或柔性材料形成，其可以包括上述用于半导体衬底的相同材料，诸如硅、锗和其他III-V族和IV族材料。
插入件可以包括金属互连2208和过孔2200，包括但不限于穿硅过孔(TSV)2212。插入件2200还可以包括嵌入式器件2214，包括无源和有源器件。这些器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器和传感器。更复杂的设备，诸如射频(RF)设备、具有诸如堆叠式III族-N晶体管结构101的III族-N晶体管的堆叠体的RF开关结构、功率放大器、功率管理器件、天线、阵列、传感器和MEMS也可以在插入件2200上形成器件。根据本发明的实施例，本文公开的装置或工艺可以用于制造插入件2200。
因此，本发明的实施例包括用于RF开关的堆叠的III族-N晶体管及其制造方法。
示例1：一种半导体器件，包括设置在衬底上的硅柱。所述硅柱具有侧壁。III族-氮化物(N)半导体材料设置在所述硅柱的所述侧壁上。所述III族-N半导体材料具有侧壁、最上表面和最下表面。掺杂源极结构设置在所述III族-N半导体材料上。掺杂漏极结构设置在所述III族-N半导体材料上，其中，所述掺杂漏极结构与所述掺杂源极结构间隔开。第一栅极电介质层设置在所述III-N族半导体材料的所述侧壁上。所述第一栅极电介质层在所述掺杂源极结构和所述掺杂漏极结构之间。第一电阻栅极电极设置在所述第一栅极电介质层上。第二栅极电介质层设置在所述III族-N半导体材料上，所述第二栅极电介质层在所述掺杂源极结构和所述掺杂漏极结构之间并与所述第一栅极电介质层间隔开。第二电阻栅极电极设置在所述第二栅极电介质层上。极化电荷感生层设置在所述III族-N半导体材料的所述侧壁上。所述极化电荷感生层在所述掺杂漏极结构和所述第一栅极电介质层之间。所述极化电荷感生层在所述第一栅极电介质层和所述第二栅极电介质层之间，并且所述极化电荷感生层在所述第二栅极电介质层和所述掺杂源极结构之间。源极金属层设置在所述掺杂源极结构下方并与所述掺杂源极结构接触。
示例2：示例1的半导体结构包括与所述第一栅极电介质层接触的第一栅极电极并且还包括具有蛇形形状的第一电阻器。所述第二电阻栅极电极包括与所述第二栅极电介质层接触的第二栅极电极并包括具有所述蛇形形状的第二电阻器。
示例3：示例1的半导体结构，其中，所述III族-N半导体材料包括氮化镓(GaN)。
示例4：示例1的半导体结构，其中，所述极化电荷感生层包括包含铝的III族-N半导体材料。
示例5：示例1和示例3的半导体结构，其中，所述掺杂漏极结构设置在所述III族-N半导体材料的最上表面上，并且所述掺杂源极结构设置在所述III族-N半导体材料的所述侧壁上。
示例6：示例1和示例3的半导体结构，其中，所述源极金属层在所述III族-N半导体材料下方。
示例7：示例1和示例5的半导体结构，其中，所述掺杂源极结构和所述掺杂漏极结构包括n型杂质掺杂剂。
实施例8：示例1和示例2的半导体结构，其中，所述电阻栅极电极具有至少50千欧的电阻。
示例9：一种半导体器件，包括设置在衬底上的硅柱。所述硅柱具有第一侧壁和与所述第一侧壁相对的第二侧壁。第一III族-N半导体材料设置在所述硅柱的所述第一侧壁上。所述第一III族-N半导体材料具有最上表面、最下表面、与所述硅柱的所述第一侧壁相邻的第一侧壁和与所述第一侧壁相对的第二侧壁。第二III族-N半导体材料设置在所述硅柱的所述第二侧壁上。所述第二III族-N半导体材料具有最上表面、最下表面、与所述硅柱的所述第二侧壁相邻的第一侧壁和与所述第一侧壁相对的第二侧壁。第一掺杂源极结构设置在所述第一III族-N半导体材料的所述第二侧壁上，且第二掺杂源极结构设置在所述第二III族-N半导体材料的所述第二侧壁上。第一掺杂漏极结构设置在所述第一III族-N半导体材料的所述最上表面上，第二掺杂漏极结构设置在所述第二III族-N半导体材料的所述最上表面上。第一极化电荷感生层设置在所述第一III族-N半导体材料的所述第二侧壁上，且在所述第一掺杂漏极结构和所述第一掺杂源极结构之间。第二极化电荷感生层设置在所述第二III族-N半导体材料的所述第二侧壁上，且在所述第二掺杂漏极结构和所述第二掺杂源极结构之间。第一栅极电介质层和第二栅极电介质层设置在所述第一III族-N半导体材料的所述第二侧壁上。所述第一栅极电介质层和所述第二栅极电介质层由所述第一极化电荷感生层隔开。第一电阻栅极电极与所述第一栅极电介质层相邻设置，且第二电阻栅极电极与所述第二栅极电介质层相邻设置。第三栅极电介质层和第四栅极电介质层设置在所述第二III族-N半导体材料的所述第二侧壁上。所述第三栅极介质层和所述第四栅极介质层由所述第二极化电荷感生层隔开。第三电阻栅极电极与所述第三栅极电介质层相邻设置，且第四电阻栅极电极与所述第四栅极电介质层相邻设置。源极金属具有设置在所述第一III族-N半导体材料下方的第一部分和设置在所述第二III族-N半导体材料下方的第二部分。第一漏极接触部设置在所述第一掺杂漏极结构上方，第二漏极接触部设置在所述第二掺杂漏极结构上方。
示例10：示例9的半导体结构，其中，所述电阻栅极电极中的每一个电阻栅极电极包括蛇形形状的电阻元件和与所述栅极电介质层接触的栅极电极部分，并且其中，所述栅极电极部分和所述蛇形形状的电阻元件是毗邻的。
示例11：示例9和示例10的半导体结构，其中，所述多个电阻栅极电极中的所述每一个电阻栅极电极彼此电耦合。
示例12：示例9的半导体结构，其中，所述III族-N半导体材料包括氮化镓(GaN)。
示例13：示例9的半导体结构，其中，所述极化电荷感生层包括包含铝的III族-N半导体材料。
示例14：示例9的半导体结构，其中，所述第一掺杂源极结构和所述第二掺杂源极结构以及所述第一掺杂漏极结构和所述第二掺杂漏极结构包括n型杂质掺杂剂。
示例15：示例9和示例10的半导体结构，其中，每一个电阻栅极电极具有至少50千欧的电阻。
示例16：示例9的半导体结构，其中，所述源极金属的所述第一部分和所述第二部分彼此电耦合。
示例17：一种制造半导体器件的方法，所述方法包括在衬底上方形成源极金属层。所述方法还包括在所述源极金属层上方形成第一材料层堆叠体，所述第一材料层堆叠体包括层间电介质(ILD)和栅极电极层的多个交替层。在所述源极金属层上方形成第一图案化材料层堆叠体和第二图案化材料层堆叠体。在所述第一图案化材料层堆叠体和所述第二图案化材料层堆叠体的侧壁上形成栅极电介质层。所述方法还包括在所述第一图案化材料层堆叠体和所述第二图案化材料层堆叠体之间的区域中在所述衬底上形成外延生长的硅柱。在所述硅柱和所述第一图案化材料层堆叠体之间的第一区域中以及在所述硅柱和所述第二图案化材料层堆叠体之间的第二区域中形成III族-N半导体材料。在所述第一图案化材料层堆叠体和所述第二图案化材料层堆叠体中在与所述栅极电介质层相邻的所述多个ILD层中形成开口。在所述第一区域和所述第二区域中的每一个区域中从所述III族-N半导体材料的所述侧壁去除所述栅极电介质层的部分。在所述第一区域和所述第二区域中的每一个区域中，在所述III族-N半导体材料的暴露侧壁上形成极化电荷感生层的多个部分。在形成在所述第一区域和所述第二区域中的所述III族-N半导体材料上形成掺杂源极结构和掺杂漏极结构。在所述第一图案化材料层堆叠体和所述第二图案化材料层堆叠体中形成图案，以产生电阻栅极电极的第一堆叠体和电阻栅极电极的第二堆叠体。在所述第一区域和所述第二区域中的每一个区域中在所述掺杂漏极结构上形成漏极接触部。
示例18：示例17的方法，其中，形成所述III族-N半导体材料包括形成与所述栅极电介质层相邻的所述III族-N半导体材料。
示例19：示例17的方法，其中，从所述III族-N半导体的所述侧壁去除所述栅极电介质层的部分包括剩下所述栅极电介质层的与所述多个栅极电极层中的每一者相邻的部分。
示例20：示例17和示例18的方法，其中，所述掺杂源极结构形成在所述III族-N半导体材料的所述侧壁上。
示例21：示例17和示例18的方法，其中，所述掺杂漏极结构形成在所述III族-N半导体材料的最上表面上。
示例22：示例17和示例18的方法，其中，形成所述栅极电介质层包括在所述III族-N半导体材料下方形成所述栅极电介质层。

Claims (22)

1.一种半导体器件，包括：
硅柱，设置在衬底上，所述硅柱具有侧壁；
III族-氮化物(N)半导体材料，设置在所述硅柱的所述侧壁上，所述III族-N半导体材料具有侧壁、最上表面和最下表面；
掺杂源极结构，设置在所述III族-N半导体材料上；
掺杂漏极结构，设置在所述III族-N半导体材料上，其中，所述掺杂漏极结构与所述掺杂源极结构间隔开；
第一栅极电介质层，设置在所述III-N族半导体材料的所述侧壁上，所述第一栅极电介质层在所述掺杂源极结构和所述掺杂漏极结构之间，
第一电阻栅极电极，设置在所述第一栅极电介质层上；
第二栅极电介质层，设置在所述III族-N半导体材料上，所述第二栅极电介质层在所述掺杂源极结构和所述掺杂漏极结构之间并与所述第一栅极电介质层间隔开；
第二电阻栅极电极，设置在所述第二栅极电介质层上；
极化电荷感生层，设置在所述III族-N半导体材料的所述侧壁上，所述极化电荷感生层在所述掺杂漏极结构和所述第一栅极电介质层之间，所述极化电荷感生层在所述第一栅极电介质层和所述第二栅极电介质层之间，并且所述极化电荷感生层在所述第二栅极电介质层和所述掺杂源极结构之间；以及
源极金属层，设置在所述掺杂源极结构下方并与所述掺杂源极结构接触。
2.如权利要求1所述的半导体器件，其中，所述第一电阻栅极电极包括与所述第一栅极电介质层接触的第一栅极电极并包括具有蛇形形状的第一电阻器，并且其中，所述第二电阻栅极电极包括与所述第二栅极电介质层接触的第二栅极电极并包括具有所述蛇形形状的第二电阻器。
3.如权利要求1所述的半导体器件，其中，所述III族-N半导体材料包括氮化镓(GaN)。
4.如权利要求1所述的半导体器件，其中，所述极化电荷感生层包括包含铝的III族-N半导体材料。
5.如权利要求1所述的半导体器件，其中，所述掺杂漏极结构设置在所述III族-N半导体材料的最上表面上，并且所述掺杂源极结构设置在所述III族-N半导体材料的所述侧壁上。
6.如权利要求1所述的半导体器件，其中，所述源极金属层在所述III族-N半导体材料下方。
7.如权利要求1所述的半导体器件，其中，所述掺杂源极结构和所述掺杂漏极结构包括n型杂质掺杂剂。
8.如权利要求1所述的半导体器件，其中，所述电阻栅极电极具有至少50千欧的电阻。
9.一种半导体器件，包括：
硅柱，设置在衬底上，所述硅柱具有第一侧壁和与所述第一侧壁相对的第二侧壁；
第一III族-N半导体材料，设置在所述硅柱的所述第一侧壁上，所述第一III族-N半导体材料具有最上表面、最下表面、与所述硅柱的所述第一侧壁相邻的第一侧壁和与所述第一侧壁相对的第二侧壁；
第二III族-N半导体材料，设置在所述硅柱的所述第二侧壁上，所述第二III族-N半导体材料具有最上表面、最下表面、与所述硅柱的所述第二侧壁相邻的第一侧壁和与所述第一侧壁相对的第二侧壁；
第一掺杂源极结构和第二掺杂源极结构，所述第一掺杂源极结构设置在所述第一III族-N半导体材料的所述第二侧壁上，所述第二掺杂源极结构设置在所述第二III族-N半导体材料的所述第二侧壁上；
第一掺杂漏极结构和第二掺杂漏极结构，所述第一掺杂漏极结构设置在所述第一III族-N半导体材料的所述最上表面上，所述第二掺杂漏极结构设置在所述第二III族-N半导体材料的所述最上表面上；
第一极化电荷感生层，设置在所述第一III族-N半导体材料的所述第二侧壁上，且在所述第一掺杂漏极结构和所述第一掺杂源极结构之间；
第二极化电荷感生层，设置在所述第二III族-N半导体材料的所述第二侧壁上，且在所述第二掺杂漏极结构和所述第二掺杂源极结构之间；
第一栅极电介质层和第二栅极电介质层，设置在所述第一III族-N半导体材料的所述第二侧壁上，所述第一栅极电介质层和所述第二栅极电介质层由所述第一极化电荷感生层隔开；
第一电阻栅极电极和第二电阻栅极电极，所述第一电阻栅极电极与所述第一栅极电介质层相邻设置，所述第二电阻栅极电极与所述第二栅极电介质层相邻设置；
第三栅极电介质层和第四栅极电介质层，设置在所述第二III族-N半导体材料的所述第二侧壁上，所述第三栅极介质层和所述第四栅极介质层由所述第二极化电荷感生层隔开；
第三电阻栅极电极和第四电阻栅极电极，所述第三电阻栅极电极与所述第三栅极电介质层相邻设置，所述第四电阻栅极电极与所述第四栅极电介质层相邻设置；
源极金属，具有设置在所述第一III族-N半导体材料下方的第一部分和设置在所述第二III族-N半导体材料下方的第二部分；以及
第一漏极接触部和第二漏极接触部，所述第一漏极接触部设置在所述第一掺杂漏极结构上方，所述第二漏极接触部设置在所述第二掺杂漏极结构上方。
10.如权利要求9所述的半导体器件，其中，所述电阻栅极电极中的每一个电阻栅极电极包括蛇形形状的电阻元件和与所述栅极电介质层接触的栅极电极部分，并且其中，所述栅极电极部分和所述蛇形形状的电阻元件是毗邻的。
11.如权利要求9所述的半导体器件，其中，所述多个电阻栅极电极中的所述每一个电阻栅极电极彼此电耦合。
12.如权利要求9所述的半导体器件，其中，所述III族-N半导体材料包括氮化镓(GaN)。
13.如权利要求9所述的半导体器件，其中，所述极化电荷感生层包括包含铝的III族-N半导体材料。
14.如权利要求9所述的半导体器件，其中，所述第一掺杂源极结构和所述第二掺杂源极结构以及所述第一掺杂漏极结构和所述第二掺杂漏极结构包括n型杂质掺杂剂。
15.如权利要求9所述的半导体结构，其中，每一个电阻栅极电极具有至少50千欧的电阻。
16.如权利要求9所述的半导体器件，其中，所述源极金属的所述第一部分和所述第二部分彼此电耦合。
17.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成源极金属层；
在所述源极金属层上方形成第一材料层堆叠体，所述第一材料层堆叠体包括层间电介质(ILD)和栅极电极层的多个交替层；
在所述源极金属层上方形成第一图案化材料层堆叠体和第二图案化材料层堆叠体；
在所述第一图案化材料层堆叠体和所述第二图案化材料层堆叠体的侧壁上形成栅极电介质层；
在所述第一图案化材料层堆叠体和所述第二图案化材料层堆叠体之间的区域中在所述衬底上形成外延生长的硅柱；
在所述硅柱和所述第一图案化材料层堆叠体之间的第一区域中以及在所述硅柱和所述第二图案化材料层堆叠体之间的第二区域中形成III族-N半导体材料；
在所述第一图案化材料层堆叠体和所述第二图案化材料层堆叠体中在与所述栅极电介质层相邻的所述多个ILD层中形成开口；
在所述第一区域和所述第二区域中的每一个区域中从所述III族-N半导体材料的所述侧壁去除所述栅极电介质层的部分；
在所述第一区域和所述第二区域中的每一个区域中，在所述III族-N半导体材料的暴露侧壁上形成极化电荷感生层的多个部分；
在形成在所述第一区域和所述第二区域中的所述III族-N半导体材料上形成掺杂源极结构和掺杂漏极结构；
在所述第一图案化材料层堆叠体和所述第二图案化材料层堆叠体中形成图案，以产生电阻栅极电极的第一堆叠体和电阻栅极电极的第二堆叠体；以及
在所述第一区域和所述第二区域中的每一个区域中在所述掺杂漏极结构上形成漏极接触部。
18.如权利要求17所述的方法，其中，形成所述III族-N半导体材料包括形成与所述栅极电介质层相邻的所述III族-N半导体材料。
19.如权利要求17所述的方法，其中，从所述III族-N半导体的所述侧壁去除所述栅极电介质层的部分包括剩下所述栅极电介质层的与所述多个栅极电极层中的每一者相邻的部分。
20.如权利要求17所述的方法，其中，所述掺杂源极结构形成在所述III族-N半导体材料的所述侧壁上。
21.如权利要求17所述的方法，其中，所述掺杂漏极结构形成在所述III族-N半导体材料的最上表面上。
22.如权利要求17所述的方法，其中，形成所述栅极电介质层包括在所述III族-N半导体材料下方形成所述栅极电介质层。
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