CN105679828A - 无结垂直三维半导体器件 - Google Patents

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陈青林
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J(G)·利森尼雷耶斯
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Abstract

一种无结垂直三维半导体器件。本发明涉及一种垂直三维半导体器件(10)，包括：位于衬底(104)上的源极层(102)；位于源极层(102)上的重复序列的水平的层堆叠(106)，每个序列包括电隔离层(108)和导电栅极层(110)。层堆叠(106)的电隔离层(108a)与源极层(102)接触，垂直沟道结构(112)延伸穿过水平的层堆叠(106)，金属漏极(114)排布在水平的层堆叠(106)和垂直沟道结构(112)之上。排布该源极层(102)以将电荷载流子注入垂直沟道结构(112)中，排布该金属漏极(114)以从垂直沟道结构(112)提取电荷载流子。垂直沟道结构(112)的导电率响应于施加至水平的层堆叠中的导电栅极层(110)上的电偏压而改变。

Description

无结垂直三维半导体器件
技术领域
本发明涉及一种垂直三维半导体器件以及用于制造这种器件的方法。
背景技术
半导体制造和处理技术在过去50年中的进步，使得集成电路持续具有更小形体尺寸的晶体管器件，这允许在一块芯片上封装更多的电路。这每单位面积增加的容量通常会降低成本或增加功能性以致集成电路中的晶体管数量大体上每两年增加一倍。结果，随着时间的推移，已经提供了可以具有增加功能性的更符合成本效益的电子器件的生产。通常，由于晶体管器件的形体尺寸缩小，器件的性能、每单位的成本以及开关功率消耗降低而速度增加。
然而，随着时间的推移，由于组成构建块(constituentbuildingblock)，即半导体结构，的尺寸变得越来越小，晶体管的缩放变得越来越困难。具有纳米级形体的晶体管不仅需要昂贵的制造技术和工艺，而且小尺寸还可能导致性能受限。作为例子，为了克服例如短沟道效应和漏电流，CMOS技术缩放进入纳米量级(nanometerregime)需要替代的器件结构。
作为替代，垂直器件概念，即基于电流方向是垂直于器件平面的，其允许诸如晶体管的器件元件的有效堆叠，导致形成的堆叠具有每单位面积增加的容量。垂直器件概念还允许在集成电路中的晶体管的增加平行化。
随着对于改善的具有增加的晶体管密度的集成电路的需求的不断增加，必须形成在垂直堆叠中的晶体管器件的数量也在增加。然而，堆叠的缩放，不仅增加了器件的制造和处理需求，而且还导致了用于器件工作所需的驱动电流增加。较大的驱动电流导致增加的功耗还有器件损坏或故障的风险。
因此，需要允许提高晶体管器件耐久性的新的垂直器件概念。
发明内容
本发明的一个目的是提供上述技术和现有技术的改进。
特定目的是提供一种垂直三维，3D，半导体器件，其允许增加容量、工作速度还有缩放的优势。
通过根据本发明独立权利要求的垂直三维半导体器件来实现从本发明的下列描述中将是显而易见的这些和其它目的还有优点。在从属权利要求中定义了优选的实施例。
因此提供了一种垂直三维半导体器件，包括：源极层，位于衬底上；重复序列的水平的层堆叠，位于源极层上，每个序列包括电隔离层和导电栅极层，其中层堆叠的电隔离层与源极层接触，垂直沟道结构延伸穿过水平的层堆叠，金属漏极排布在水平的层堆叠和垂直沟道结构之上，其中排布该源极层以将电荷载流子注入到垂直沟道结构中，排布该金属漏极以从垂直沟道结构提取电荷载流子，并且其中垂直沟道结构的导电率响应于施加至水平的层堆叠的导电栅极层上的电偏压而改变。
通过本发明的手段可能调节金属漏极的电阻。通过调节金属漏极的电阻，可以改善晶体管的尺寸并因此改善晶体管的密度。使用金属漏极允许低的漏极电阻，其带来的是可以减小垂直三维半导体器件的晶体管的尺寸。而且使用具有相对来说低电阻的金属漏极将会导致在器件工作期间产生较少的热量。产生较少热量的事实会导致可以将更多的晶体管包括在同一器件中。这可以有利地通过增加三维半导体器件的堆叠中的层的数量来实现。换句话说，可以在彼此的顶部上堆叠更多的晶体管并且在同时使得过热、损坏和故障的风险降低。还有当使用金属漏极时，可以降低为了操作器件所需要的电压。
而且，可以通过选择在金属漏极中使用的一个或多个金属来调节阈值电压，即通过形成导电沟道而操作器件所需要的电压，因为阈值电压受半导体和在金属漏极中使用的一个或多个金属之间的功函数差影响。
应当注意本申请的上下文中，术语“垂直沟道结构”可以是用于形成垂直三维器件的垂直沟道的任何材料或结构。
垂直三维半导体器件可以是无结器件，其优势在于：在该器件中很少或不存在耗尽区。而且，可以将该器件制造得更小，结果是可以实现更高的晶体管密度。此外，该器件可以变得更易于制造以及制造成本降低。
垂直沟道结构可以包括高迁移率半导体材料。由于材料的电荷载流子表现出增大的迁移率，因此高迁移率半导体材料的使用致使所使用的材料的内部电阻的降低。因此，可以抵消器件中不希望产生的热量。而且，电荷载流子增加的迁移率会引起可能设计更快的器件。
应当注意在本发明的上下文内，术语“高迁移率材料”可以是具有超过硅的电荷载流子迁移率的任何材料。
垂直沟道结构的侧壁表面可以至少部分地被电介质层覆盖。因此该电介质层可以充当栅极氧化物，将该栅极与器件的晶体管的源极和漏极分隔开，由此抵消不希望的电流泄露。
应当注意在本发明的上下文内，术语“侧壁表面”可以是垂直或基本上垂直于衬底的垂直沟道结构的任意表面。
电介质层可由多个层形成，有利的是可以实现更复杂的器件。例如，可以引入电荷捕获层以允许捕获电介质层内的电荷。通过向电荷捕获层选择性注入电荷，可以实现存储效应，其中在电荷捕获层的特定区域中的电荷的存在例如指示一值被存储。而且，通过读出电荷捕获层的上面的存储效应的状态，可能感应出电荷捕获层的特定位置中电荷的存在。
高迁移率半导体材料可以选自由III-V族半导体材料、II-VI族半导体材料、IV-IV族半导体材料和Ge组成的组，其优势在于可以将三维半导体器件的特性调节为适合特定的需要或期望。
金属漏极可以包括过渡金属和/或贵金属，其优势在于可以实现低电阻漏极。
金属漏极可以包括选自由Cu、Al、Ti、W、Ni、Au、TiN、TaN、TaC、NbN、RuTa、Co、Ta、Mo、Pd、Pt、Ru、Ir和Ag组成的组的金属，其优势在于可以将金属漏极的属性调节为适合特定的需要或期望。
源极层可以包括过渡金属和/或贵金属，其优势在于可以调节源极层的属性。
源极层可以包括选自由Cu、Al、Ti、W、Ni、Au、TiN、TaN、TaC、NbN、RuTa、Co、Ta、Mo、Pd、Pt、Ru、Ir和Ag组成的组的金属，其优势在于可以将源极层的属性调节为适合特定的需要或期望。
水平堆叠的栅极层可以包括过渡金属和/或贵金属，其优势在于可以调节栅极层的属性。
水平堆叠的栅极层可以包括选自由Cu、Al、Ti、W、Ni、Au、TiN、TaN、TaC、NbN、RuTa、Co、Ta、Mo、Pd、Pt、Ru、Ir和Ag组成的组的金属，其优势在于可以将栅极层的属性调节为适合特定的需要或期望。
层堆叠中的隔离层可以包括选自由多晶硅、SiO、SiN、SiON、Al2O3、AlN、MgO和碳化物组成的组的材料，其优势在于可以将隔离层的属性调节为适合特定的需要或期望。
该器件可以是存储器件或逻辑器件。
根据另一发明方面，公开了一种用于制造垂直三维半导体器件的方法，包括：提供半导体衬底；在衬底上提供虚源极层；在虚源极层上提供重复序列的水平的层堆叠，每个序列包括电隔离层和虚导电栅极层，其中电隔离层与虚源极层接触；提供垂直沟道结构，其穿过水平的层堆叠而延伸；提供金属漏极，其排布在水平的层堆叠和垂直沟道结构之上；提供垂直开口，其穿过水平的层堆叠和虚源极层，该垂直开口与垂直沟道结构有一定距离；用源极层取代虚源极层并且用导电栅极层取代虚导电栅极层。
根据实施例，虚源极层和虚导电栅极层包括不同材料。
根据实施例，取代虚源极层包括蚀刻虚源极层并以(最终的)源极材料再填充所蚀刻的源极层，由此形成源极层。根据实施例，在以(最终的)源极材料再填充之前，可以在所蚀刻的源极层的侧壁处提供用于肖特基势垒调节的界面层。
根据实施例，取代虚导电栅极层包括蚀刻虚导电栅极层并以(最终的)栅极材料再填充所蚀刻的导电栅极层，由此形成导电栅极层。根据实施例，在以(最终的)栅极材料再填充之前，可以在所蚀刻的栅极层的侧壁处提供用于肖特基势垒调节的界面层。
当研究所附权利要求和下面的描述时，本发明的进一步的特征和优点将会变得显而易见。所属领域技术人员将会认识到，可以在不脱离本发明的范围的前提下，组合本发明的不同特征以产生不同于下文中描述的那些的实施例。
附图说明
现在将通过实例的方式，参考所附示意图描述本发明的实施例，其中：
图1是根据一个实施例的垂直三维半导体器件的初始阶段的横截面图，以及
图2是根据另一实施例的垂直三维半导体器件的初始阶段的横截面图。
图3-7示意性地示出了用于制造根据本发明的实施例的垂直三维半导体器件的中间步骤。
具体实施方式
现在将会在下文中参考附图更充分地描述本发明，在附图中示出了目前优选的本发明的实施例。然而，本发明可以以很多不同的形式实现并且不应解释为限制于此处阐述的实施例。更确切地说，为了彻底性和完整性，以及为了向所属领域技术人员充分地传达本发明的范围而提供这些实施例。
将会理解这里使用术语的“垂直”和“水平”是指如图中所示的特定方向并且这些术语不是对于这里描述的具体实施例的限制。
图1和2示出了垂直三维半导体器件10的初始阶段的横截面图。正如将会在下文进一步描述的，该垂直三维半导体器件10是无结器件。根据一个实施例，如图1中所示，该垂直三维半导体器件10形成垂直逻辑器件100的初始阶段。该垂直逻辑器件100包括衬底104上的源极层102和该源极层102上的重复序列的水平的层堆叠106。每个序列包括电隔离层108和导电栅极层110。布置层堆叠106使得层堆叠106的电隔离层108a与源极层102接触，以在最下面的导电栅极层110a和该源极层102之间提供电隔离。由此缓和该源极层102和该最下面的导电栅极层110a之间的漏电流。将附加的电隔离层108b布置在最上面的导电栅极层110b的顶部上。该垂直逻辑器件100还包括垂直沟道结构112，该结构112延伸穿过水平的层堆叠106和附加的电隔离层108b。金属漏极114布置在该附加的电隔离层108b和该垂直沟道结构112之上。将该附加的电隔离层108b布置为接触该金属漏极114，以在该最上面的导电栅极层110b和该金属栅极114之间提供电隔离。由此缓和该最上面的导电栅极层110b和该金属漏极114之间的漏电流。
以介电层118覆盖该垂直沟道结构112的侧壁表面116使得水平的层堆叠106的导电栅极层110与该垂直沟道结构112的沟道部分120电隔离。
该垂直沟道结构112的该沟道部分120由高迁移率半导体材料形成。
现在将解释该垂直三维半导体器件10的基本功能。布置该源极层102以将电荷载流子注入到该垂直沟道结构112中，布置该金属漏极114以从该垂直沟道结构112中提取电荷载流子。该垂直沟道结构112的导电率响应于被施加至该水平的层堆叠106的导电栅极层110上的电偏压而变化。更具体地，通过电场设置该沟道部分120的电导，该电场是通过将电偏压施加至相应的导电栅极层110而在该沟道部分120中产生的。
垂直逻辑器件的功能和益处是本领域技术人员公知的并且由JiyoungKim等在Nanotechnology(纳米技术)22(2011)中公开的“Astackedmemorydeviceonlogic3Dtechnologyforultra-high-densitydatastorage(用于超高密度数据存储的逻辑3D技术上的层叠存储设备)”中举例说明。
无结器件10可以理解为一种没有沿着该垂直沟道结构120的物理结的晶体管，即在该源极层102、该金属漏极114和该沟道部分120之间没有形成PN、N+N、P+P或P-N结。换句话说，沿着该沟道部分120的掺杂分布基本是均匀的。因此该无结器件可以理解为电阻器，在其中可以通过导电栅极层调节移动载流子密度。因此该无结器件10的优势在于：在该器件中很少或不存在耗尽区使得可以将该器件制造得更小，结果可以实现更高的晶体管密度。此外，该器件10可能变得更易于制造以及制造成本降低。
由于高迁移率半导体材料122的电荷载流子表现出增加的迁移率，因此在该沟道部分120中使用高迁移率半导体材料122致使可以进一步地减小所使用的材料的内部电阻。因此可能抵消该器件中不希望产生的热量。而且，该电荷载流子的增加的迁移率会引起更快的垂直三维半导体器件10。
高迁移率半导体材料122可以选自由III-V族半导体材料、II-VI族半导体材料、IV-IV族半导体材料和Ge组成的组。由此可能调整该电荷载流子迁移率，即电阻。
该导电栅极层110，优选地包括金属使得提供金属导电栅极层110。由于与例如多晶硅相比，金属具有较低的电阻，因此金属导电栅极层110是有利的。而且，金属呈现接近于零的电阻，这是在实践层面掺杂的多晶硅所不能达到的。因此，包括金属的导电栅极层110对于充电和放电该晶体管的栅极电容是有利的以便提供更快的器件10。
使用金属以用于形成导电栅极层110进一步地去掉了在例如多晶硅中普遍观察到的载流子耗尽效应。该载流子耗尽效应，也称作多晶(poly)耗尽效应并在所施加的电场扫空载流子时发生以便在掺杂多晶硅中创建一区域，在该区域中非迁移掺杂原子成为离子化。当将电压施加至栅电极时，该多晶耗尽效应减小了在半导体表面处所期望的电场的强度。减小的电场强度劣化了器件的性能。因此，通过将功函数(ΦM)保持在等于或至少接近于多晶硅栅的值，使用金属导电栅极层110改善了器件性能。由于垂直三维半导体器件10的阈值电压依赖于半导体和作为栅电极而使用的材料之间的功函数差，因此通过进一步改变金属导电栅极层110的金属，可以调节该阈值电压。
通过电介质层118将导电栅极层110与该沟道部分120分离。从而图1的电介质层118形成薄的绝缘层，该绝缘层将导电栅极层110与源极层102和金属漏极114以及沟道部分120分离，该沟道部分120连接该垂直三维半导体器件10的源极层102和金属漏极114。由此该电介质层118减小了来自导电金属层110的电荷电流泄露，这样例如提高了栅极层110调节垂直沟道结构112的导电沟道部分120的电导率的能力。因此可能进一步地降低垂直三维半导体器件10的功耗。
该垂直三维半导体器件10可以视为无结器件，其中当在沟道部分120中施加的偏压创建耗尽区时，在沟道部分120中提供导电沟道。该垂直三维半导体器件10可以因此称作包括金属-绝缘体-半导体场效应晶体管(MISFET)的无结器件10。
根据其它实施例，垂直三维半导体器件10可以称作包括绝缘-栅场效应晶体管或金属-氧化物-半导体场效应晶体管(MOSFET)的无结器件10。
层堆叠106的电隔离层108可以包括选自由多晶硅、SiO、SiN、SiON、Al2O3、AlN、MgO和碳化物构成的组的材料。而且，所属领域的技术人员会认识到可以将不同的材料或材料的组合应用于层堆叠106的绝缘层108。如上所讨论的，可以通过施加的电场调节沟道部分120的导电率。由此通过将合适的电压施加至至少一个导电栅极层110，可以将垂直三维半导体器件10转换为开启状态，以致提供连接源极层102和金属漏极114、允许电流在源极层102和金属漏极114之间流动的导电沟道。一旦垂直三维半导体器件10开启，电流和电压具有近似线性关系意味着垂直沟道结构120的表现类似于电阻器。为了工作，希望在该器件开启时具有低的金属漏极114对源极层102的电阻RDS(on)。可以通过例如减小垂直沟道结构120的长度使得电流路径的实际长度被减小而实现这一点。还有在源极层102和金属漏极114中低电阻材料的使用将有助于减小RDS(on)的值，正如将会在下文中更详细地讨论的。
如上公开的提供金属漏极114，以进一步减小垂直三维半导体器件10的电阻。
使用金属漏极114是有利的，因为其可能提供具有相比于半导体材料更低电阻的漏极。通过使用用于形成金属漏极的不同金属还可能调节金属漏极的电阻。通过调节金属漏极114的电阻，可以减小RDS(on)的值。从而可能改善垂直沟道结构120的长度使得大量的元件，即导电栅极层110可以包括在垂直三维半导体器件10之内。换句话说，使用金属漏极114允许较长的垂直沟道结构120并且因此允许较长的电流路径。而且，使用具有相对来说低的电阻的金属漏极114将会导致在工作期间产生较少热量。产生较少热量的事实会使得可以使更多的晶体管包括在同一器件中。这可以有利地通过增加三维半导体器件的堆叠中的层的数量来实现。
而且，可以通过选择在金属漏极114中使用的一种或多种金属来调节阈值电压，即通过形成导电沟道而操作器件所需要的电压。这是因为阈值电压受在金属漏极114中使用的一种或多种金属的电阻和功函数影响。
为了进一步改善垂直三维半导体器件10的电阻，该源极层102优选包括金属。
为了制造包括金属漏极和源极层102的垂直三维半导体器件10；根据某些发明方面的实施例的方法包括：在衬底104上提供虚源极层202。在进一步的处理步骤中，将通过(最终的)源极层102取代该虚源极层202。该虚源极层202优选地包括可以不影响其它层(即在垂直沟道结构中的层堆叠、材料)而容易地移除的材料。该虚源极层202优选地包括不同于虚导电栅极层的材料的材料，因为将虚源极层202替换为(最终的)源极层102与将虚导电栅极层240替换为(最终的)导电栅极层110是分离的处理步骤，为此需要对不同材料的选择性。虚源极层202例如可以包括硅，而虚导电栅极层240包括氮化物。
提供虚源极层202之后，水平的层堆叠106包括交替的电性绝缘层108和虚导电栅极层240，垂直沟道结构112，该方法进一步包括取代虚源极层202和虚导电栅极层240(图3)。通过首先提供穿过水平的层堆叠(106)和虚源极层202的垂直开口220，该垂直开口在与垂直沟道结构112的一定距离处，来完成这种取代(图4)。使用所属领域技术人员众所周知的图案化和蚀刻技术可以完成提供穿过水平的层堆叠106和虚源极层202的垂直开口220。通过提供垂直开口220可以到达虚源极层202。在提供垂直开口220之后，通过使用所属领域的技术人员众所周知的蚀刻技术蚀刻(例如可以使用TMAH蚀刻以用于移除Si虚源极层)该虚源极层202来由源极层102取代该虚源极层202，并且此后以源极层202材料，优选地根据本发明的实施例的金属来填充所蚀刻的层(图5)。根据实施例，在以源极层202材料填充所蚀刻的层之前，可以在所蚀刻的层的侧壁处提供界面层以用于肖特基势垒高度调节。在通过源极层102取代虚源极层202之后，为了密封金属源极层102，可以以氧化物填充源极层的剩余部分。此后使用同一垂直开口202，可以通过导电栅极层110取代虚导电栅极层240。例如，可以使用湿法蚀刻(H3PO4)移除氮化物虚栅极240(图6)并且此后可以以最终的(金属)栅极层再填充所蚀刻的栅极层(图7)。还有此处可以首先沿着所蚀刻的栅极层的侧壁提供界面层以用于肖特基势垒高度调节。在取代虚源极层和虚栅极层之后，以诸如氧化物的电介质材料填充剩余的垂直开口(图7)。
金属漏极114和金属源极层102可以包括过渡金属和/或贵金属，其优势在于可以实现低电阻。
金属漏极114和金属源极层102可以包括选自由Cu、Al、Ti、W、Ni、Au、TiN、TaN、TaC、NbN、RuTa、Co、Ta、Mo、Pd、Pt、Ru、Ir和Ag组成的组中的金属，其优势在于可以将金属漏极114和金属源极层102的属性调节为适应特定的需要或期望。
金属漏极114和金属源极层102可以包括几个金属层。
金属漏极114和金属源极层102可以由单个金属制得。
用于形成金属漏极114和金属源极层102的金属可以是相同的或不同的。
为此，导电栅极层110可以包括选自上述关于金属漏极114和金属源极层102所描述的组的金属。此外，所属领域技术人员认识到，可以使用不同材料或材料的组合以用于导电栅极层110。
这样描述的金属可以包括金属层，这些金属层可以提高应变能力并且多亏在金属内部的电子的布置使在栅极层中存在更小的电流扰动。
衬底104是诸如硅、砷化镓(GaAs)、磷砷化镓(GaAsP)、磷化铟(InP)、锗(Ge)或锗化硅(SiGe)衬底的半导体衬底。在其它实施例中，衬底104除了半导体衬底部分之外可以例如包括诸如SiO2或Si3N4的绝缘层。因而，术语衬底104还包括玻璃上硅、蓝宝石上硅衬底。此外，衬底104可以是任何其它基体，在其上形成层，例如玻璃或金属层。因此，衬底104可以是诸如空白晶片(blanketwafer)的晶片或者可以是施加至另一基体材料的层，例如向较低层上生长的外延层。
为了制造垂直沟道结构112，可以穿过水平的层堆叠106以及附加的电隔离层108b形成垂直开口(未示出)。该垂直开口可以是穿过层堆叠106而延伸的孔或沟槽。可以使用所属领域技术人员众所周知的标准处理技术实现垂直开口的形成。
可以使用所属领域技术人员众所周知的标准沉积技术形成层堆叠106，该标准沉积技术例如是原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、更优选地是低压CVD(LPCVD)或可替换地是等离子体增强CVD(PECVD)。
为了制造根据某些发明的方面的实施例的垂直三维半导体器件，通过层的重复序列可以首先形成层堆叠，其中每个序列包括电隔离层108和虚导电栅极层240(图3)。虚导电栅极层240优选地包括在进一步处理步骤中可以容易地被移除的材料，即为了将虚导电栅极层240替换为最终的导电栅极层110。该虚导电栅极层240例如可以包括氮化物。
依赖于选择可以通过许多方式沉积包括所描述的层的金属，例如可以使用金属蒸发、溅射、化学气相沉积(CVD)、原子层沉积(ALD)等。
通过化学气相沉积(CVD)或者更优选地通过低压化学气相沉积(LPCVD)可以形成沟道部分120。可替换地，通过选择性外延生长、使用诸如分子束外延(MBE)或金属-有机化学气相沉积(MOCVD)的技术，可以将沟道部分120提供进入孔中。
还应当注意的是，当提供金属漏极114并且还有金属源极层102和/或金属导电栅极层110时，使用金属代替半导体减小了用于制造垂直三维半导体器件10的热预算。例如较低的热预算减少了与原子扩散和/或由具有不同热属性的不同材料引起的应变有关的问题。因此提供了改进的垂直三维半导体器件10。
图2示出了根据另一实施例的垂直三维半导体器件10的初始阶段的横截面侧视图。该垂直三维半导体器件10形成垂直存储器件200的初始阶段。垂直三维半导体器件10是如上所述的无结器件。该垂直存储器件200的主要特征与上面描述的用于垂直逻辑器件100的相同，并且参考了上述特征。
然而，电介质层218是通过多个层218a、218b和218c形成的。为了提供存储功能，排列多个层218a、218b和218c以分别形成：1)多晶硅层间(interpoly)电介质，IPD或栅间(intergate)电介质IGD，也称作电荷阻挡层218a，2)电荷隧穿层218b，以及3)介于层218a和218b之间的电荷存储层218c。
电荷阻挡层218a提供在电荷存储层218c中的电荷保留。该电荷阻挡层218a还有利于导电栅极层110和电荷存储层218c之间的电容耦合，其允许读出或编程电荷状态。
电荷隧穿层的名字来源于以下事实，擦除操作以及在某些情况下的编程操作都通过使用量子力学隧道效应穿过该电介质层218b而发生。
在层218a和218b之间中的电荷存储层218c的一部分将构成垂直存储器200的存储元件。
因此，引入电荷存储层218c以允许用于电介质层218之内的电荷存储/捕获。通过选择性地向电荷存储层218c注入电荷，可以实现存储效应，其中在电荷存储层218c的特定区域中的电荷存在，例如表示了一个值被存储。而且，通过读出电荷存储层218c的上面的存储效应的状态，可能感应出该存储层的特定位置中电荷的存在。
在垂直存储器的后续阶段(未示出)中，可以图案化该电荷存储层使得形成被隔离的存储单元，在相应于具有导电栅极层110的垂直沟道结构112的界面的位置处，存储在电荷存储层218c中的电荷由此可以提供垂直存储器200的非易失存储功能。
在其最简单的形式中，层堆叠106可以仅包括三个导电栅极层110，其中最下面导电栅极层110a形成下面的选择栅，最上面导电栅极层110b形成上面的选择栅，并且中间导电层110形成控制栅。为了垂直存储器的更高的密度，层堆叠106优选包括介于大约8至64个，或者甚至更多个导电栅极层110。
导电栅极层110的形成可以包括通常称作替代金属栅极，RMG，处理的处理步骤。RMG扩大了为了功函数调节和可靠性控制的材料选择的范围。进一步的优点是较低的栅电阻并用于提供迁移性改进的工具。
通过使用金属的导电栅极层110，形成控制栅结构以用于控制沟道部分120的导电率。该金属进一步允许控制栅结构的降低电阻率，其提高了可能控制垂直存储器200的速度。
电荷存储层218c可以包括半导体和金属层的堆叠。
这里使用金属还提供了为垂直存储器定制能带图的可能性。依赖于诸如选自金属蒸发、溅射、化学气相沉积(CVD)、原子层沉积(ALD)等的多种方式的选择可以沉积包括多层的该金属。
电荷阻挡层218a可以包括含有电介质层的氮化物的堆叠，该电介质层夹在含有电介质层的两个氧化物之间，未示出。例如Si3N4层的堆叠可以夹在两个SiO2层之间。这种堆叠通常称作ONO或氧化物/氮化物/氧化物堆叠。
金属漏极114和其它材料选择的功能和好处已在上面关于垂直逻辑器件100中描述了，也可以适用于垂直存储器200。为了避免过度重复，可参考上述内容。
对于垂直三维半导体器件10来说，阈值电压通常被定义为在源极和漏极之间产生导电路径，即为了提供穿过沟道部分120的电流，所需的最小电压差。通过选择由来自上面公开的金属的组的金属形成的或包括所述金属的金属漏极114，获得了有效调节功函数，以使对于在电介质层和沟道部分120中使用的材料获得改进的能带对准。结果减小了阈值电压。因此，获得了提高的垂直三维半导体器件10的功率效率。通过进一步提供导电栅极层110和/或金属源极层102，进一步提高了垂直三维半导体器件的功率效率。
所属领域的技术人员会认识到，本发明决不限于上述的优选实施例。相反，在所附权利要求的范围内的很多修改和改变都是可能的。
源极层102可以是半导体材料或包括半导体材料。
沟道部分120可以包括半导体材料或半导体与电介质材料的混合。
沟道部分120的半导体材料可以包括硅。
而且，沟道部分120可以包括所谓的半导体沟道衬里的附加层，未示出，该半导体沟道衬里包围或部分包围沟道部分120的半导体材料或电介质材料。这样的布置可以称作通心粉型(Macaroni-type)结构。
导电栅极层110可以包括重掺杂多晶硅。
垂直沟道结构112可以部分地由电介质层覆盖，使得至少水平的层堆叠106的导电栅极层110与垂直沟道结构112的导电部分电隔离。
电介质层118、218，电荷阻挡层218a和/或电荷隧穿层218b可以包括诸如Al2O3、HfAlO或HfO2的高-k电介质层或者高-k与低-k材料的组合。
电介质层118、218，电荷阻挡层218a和/或电荷隧穿层218b可以包括SiO2。
可以使用垂直逻辑器件100以形成诸如NOR、NAND和反相逻辑门的堆叠的逻辑结构。
此外，所属领域技术人员在实施所声称的发明中可以理解和实现对所公开的实施例的改变，其中所声称的发明来自于附图的研究、公开以及所附的权利要求。单词“包括”不排除其它元件或步骤，并且不定冠词“一”或“一个”不排除多个。仅仅是在相互不同的从属权利要求中记载的某些措施的事实不表示不能有利地使用这些措施的组合。

Claims (15)

1.一种垂直三维半导体器件(10)，包括：
源极层(102)，位于衬底(104)上；
重复序列的水平的层堆叠(106)，位于源极层(102)上，每个序列包括电隔离层(108)和导电栅极层(110)，其中层堆叠(106)的电隔离层(108a)与源极层(102)接触，
垂直沟道结构(112)，延伸穿过水平的层堆叠(106)，
金属漏极(114)，排布在水平的层堆叠(106)和垂直沟道结构(112)之上，
其中排布该源极层(102)以将电荷载流子注入垂直沟道结构(112)中，排布该金属漏极(114)以从垂直沟道结构(112)提取电荷载流子，并且
其中垂直沟道结构(112)的导电率响应于施加至水平的层堆叠的导电栅极层(110)上的电偏压而改变。
2.根据权利要求1的器件(10)，其中垂直三维半导体器件(10)是无结器件。
3.根据权利要求1或2的器件(10)，其中垂直沟道结构(112)包括高迁移率半导体材料。
4.根据前述任一权利要求的器件(10)，其中垂直沟道结构(112)的侧壁表面(116)至少部分地由电介质层(118，218)覆盖。
5.根据前述任一权利要求的器件(10)，其中电介质层(118，218)由多个层(218a，218b，218c)形成。
6.根据权利要求3-5的任一个的器件(10)，其中高迁移率半导体材料选自由III-V族半导体材料、II-VI族半导体材料、IV-IV族半导体材料和Ge组成的组。
7.根据前述任一权利要求的器件(10)，其中金属漏极(114)包括过渡金属和/或贵金属。
8.根据前述任一权利要求的器件(10)，其中金属漏极(114)包括选自由Cu、Al、Ti、W、Ni、Au、TiN、TaN、TaC、NbN、RuTa、Co、Ta、Mo、Pd、Pt、Ru、Ir和Ag组成的组的金属。
9.根据前述任一权利要求的器件(10)，其中源极层(102)包括过渡金属和/或贵金属。
10.根据前述任一权利要求的器件(10)，其中源极层(102)包括选自由Cu、Al、Ti、W、Ni、Au、TiN、TaN、TaC、NbN、RuTa、Co、Ta、Mo、Pd、Pt、Ru、Ir和Ag组成的组的金属。
11.根据前述任一权利要求的器件(10)，其中水平堆叠(106)的栅极层(110)包括过渡金属和/或贵金属。
12.根据前述任一权利要求的器件(10)，其中水平堆叠(106)的栅极层(110)包括选自由Cu、Al、Ti、W、Ni、Au、TiN、TaN、TaC、NbN、RuTa、Co、Ta、Mo、Pd、Pt、Ru、Ir和Ag组成的组的金属。
13.根据前述任一权利要求的器件(10)，其中堆叠的层(106)的隔离层(108)包括选自由多晶硅、SiO、SiN、SiON、Al2O3、AlN、MgO和碳化物组成的组的材料。
14.根据前述任一权利要求的器件(10)，其中该器件(10)是存储器件(200)或逻辑器件(100)。
15.一种用于制造垂直三维半导体器件的方法，包括：
-提供半导体衬底(104)；
-在衬底(104)上提供虚源极层(202)；
-在虚源极层(202)上提供重复序列的水平的层堆叠(106)，每个序列包括电隔离层(108)和虚导电栅极层(240)，其中电隔离层(108a)与虚源极层(202)接触；
-提供垂直沟道结构(112)，其穿过水平的层堆叠(106)而延伸；
-提供金属漏极(114)，其排布在水平的层堆叠(106)和垂直沟道结构(112)之上；
-提供垂直开口(220)，其穿过水平的层堆叠(106)和虚源极层(202)，该垂直开口与垂直沟道结构(112)有一定距离；
-用源极层(102)取代虚源极层(202)并且
-用导电栅极层(110)取代虚导电栅极层(240)。
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