CN109671629B - 栅电极结构中的负电容匹配 - Google Patents

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Abstract

本发明提供了一种栅电极结构中的负电容匹配。可以提供晶体管元件的栅电极结构作为负电容器部分和浮置电极部分的串联连接。当形成负电容器部分时，可以基于两种不同的机制或制造工艺调整负电容的值，从而提供正浮置栅电极部分和负电容器部分的优异匹配。例如，可以基于独立的制造工艺调整铁电材料的层厚度和电介质材料的有效电容区域。

Description

栅电极结构中的负电容匹配
技术领域
一般地，本公开涉及其中可以基于浮置栅电极部分和形成负电容器的电极部分形成栅电极结构的技术和相关的半导体器件。
背景技术
在过去的几十年中，在半导体器件领域已经取得了重大进展，其中特别是复杂的CMOS(互补金属氧化物半导体)技术可以被认为是该发展的主要贡献者。在CMOS技术中，可以将大量的P型和N型晶体管元件集成到单个半导体芯片中，以便在功能上彼此连接之后获得高度复杂的功能单元，诸如复杂的控制电路、微控制器、CPU(中央处理单元)等。在性能和集成密度方面的显著进步与诸如各个晶体管元件的栅极长度的晶体管元件的尺寸的持续减小相关联。
尽管特别是场效应晶体管的栅极长度的临界尺寸的减小可能不仅有助于减小电路元件的尺寸，从而提高集成密度，另外，场效应晶体管的导电沟道的长度的减小也可以导致增加的切换速度，从而允许以增加的时钟频率操作复杂的集成电路。另一方面，诸如场效应晶体管的栅极长度的临界特征尺寸的持续减小也伴随着某些可能必须解决的副作用，以便不会过度抵消由减小晶体管尺寸所获得的许多优点。例如，在进一步减小场效应晶体管的沟道长度之后，将沟道从高欧姆状态控制到低欧姆状态(反之亦然)的能力可能由于多个相应的效应而劣化，上述效应也被称为“短沟道”效应，其中，特别地，负边缘效应可以在场效应晶体管的整体可控性方面发挥越来越大的作用。因此，已经做出巨大努力以提供即使在提供减小的长度时可以允许对半导体沟道进行优异控制的改进机制，该减小的长度在当前可用的先进器件代中可以是30nm以及显著更小，而额外可以使用诸如鳍FET的三维晶体管架构，以便获得优异的沟道控制，其中各个半导体鳍可以具有20nm以及更小的宽度。
例如，对于给定的栅极电压，即，晶体管元件的栅电极结构和源极端子之间的电压，栅电极与沟道区之间的电容耦合以及由此的一般的沟道可控性可以通过减小对应栅极电介质材料的厚度而增加。然而，栅极电介质材料厚度的减小受到材料抵抗给定栅极电压的电击穿的能力以及材料将漏电流维持在适度低水平的能力的限制。由于标准的基于二氧化硅的电介质材料可能对于复杂的栅电极结构不再足够，因此通常使用所谓的“高k”电介质材料，其代替标准的基于二氧化硅的电介质材料或与标准的基于二氧化硅的电介质材料组合，以提供在适度物理厚度下的高电容耦合，以便限制流入和流过栅极电介质材料的漏电流。高k电介质材料通常被理解为在关于确定薄膜的介电特性的典型测量条件下具有至少20的介电常数的电介质材料。因此，近年来已经开发了多种复杂的制造方案，以便将复杂的高k电介质材料实现到复杂晶体管元件的栅电极结构中。例如，在用于形成平面晶体管元件的一些方法中，与也可用于调整功函数以及由此调整各个晶体管的阈值电压的适当的含金属材料层组合的高k电介质材料可以在早期制造阶段形成。在其他方法中，可以在虚设电极结构的基础上在后期制造阶段提供这些材料，由此可以有效地用于形成各个晶体管元件的基础配置以及随后在形成接触元件之前的后期制造阶段中的栅电极结构的形成。
现代集成电路的另一趋势是对降低的工作电压的需求，因为降低的工作电压通常可以导致由于静态漏电流的减少等而降低的功耗。此外，相对于到外部电源的连接，特别是对于电池供电的器件等，降低的工作电压可以是进一步有利的。另一方面，对于栅电极结构中的复杂电介质材料的给定物理厚度，电源电压的相应减小以及由此的栅电压可能导致降低的开关速度和减小的导通电流，这可能导致降低整体性能。因此，尽管就功耗而言，可以认为电源电压的降低基本上是有利的，但是在功耗与晶体管的性能之间可能存在折衷。
众所周知，晶体管元件的阈值电压表示“填充”(对于增强型晶体管)或“清空”(对于耗尽型晶体管)相应的晶体管元件的沟道区中的耗尽区所需的栅极电压。然而，对于高度缩放的晶体管，阈值电压可能不再被很好地控制，因为即使当栅极电压低于阈值电压时也可能发生显著的电流流动。通常，观察到亚阈值电流，其基本上与栅极电压具有指数关系；为了使泄漏最小化，期望使亚阈值区域中的漏电流对栅极电压的响应最大化。因此，该亚阈值摆幅(swing)表示用于估计晶体管性能的基本标准。还应注意，在常规的MOSFET中，亚阈值斜率具有不能进一步减小的基本热力学最小值。
高k电介质材料的新近发展已表明，一些高k材料也可以表现出铁电特性。除了铁电材料的诸如非易失性存储器的许多其他应用之外，铁电材料还可以表现出负电容特性。当集成在晶体管栅电极中时，由于作为负电容器集成的结果的源自本征栅极电容器的内部电压增益的驱动电流和亚阈值斜率的改善，整体晶体管性能被增强。特别地，该内部电压增益现象可以允许克服亚阈值斜率中的基本热限制。
在MOSFET中，栅电极结构通常可以理解为MOS电容器，该MOS电容器具有栅极金属形式的第一电极和由沟道的反型层中的自由电荷载流子形成的第二电极，而对于给定的栅电极的几何结构，栅极电介质的厚度和材料成分基本上确定有效电容。因此，当向栅电极施加适当的电压时，在用于增强型晶体管的沟道区中发生电荷累积，其中该效应由栅极的固有电容确定。
如所讨论的，期望降低电源电压以降低功耗。因此，已经提出添加与栅极电介质电容器串联的负电容，以便获得负电容和正栅极电容的串联组合。在正电容器与负电容器之间形成电容分压器，使得在一组特定的正和负电容值下，跨越本征电介质正电容器的电压可以高于施加到整个栅电极的电压。该电压增益强烈地取决于负电容和正电容的串联连接的配置以及正电容与负电容的相对值。因此，为了在栅电极结构中实现负电容，已经提出在经典栅极电介质或栅电极的顶部上形成铁电材料，其中正和负这两个电容器层的材料特性和厚度与整体几何配置组合强烈地影响观察到的内部电压增益效应。
例如，在Li等的“不具有滞后的亚60mV摆幅负电容鳍FET(Sub-60mV-swingNegative-Capacitance FinFET without Hysteresis),”IEDM 15:620-623,IEEE 2015中，描述了鳍FET晶体管和相应的制造技术，其中负电容器被串联连接到浮置栅电极结构。当在电路中包括负电容器时，在将电压直接施加到浮置栅电极的情况下，观察到的亚阈值摆幅被显著改善。进一步示出，通过适当地选择负电容的值，可以避免导通电流对栅极电压滞后。虽然这表明在整体晶体管性能方面可以有显著提升，诸如亚阈值摆幅、导通电流等的减小，但是，如前所述，总负电容相对于总正栅极电容的适当匹配是用于获得整体优异晶体管性能的重要但尚未解决的方面。
特别地，针对典型的栅电极结构(其然后可以用作浮置栅极)使负电容与正电容匹配似乎是一项非常具有挑战性的任务，因为典型的铁电材料的介电常数高，而现代CMOS栅极集成中的可用空间被高度限制，需要非常薄的膜以适合缩放的栅电极。结果，为了实现期望的内部电压增益以提高性能，简单的集成方案导致不期望的电容比。
鉴于上述情况，本公开涉及用于半导体器件的制造技术，在该半导体器件中，可以在栅电极结构中实现负电容器，同时避免或至少减少上述一个或多个问题的影响。
发明内容
以下给出本发明的简化摘要，以提供对本发明的某些方面的基本理解。此摘要并非本发明的详尽概述。它并非旨在识别本发明的关键或核心要素或描绘本发明的范围。其唯一目的是要以简化的形式呈现一些概念，作为稍后讨论的更详细描述的序言。
本公开主要基于如下概念：通过将负电容器包含到栅电极结构中可以实现晶体管性能的显著提升。也就是说，先前已经示出可以实现导通电流和亚阈值摆幅的显著改善，然而，负栅极电容与正栅极电介质电容的适当匹配是关键的。在这方面，已经认识到，对于复杂的技术节点，可以通过调整负电容器的电介质的有效厚度以及由此产生的负电容的有效区域来实现用于调整期望的负电容以改善匹配的有效机制，而不影响晶体管的整体可扩展性。
在本文公开的一些示例性实施例中，可以以替代栅极制造方法有效地实现将负电容包含到栅电极结构中，其中可以在后期制造阶段中形成用于提供适当的高k和金属栅极的凹部，以及该凹部可以进一步凹陷以提供用于自对准接触的保护帽材料。以这种方式，也可以采用相应的凹部或开口使具有铁电特性的电介质材料包含在现存的高k金属栅极结构之上，而下面的栅电极结构由此可以形成为通过上覆的负电容而电容耦合到上金属电极的浮置栅极结构。在形成负电容器期间，可以基于至少两种不同的机制有利地调整该系统的最终特性。
本文所公开的一个示例性方法包括形成与晶体管元件的栅电极结构的浮置电极部分邻近并电容耦合到栅电极结构的浮置电极部分的栅电极结构的负电容器电极部分。此外，该方法包括通过独立地调整负电容器部分的电介质材料的有效区域和电介质材料的厚度来调整负电容器电极部分的电容。
本文公开的另一示例性方法包括执行至少一个第一制造方法以调整晶体管元件的栅电极结构的第一和第二部分的有效表面区域，其中第一和第二部分将彼此电容耦合。另外，该方法包括执行至少一个第二制造方法以形成预定厚度的电介质材料，其中预定厚度的电介质材料的区域对应于有效表面区域。
根据本文公开的又一实施例，提供了一种半导体器件，其包括邻近晶体管元件的沟道区形成的栅电极结构，其中栅电极结构包括浮置电极部分和经由铁电材料电容耦合到该浮置电极部分的负电容器电极部分。铁电材料被电介质隔离物和导电材料中的一者横向包围。
附图说明
通过结合附图参考以下描述，可以理解本公开，其中相同的参考标号表示相同的元件，并且其中：
图1A-1G示意性地示出了根据示例性实施例的在开口和用于调整负电容值的电介质隔离物元件的基础上形成包括负电容器部分和浮置栅极部分的栅电极结构的各种制造阶段期间的半导体器件的横截面图；
图2A-2F示意性地示出了根据另外的示例性实施例的在使用电介质隔离物和用于填充剩余开口的特定沉积形成包括浮置栅电极部分和负电容器部分的栅电极结构的各种制造阶段期间的半导体器件的横截面图；以及
图3A-3E示意性地示出了根据又一示例性实施例的在各种制造阶段期间的半导体器件的横截面图，其中，特别地，在形成诸如负电容器部分的铁电材料的电介质材料之前，可以基于用于限定浮置栅电极部分的电极材料的有效区域的导电侧壁隔离物来调整有效电容区域。
尽管本文公开的主题允许各种变型和替代的形式，但是其具体实施例已通过附图中的例子的方式而示出，并且在此被详细描述。然而，应当理解，这里对具体实施例的描述并非旨在将本发明限制于所公开的特定形式，相反，其目的在于涵盖落入由所附权利要求限定的本发明的精神和范围内的所有变型、等同物和替代物。
具体实施方式
在以下描述中，为了说明的目的，阐述了许多具体细节以便提供对示例性实施例的透彻理解。然而，显而易见的是，示例性实施例可以在没有这些具体细节的情况下或者利用等同布置来实践。在其他例子中，以框图形式示出了公知的结构和器件，以避免不必要地模糊示例性实施例。另外，除非另外指明，否则在说明书和权利要求中使用的表示成分、反应条件等的数量、比率和数值性质的所有数字在所有情况下均应被理解为由术语“约”修饰。
下面描述本发明的各种示例性实施例。为了清楚起见，在本说明书中未描述实际实施的全部特征。当然，将理解，在任何这样的实际实施例的开发中，必须进行大量的实施特定的决定以实现开发者的特定目标，例如遵循系统相关和业务相关的限制，这些限制将从一个实施到另一个实施而变化。此外，将理解，这样的开发努力可能是复杂且耗时的，但是对于受益于本公开的本领域的普通技术人员来说，这将仍是常规的任务。
现在将参考附图描述本公开。为了说明的目的，仅在附图中示意性地描绘出各种结构、系统和装置，以便不使本领域的技术人员公知的细节混淆本发明。然而，包括附图是为了描述和解释本公开的示例性的例子。本文使用的词和短语应被理解和解释为具有与相关领域的技术人员对这些词和短语的理解一致的含义。没有特定的术语或短语的定义(即，不同于本领域的技术人员所理解的普通或常用意义的定义)旨在通过本文中的术语或短语的一致使用来暗示。就术语或短语旨在具有特殊含义(即，本领域的技术人员所理解的含义以外的含义)而言，这种特殊定义应该以为术语或短语直接且明确地提供特殊定义的定义性方式在说明书中明确地阐述。
在本公开的示例性实施例中，已经实现了一种概念，根据该概念，可以在基于几何配置和与特定器件代或技术节点兼容的材料形成的浮置栅电极部分的基础上形成晶体管元件的栅电极结构。而此外，可以基于使能负电容的特性与浮置栅电极部分适当地适应或匹配的工艺技术，将负电容包含到栅电极结构中。已经认识到，特别地，具有铁电特性的电介质材料的层厚度和这种电介质材料的有效电容区域可以提供有效的机制，用于具体调整最终获得的负电容以及由此的精细调谐栅电极结构的整体性能的可能性。如上所述，负电容的适当的精细调谐或匹配会导致优异的性能，例如，关于避免滞后特性以及实现高导通电流和60mV/倍程(decade)以及显著更小的降低的亚阈值摆幅。
另一方面，可以保持与现有工艺技术的高度兼容性，从而不会过度地影响整体制造成本。在这方面，已经认识到，其中可以在后期制造阶段使栅电极结构的电极材料凹陷以便例如包含用于自对准接触工艺技术的适当的电介质材料的工艺方案，可以有利地用作在先前建立的栅电极结构之上形成负电容的起点，从而将先前建立的栅电极结构形成为电容耦合到上覆负电容器的浮置栅电极部分。同时，可以使用各种工艺技术，诸如广为接受的沉积技术和高度兼容的材料，以便在调整负电容的电介质材料的有效厚度及其电容区域时提供优异的工艺控制，在示例性实施例中，电介质材料可以是铁电材料或可具有铁电特性。
在实施工艺方案时，已经认识到可以应用至少两种不同工艺的策略以便调整负电容的所需特性，诸如基于各种沉积方案的具有良好限定的厚度的电介质或导电隔离物材料的沉积以及具有铁电特性的电介质材料的沉积，以便还独立地调整其有效电容厚度。
图1A示意性地示出了处于中高级制造阶段的半导体器件100的横截面图。如图所示，半导体器件100可以包括晶体管元件150，诸如P型晶体管或N型晶体管，其中应当理解，通常依赖于整体电路配置，两种类型的晶体管元件可以存在于半导体器件100中。应理解，本公开的概念可以容易地应用于任何类型的晶体管元件。
晶体管元件150可以包括形成在相应沟道区151之上的栅电极结构130，该沟道区151可以表示具有适当特性的半导体区，以便在施加适当电势时用作晶体管元件150的沟道，这可以由此作用于沟道区151中的电荷载流子，如先前已讨论的。在一些示例性实施例中，沟道区151可以基于晶体半导体材料形成，诸如硅、锗、硅/锗等，其中，在其他示例性实施例中，也可以使用包括III-V和/或II-VI族半导体化合物的其他半导体材料。此外，在图1A所示的实施例中，可以假设沟道区151可以由基本上晶体的半导体材料形成，而在其他概念中，也可以使用基本上非晶或微晶的半导体材料。晶体管元件150还可以包括漏极和源极区152，其可以具有任何适当的配置，即，为了降低总接触电阻，这些材料可以以可能与含金属的半导体化合物组合的高度掺杂的晶体半导体材料、高度掺杂的非晶材料等的形式提供。在其他情况下，漏极和源极区152可以以升高或凹陷的几何形状的形式提供，其中可以在表示沟道区151的半导体基础材料的半导体层上形成高度掺杂的半导体材料。通常应理解，任何适当的几何形状或架构可以用于晶体管元件150，其中，特别地，可以根据器件要求选择沟道区的厚度。例如，可以通过在栅电极结构130下方提供具有例如约15nm以及显著更小的减小的厚度的半导体材料来频繁地实现基本上耗尽的器件架构，而在其他情况下，相应的基本上耗尽的配置可能是不需要的。类似地，关于半导体器件100的整体配置，可以提供适当的衬底材料101，其可以包括任何适当的载体材料，诸如硅、锗、硅/锗等形式的晶体半导体材料，如果需要，该衬底材料101具有适当的掺杂区域。在其他情况下，可以至少在半导体器件100的一些区域中在衬底材料101中提供掩埋绝缘层(未示出)，以便限定SOI(绝缘体上半导体或绝缘体上硅)架构。
应进一步理解，在一些示例性实施例中，晶体管元件150可以表示平面晶体管配置，即，沟道区151中的电流流动方向可以在基本单个方向上延伸，即，在图1A中为水平方向，而没有典型地在诸如鳍FET结构等的三维晶体管架构中的情况下的电流流动方向的显著变化。在其他实施例中，晶体管元件150可以表示具有鳍或环绕栅极(gate-all-around)配置的三维晶体管，因此所示栅极结构具有进入附图平面的形貌。此外，在其他实施例中，晶体管元件150可以表示垂直取向的晶体管，使得所示的栅极和沟道元件具有超出所示简单情况的附加形貌。在更进一步的实施例中，应该理解的是，所限定的晶体管元件可以进一步集成在具有诸如结构150的多层有源晶体管元件的基本三维或堆叠的架构中。
在该制造阶段中，晶体管元件150可以嵌入接触层级110的一种或多种适当的电介质材料中，该电介质材料例如以氮化硅、二氧化硅等形式提供。因此，晶体管元件150可以被接触层级110的电介质材料钝化，并且可以进一步提供器件层级，在器件层级中可能必须在稍后的制造阶段中形成接触元件，以便连接到晶体管元件150的相应区域以及提供到要形成在接触层级110之上的金属化系统(未示出)的接触。
此外，在该制造阶段，栅电极结构130可以包括形成在结构130的一部分中的开口130O，以便向下延伸到特定的深度，从而暴露栅电极结构130的导电电极材料133和134。也就是说，仍然可以存在由诸如氮化硅、低k材料等的稳健的电介质材料形成的侧壁隔离物135，并且侧壁隔离物135可以横向钝化栅电极结构130并且由此可以可靠地覆盖栅电极结构130的剩余材料的侧壁部分。如稍后将更详细地讨论的，在已形成开口130O之后，栅电极结构130的剩余部分也可以被称为浮置栅电极部分130F，因为在晶体管元件150的操作期间，部分130F可能不具有到用于控制沟道区151的任何参考电压的直接接触。
浮置栅电极部分130F可以包括电介质材料，也称为栅极电介质材料131，其在复杂的应用中可以以高k电介质材料的形式提供，诸如基于氧化铪的材料、基于氧化锆的材料等。应当理解，在形成需要与沟道区151优异的电容耦合的复杂栅电极结构时，可以使用多种电介质材料。因此，任何这种高k电介质材料都可以用于层131。应当理解。在一些示例性实施例中，至少在沟道区151和电介质层131之间形成的界面处可以使用附加的“常规”电介质材料，诸如二氧化硅、氮氧化硅等。如果可能需要这样的常规电介质材料，则可以选择厚度以便对电介质材料131的总电容具有小的影响。此外，可以提供另外的材料层132并且其可以用作功函数调整材料层，该另外的材料层132可以形成以便允许调整晶体管元件150的阈值特性，以及该另外的材料层132可以表示适于调整用于晶体管元件150的基本阈值电压的任何材料。例如，可以提供可能与诸如TiAlC、TiAlN、NbAlC的其他金属物质组合的铝，而在其他情况下，可以将诸如TiN、TaN、TiON的任何其他合适的金属物质包含到层132中。此外，材料134和也可以用作有效的阻挡材料层的电极材料133可以表示实际的电极材料，其中，特别地，材料134可以提供降低的总电阻并且可以以钨、钴等形式提供，而阻挡材料133可以以TiN、TaN等形式提供。
应当理解，栅电极结构130的材料可以在后期制造阶段形成，即，在去除用于制造晶体管元件150的虚设结构的任何虚设材料之后并且在沉积接触层级110的一种或多种电介质材料之后。因此，在去除任何不需要的虚设材料之后，可以在广为接受的沉积技术的基础上形成栅电极结构130的材料系统，从而也在去除任何不需要的虚设材料之后获得的相应开口的侧壁上形成材料131、132和133，同时仍然保留侧壁隔离物135。在其他情况下，栅电极结构130所需的至少一些材料可以在早期制造阶段形成，并且在形成开口130O之后，可以去除其的一部分。
通常，用于形成如图1A所示的半导体器件100的工艺策略可包括以下工艺。
如上所述，在一些示例性实施例中，至少包括诸如材料131的特定的栅极电介质材料、诸如材料132的功函数调整材料以及诸如材料133的电极材料的栅电极结构130可以在早期制造阶段形成，即，在基于适当的隔离结构(未示出)限定适当的有源区并且在衬底材料101中和/或在用于形成沟道区151以及漏极和源极区152的半导体材料中制备掺杂区域之后。如上所述，依赖于整体晶体管配置，适当且广为接受的工艺方案可以被应用以例如用于形成半导体器件100所需的任何类型的晶体管的完全耗尽的沟道区，而相应的栅电极结构可以基于适当的电介质和导电材料形成，其中，栅电极结构130在早期制造阶段可以作为功能结构提供。
在其他情况下，至少关于诸如晶体管元件150的一些晶体管元件可以提供虚设结构。在一些示例性实施例中，当考虑复杂的半导体器件100时，可以基于30nm以及显著更小的沟道长度形成栅电极结构130或其对应的虚设结构。在其他实施例中，栅极长度可以显著更长。如为了获得期望的器件特性所需要的，可以通过执行诸如注入工艺、选择性外延生长工艺、退火工艺等的任何适当的工艺来继续进一步的处理。在进一步高级的制造阶段，用于接触层级110的一种或多种电介质材料可以通过广为接受的工艺技术沉积，然后是平坦化工艺，之后可以是掩模和蚀刻方案，以便去除栅电极结构130的材料的一部分，从而形成开口130O，而在其他情况下，可以基于侧壁隔离物135和相应的掩蔽方案基本上完全去除相应的虚设结构，然后沉积材料131、132、133和134。如上所述，高k电介质材料131的形成可以伴随着通过氧化或其他表面处理沉积或形成常规电介质材料(未示出)。当在该后期制造阶段提供材料131、132、133和134时，可以基于广为接受的沉积技术来沉积材料131、132、133和134。例如，可以通过ALD(原子层沉积)或其他复杂的CVD(化学气相沉积)技术来沉积诸如氧化铪的高k电介质材料。另外，功函数材料132和阻挡材料133可以通过ALD、PVD(物理气相沉积)、金属有机CVD等形成。在沉积电极材料134并平坦化所得的表面形貌之后，可以通过形成蚀刻掩模并相对于侧壁隔离物135选择性去除材料134和133的一部分来继续进一步的处理，从而获得如图1A所示的浮置栅电极部分130F。应当理解，用于去除含金属材料133和134的相应去除工艺在本领域中已经很好地建立，因为在一些广为接受的工艺方案中，这些材料可能必须以何种方式都被凹陷以提供相应的开口，该开口用于在其中形成电介质帽材料，以用于随后的自对准蚀刻工艺，以用于形成连接到栅电极结构130的接触元件。
图1B示意性地示出了处于进一步高级的制造阶段的半导体器件100，其中开口130O的宽度可以减小，如130R所示，这可以通过在开口130O的侧壁上提供具有特定宽度或厚度136W的电介质侧壁隔离物元件136来实现。侧壁隔离物136可以以任何适当的电介质材料的形式提供，该适当的电介质材料在后续处理期间提供所需的沉积能力和兼容性，即，蚀刻电阻率等。例如，在一些示例性实施例中，侧壁隔离物136可以以二氧化铪材料的形式提供。用于形成隔离物136的其他候选者可包括诸如二氧化硅、SiN、SiBCN、SiOCN等的材料。
可以根据广为接受的沉积和蚀刻策略形成侧壁隔离物136，其中可以沉积材料层以便适当地选择宽度或厚度136W。为此，诸如ALD(原子层沉积)或等离子体增强CVD(化学气相沉积)技术的广为接受的、高度保形的沉积技术是可得到的并且可用于形成隔离物元件136的材料相应的保形层。应当理解，二氧化铪或任何上述材料是广为接受的高k电介质材料，其也可以用作栅极电介质材料，例如，用于层131，因此，相应的沉积技术和蚀刻配方也已经很好地建立。之后，可以施加各向异性蚀刻配方，以便从任何水平部分，特别是从开口130O的底部去除材料，从而至少重新暴露材料134。应当理解，如果需要，可以应用附加的清洁配方，其在本领域中也被很好地建立。
因此，通过形成具有适当厚度或宽度136W的电介质侧壁隔离物136，可以提供第一机制，以便调整仍要基于铁电特性的相应电介质材料形成的负电容的特性。
图1C示意性地示出了处于进一步高级的制造阶段的半导体器件100。如图所示，具有铁电特性的电介质材料137可以在开口130O内形成具有特定的层厚度137T(参见图1B)，这可以基于诸如ALD、CVD等的广为接受的沉积配方来实现。例如，层137的材料可以表示当以特定方式沉积和处理时具有铁电能力的高k电介质材料。例如，基于氧化铪的材料、基于氧化铪锆的材料、硅掺杂的基于氧化铪的材料或硅掺杂基于氧化锆、Al掺杂的HfO2、Y掺杂的HfO2、La掺杂的HfO2、Gd掺杂的HfO2、Sr掺杂的HfO2材料可以表示在形成为薄层并暴露于特定工艺条件时表现出铁电特性的电介质材料。应当理解，在一些示例性实施例中，材料136、137可以表现出非常相似的特性，由此，材料137的相应的后沉积处理也可以影响材料136。即使存在这样的影响，但最终获得的仍要基于电介质材料137形成的负电容部分的特性基本上不会受到影响，只要可以基于单独的沉积工艺调整厚度137T以在先前形成的开口130O(参见图1B)的底部处获得期望厚度。此后，可以沉积金属材料138，诸如也可以是用于形成复杂的栅电极结构的广为接受的材料的氮化钛等，以便基本上完全填充剩余的开口，即，层137的侧壁部分之间的空间。材料138的沉积可以通过广为接受的沉积配方然后进行平坦化工艺来完成，而在其他情况下，可以应用选择性蚀刻配方。
图1D示意性地示出了半导体器件100的横截面图，其中可以去除材料138的一部分。这可以基于选择性蚀刻配方来完成，其中与材料137、136、135相比，材料138的蚀刻速率可以显著更高。应当理解，例如用于氮化钛的任何这样的选择性蚀刻配方在本领域中已经很好地建立并且可以用于获得材料138的特定高度水平138H。应当注意，在相应的蚀刻工艺期间，水平器件区域上的材料138的任何其他材料部分可以被去除。
在一些情况下，当具有增加的栅极长度的栅电极结构也经受工艺序列时，可能必须采取额外的措施来保护这种长沟道器件，因为在相应的蚀刻工艺期间蚀刻速率可能更高。因此，与诸如栅电极结构130的具有适度减小的沟道长度的器件相比，这些器件可能被掩蔽并且可能被单独处理。
应当理解，在一些示例性实施例中，在沉积材料137之后，可以应用任何后沉积处理以调整层137的某些材料特性。在其他示例性实施例中，除了执行后沉积处理之外或者替代执行后沉积处理，在沉积材料137之前，可以适当地制备接收材料137的材料的暴露表面区域，以调整例如在沉积之后材料137的粒度，从而也影响最终获得的铁电性程度。
图1E示意性地示出了处于进一步高级的制造阶段的半导体器件100，其中可以相对于材料135和138选择性地去除材料136、137，这可以基于可能与适当的聚合物偏振层结合的选择性各向异性蚀刻配方或各向同性蚀刻来完成。因此，材料138可用于确定去除工艺的适当终止，从而形成材料136、137，以便基本上对应于高度水平138H。因此，在相应的去除工艺期间，可以形成另外的开口130U，其可以随后用于沉积适当的电极材料和电介质帽材料。
图1F示意性地示出了处于制造阶段的半导体器件100，其中可以形成导电材料层138B以便连接到材料138，在一些示例性实施例中，导电材料层138B可以以与材料138相同的材料的形式提供。然而，应该理解，可以使用任何其他导电材料。此外，可以形成诸如钨等的高度导电的金属材料139，并且其可以用作栅电极结构130的有效电极材料。
材料138B、139可以通过广为接受的沉积技术沉积，然后进行平坦化工艺，以便为进一步处理提供基本平坦的表面形貌。因此，借助于导电材料138B、139和138，可以提供负电容器部分130NC的电极，其中材料137可以表示将电极部分130NC电容耦合到浮置栅电极部分130F的电介质材料。为了赋予材料137铁电特性，在工艺流程的任何适当时间，可以执行退火工艺以使材料137结晶。例如，可以在如图1F所示的阶段执行相应的退火工艺，其中材料137的任何非结晶部分(未示出)可以通过CMP容易地从表面区域去除。
图1G示意性地示出了处于进一步高级的制造阶段的半导体器件100，其中可以在栅电极结构130中形成电介质帽材料111，这可以通过基于广为接受的蚀刻配方使材料138B、139凹陷、随后沉积诸如二氧化硅、氮化硅等的适当的电介质材料、然后进行平坦化工艺来实现。
因此，栅电极结构130可以包括电容耦合到浮置电极部分130F的负电容器部分130NC，其中对于给定的材料137的成分和先前执行的处理(即，退火)，部分130NC的负电容可以由材料137的底部的厚度137T和由尺寸130A限定的有效电容区域来限定。另一方面，对于材料137底部的希望的厚度137T及其有效电容区域，选择诸如基于氧化铪的材料的掺杂量的材料成分及其处理将导致希望的电容匹配。也就是说，可以基于两种不同的机制来实现负电容的调整，即，对于给定的材料特性，沉积具有特定厚度137T的层137，而另一方面，尺寸130A以及由此的部分130NC的有效电容区域可以基于隔离物136的厚度或宽度136W来限定。应当理解，尺寸130A原则上也可以取决于厚度137T。然而，应注意，在选择目标厚度137T之后，通过适当地确定侧壁隔离物136的目标宽度136W，仍可以独立地调整尺寸130A。因此，对于给定的浮置栅电极部分130F的配置，具有良好的可预测的和可重复的工艺结果的两个有效机制可以允许负电容部分130NC的电容值的适当精细调谐。因此，可以基于基本上独立且可良好控制的制造工艺来实现这些电极部分的期望匹配，其中还可以另外保持与广为接受的工艺技术的高度兼容性。因此，对于另外给定的晶体管配置，关于给定的电源电压，可以实现关于降低的亚阈值摆幅和增加的导通电流的显著性能改善，而在其他情况下，可以在保留晶体管元件150的所需操作特性的同时降低电源电压。
参考图2A-2F，将描述另外的半导体器件和技术，以便提供包括负电容的栅电极结构，该负电容可以基于至少两种不同的制造工艺进行精细调谐。
图2A示意性地示出了半导体器件200的横截面图，该半导体器件200可以包括基于栅电极结构230形成的晶体管元件250。关于晶体管元件250，可以应用与先前在晶体管元件150的上下文中讨论的那样相同的标准。因此，可以省略对材料、工艺等的任何细节的任何进一步讨论，并且可以参考在图1A的上下文中描述的半导体器件100。类似地，栅电极结构230可以具有如上面在图1A的栅电极结构130的上下文中所讨论的配置。也就是说，栅电极结构230可以包括电介质材料231，诸如可能与常规的电介质材料(未示出)结合的高k电介质材料，接着还包括功函数调整材料232、阻挡材料233以及电极材料234。对于这些材料中的任何一种，可以应用如先前在图1A的栅电极结构130的上下文中讨论的相同的标准。此外，可以基于侧壁隔离物235形成开口230O，也如先前在半导体器件100的上下文中所讨论的那样。
关于用于形成半导体器件200的制造策略，可以参考先前在半导体器件100的上下文中描述的工艺和材料系统。
图2B示意性地示出了在开口230O内形成例如基于如上特定的材料的低k电介质隔离物的电介质侧壁隔离物236之后的半导体器件200，其中侧壁隔离物236可以基于如在图1B的侧壁隔离物136的上下文中描述的类似的材料和工艺技术。特别地，隔离物236可以基于期望的目标厚度或宽度236W形成，这可以通过应用广为接受的沉积技术来实现，也如上所讨论的。
图2C示意性地示出了处于进一步高级的制造阶段的半导体器件200。如图所示，开口230O(参见图2B)可以填充有电介质材料237，该电介质材料237也可以表现出铁电特性，也如前所述。例如，电介质材料237可以具有与侧壁隔离物236类似的材料成分，而在其他情况下，可以使用任何其他适当的高k电介质材料，只要例如在应用适当的预沉积和/或后沉积处理之后可以实现铁电特性。可以基于适当的沉积技术沉积诸如二氧化铪、二氧化锆、二氧化铪锆等的材料237，其中适当地选择沉积参数以便基本上完全填充开口230O(参见图2B)。为此，可以使用ALD工艺序列的相应数量的循环或者可以应用其他CVD配方，以便在材料237的沉积期间获得期望的填充特性。如果需要，可以例如通过平坦化工艺或通过蚀刻工艺去除任何多余的材料，其中良好限定的表面形貌可以在随后的用于去除材料237的至少一部分的去除工艺期间导致优异的工艺控制。
图2D示意性地示出了在通过去除材料237的至少一部分形成开口230U之后的半导体器件200。在所示的实施例中，也可以去除材料236。应当理解，用于去除基于二氧化铪的材料的多个选择性蚀刻配方是可得到的并且可以有利地用于相对于隔离物235选择性地去除至少材料237。在蚀刻工艺期间，可以适当地控制诸如蚀刻时间的至少一个蚀刻参数，以便获得材料237的剩余厚度237T，这由此使能基于电介质材料237的厚度精细调谐所得到的负电容。
如前所述，在一些示例性实施例中，当可能需要对电介质材料237进行相应的后沉积处理以调整其所需的铁电特性时，隔离物236可以以材料特性可能不会经历进一步的实质性变化的材料的形式提供。也就是说，在一些示例性实施例中，隔离物236的材料可具有显著不同的特性，例如，基本上减小的介电常数，以便不显著影响到浮置栅电极部分230F的整体电容耦合。在其他情况下，如上所述，仅材料237的厚度可以减小，并且隔离物236可以基本上保留在开口230U内。
图2E示意性地示出了处于进一步高级的制造阶段的半导体器件200，其中可以形成以诸如氮化钛等的适当的阻挡材料238和诸如钨的高度导电金属239的形式的适当的电极材料，以连接到电介质材料237。关于形成材料238、239，可以使用如先前参考半导体器件100所讨论的类似的技术。也就是说，可以基于广为接受的技术沉积材料238、239的层，并且可以应用诸如化学机械抛光工艺的平面化工艺以获得平坦的表面形貌。因此，可以基于用作电极的材料238、239和用作电容器电介质的电介质材料237来获得负电容器部分230NC。如上所述，电介质侧壁隔离物236也可以对最终获得的电容耦合具有一定的影响，然而，在一些示例性实施例中，与由材料237形成的中心部分相比，其影响的程度显著降低。
图2F示意性地示出了处于进一步高级的制造阶段的半导体器件200。如图所示，可以在栅电极结构230中形成电介质帽材料211，以便提供形成自对准接触元件的能力，如前所述。为此，同样如上所述，可以应用广为接受的工艺策略。
此外，材料237的铁电特性可以通过在工艺流程的任何适当的点退火来建立，该任何适当的点诸如在图2F所示的阶段。可能仍然存在于任何表面区域中的材料237的任何非结晶部分可以通过CMP有效地去除。
因此，栅电极230可以包括具有其电介质材料237的负电容器部分230NC及，在示例性实施例中，电介质材料237包括铁电材料，电介质材料237具有特定厚度237T，该厚度237T的值可以基于形成开口230U(见图2D)的工艺而被适当地调整。也就是说，厚度237T可以由良好可控的蚀刻工艺来限定，从而确保最终获得的部分230NC的负电容的低变化。此外，有效电容区域可以由测量237W限定，即，由材料237的宽度限定，而电介质侧壁隔离物236的影响可以显著减小或者可以忽略不计，例如，通过选择具有相对低的介电常数的适当的电介质材料。因此，宽度237W可以基于用于形成特定宽度236W的隔离物236的良好可控的沉积工艺来限定，如先前所讨论的(图2B)。因此，同样在这种情况下，对于给定的浮置栅电极部分230F的整体配置，可以关于部分230NC获得明确定义的负电容。同样在这种情况下，可以通过与广为接受的工艺策略的高度兼容性来实现上面在器件100的上下文中讨论的优点。
参考图3A-3E，现在将更详细地描述另外的示例性实施例，其中，特别地，可以基于导电侧壁隔离物来调整相应的有效电容区域。
图3A示意性地示出了包括晶体管元件350的半导体器件300，晶体管元件350进而可以包括栅电极结构330。关于半导体器件300和晶体管元件350，可以应用如先前在半导体器件100和200的上下文中讨论的相同的标准。因此，将不再重复可能与栅电极结构330无关的半导体器件300和晶体管元件350的任何具体细节。在这方面，可以参考在半导体器件100和200的上下文中提供的细节。
类似地，该制造阶段的栅电极结构330可以具有与先前在图1A的栅电极结构130和图2A的栅电极结构230的上下文中讨论的类似的配置。也就是说，栅电极结构330可以包括栅极电介质材料331、功函数材料332、阻挡材料333和高度导电电极材料334。此外，可以形成开口330O以暴露导电材料333，同时开口330O的侧壁可以由侧壁隔离物335限定。同样在这种情况下，对于用于形成栅电极结构330等的材料、工艺技术的任何进一步的细节，可以应用与先前在栅电极结构130、230的上下文中讨论的相同的标准。
图3B示意性地示出了处于进一步高级的制造阶段的半导体器件300。如图所示，诸如氮化钛、氮化钽等的导电材料336可以至少形成在开口330O的侧壁的一部分上，即，在隔离物335的表面区域的一部分上。为此，可以应用任何适当的沉积配方，以便在开口330O内形成具有良好限定的厚度的材料层336，为此广为接受的沉积配方是可得到的。此后，可以例如通过任何适当的选择性各向异性蚀刻配方去除材料336的一部分，从而获得特定程度的凹陷336R，这由此可以表示用于控制负电容的机制，如稍后将更详细描述的。
应当理解，在相应的工艺策略中，如果材料334提供足够的蚀刻选择性以便用作有效的蚀刻停止层，则可以从电极材料334之上去除材料336。在其他情况下，可以基于其他适当的蚀刻配方来实现所需的凹陷336R，其中，例如，可以沉积适当的聚合物材料以便可靠地填充开口330O，同时仍然提供基本平坦的表面形貌。在随后的蚀刻工艺中，可以与材料336的暴露部分一起去除先前形成的平坦化层，直到可以实现目标凹陷336R。此后，可以通过诸如等离子体灰化等的任何适当的去除工艺去除平坦化层。在这种情况下，具有相应层厚度的材料336仍然可以存在于电极材料334的顶部，如图3B所示。
图3C示意性地示出了处于进一步高级的制造阶段的半导体器件300。如图所示，可以在开口330O内保形地形成具有呈现铁电特性能力的电介质材料层337，使得可以提供在先前形成的开口330O的底部与导电侧壁隔离物336和材料层336或材料334接触的特定层厚度337T，如上所述。此外，可以在电介质层337上以保形的方式形成适当的导电材料338，诸如氮化钛、氮化钽等。同样在这种情况下，广为接受的沉积技术是可得到的，其中，特别地，可以通过使用诸如ALD等的复杂沉积技术基于适当选择的目标值以高精度调整厚度337T。此后，可以应用广为接受的沉积技术来形成导电层338。
图3D示意性地示出了在使用诸如钨等的高度导电电极材料339填充开口330O(参见图3C)之后的半导体器件300。为此，可以应用广为接受的沉积技术，然后进行平坦化工艺以获得平坦的表面形貌。
图3E示意性地示出了处于进一步高级的制造阶段的半导体器件300。如图所示，材料337、338、339的一部分可以由提供用于使能自对准接触工艺的电介质帽材料311代替，如上面参考半导体器件100、200所讨论的。为此，可以应用广为接受的工艺技术。
此外，如上所述，可以基于选择适当的沉积条件和/或应用诸如退火工艺的预沉积和/或后沉积处理、调制材料336的表面电势等来调整材料337相对于铁电性程度的特性。例如，对材料337退火可以在如图3E所示的阶段进行，从而简化材料337、338和339的凹陷，如上所述。
因此，栅电极结构330可以包括浮置栅电极部分330F，该浮置栅电极部分330F包括高度导电电极材料334和导电材料336，该导电材料336也可以被称为导电侧壁隔离物，该导电侧壁隔离物在一定程度上被包裹在具有所需厚度337T的电介质材料337周围。
因此，栅电极330可以包括由作为电极的导电材料338和339以及例如以铁电材料的形式的电介质材料337形成的负电容器部分330NC。因此，电容耦合通过由导电侧壁隔离物336限定的有效电容区域330A以及当然的底部材料确定，该底部材料可以以如图3E所示的材料336的形式呈现，或者可以是如前所述，当材料336的底部部分在形成凹陷336R期间被去除时，可以以材料334的形式提供。结果，凹陷336R的程度因此可以限定区域330A的尺寸，从而使能基于用于使导电侧壁隔离物336凹陷的工艺序列来调整区域330A。另一方面，对于给定的由材料成分和处理类型限定的材料特性，负电容也由厚度337T限定，该厚度337T可以在形成电介质层337时基于选择适当的沉积参数而独立地调整。因此，所得到的部分330NC的负电容的期望的精细调谐可以通过控制凹陷336R的程度和/或控制厚度337T来实现。例如，当例如通过适当地控制相应的蚀刻时间使凹陷336R的程度减小时，可以增加区域330A，从而也增加负电容的量。
结果，本公开提供了制造策略和所得到的半导体器件，其中晶体管元件的栅电极结构可以被提供作为负电容器部分和浮置电极部分的串联连接。
为此，可以通过提供至少两种不同的机制，即，制造工艺序列，以精确的方式调整栅电极结构的负电容值，以便调整铁电材料的层厚度和电介质材料的有效电容区域，其中层厚度和有效区域由诸如介电常数等的材料特性决定，材料特性进而又取决于材料成分的选择及其处理，即，退火。因此，可以实现实际栅电极结构(即，栅电极结构的浮置电极部分)的正电容和负电容器部分的期望匹配，以便相对于针对给定电源电压的而减小的亚阈值摆幅和增加的导通电流获得优异的晶体管性能，同时避免栅极电压/导通电流特性的滞后。因此，对于给定的整体晶体管配置和给定的电源电压，可以实现减小的漏电流和优异的开关特性，或者对于给定的晶体管性能，通常可以降低电源电压，从而也有助于降低复杂的半导体器件中的总功耗。因此，本文描述的技术可以有效地应用于其中在已将晶体管嵌入接触层级的层间电介质材料中之后实现最终栅电极特性的策略。在一些方法中，诸如栅极电介质材料、功函数材料和高度导电电极材料的一部分的基本栅电极材料可以在后期制造阶段提供，而在其他情况下，这些材料中的至少一些可以在早期制造阶段提供，即，在完成基本晶体管配置之前。
上面公开的特定实施例仅是示例性的，因为本发明可以通过对于获益于此处的教导的本领域的技术人员显而易见的不同但等效的方式进行变型和实践。例如，上面提出的工艺步骤可以以不同的顺序执行。此外，除了以下权利要求中所述以外，本文所示的结构或设计的细节不受任何限制。因此，显而易见的是，上述公开的特定实施例可以被改变或变型，并且所有这些变化都被认为在本发明的范围和精神内。需要指出，本说明书和所附权利要求中使用诸如“第一”、“第二”、“第三”或“第四”的术语来描述各种工艺或结构只是用作对这些步骤/结构的简略参考，并不一定暗示以该有序的顺序执行/形成这样的步骤/结构。当然，取决于准确的权利要求语言，可能需要也可能不需要这些工艺的有序的顺序。因此，本文寻求的保护在下面的权利要求中提出。

Claims (17)

1.一种用于制造半导体器件的方法，包括：
形成晶体管元件的栅电极结构的负电容器部分，所述负电容器部分与所述栅电极结构的浮置电极部分邻近并电容耦合到所述浮置电极部分；以及
通过独立地调整所述负电容器部分的电介质材料的有效电容区域和所述电介质材料的厚度来调整所述负电容器部分的负电容，
其中独立地调整所述负电容器部分的所述电介质材料的所述有效电容区域和所述电介质材料的所述厚度包括在暴露所述浮置电极部分的电极材料的开口中形成具有特定厚度的侧壁隔离物以减小所述开口的尺寸。
2.根据权利要求1所述的方法，其中独立地调整所述负电容器部分的所述电介质材料的所述有效电容区域和所述电介质材料的所述厚度还包括在具有特定厚度的所述侧壁隔离物和所述开口的底部上形成所述负电容器部分的所述电介质材料。
3.根据权利要求2所述的方法，还包括在形成所述电介质材料之后用所述负电容器部分的电极材料填充具有减小的尺寸的所述开口。
4.根据权利要求1所述的方法，其中独立地调整所述负电容器部分的所述电介质材料的所述有效电容区域和所述电介质材料的所述厚度包括选择性地在暴露所述浮置电极部分的电极材料的开口的侧壁上形成具有特定厚度的所述侧壁隔离物以减小所述开口的宽度，以及在具有减小的宽度的所述开口中形成所述负电容器部分的所述电介质材料以延伸到预定高度。
5.根据权利要求4所述的方法，其中形成所述电介质材料包括用所述电介质材料从底部到顶部填充具有减小的宽度的所述开口，以及去除在所述预定高度之上的所述电介质材料的部分。
6.根据权利要求5所述的方法，还包括去除在所述预定高度之上的所述侧壁隔离物的部分。
7.根据权利要求4所述的方法，还包括在所述电介质材料上形成所述负电容器部分的电极材料。
8.根据权利要求1所述的方法，
其中所述侧壁隔离物包括在所述开口的所述侧壁上形成的上电极材料，其中所述上电极材料延伸到预定高度，
其中，独立地调整所述负电容器部分的所述电介质材料的所述有效电容区域和所述电介质材料的所述厚度还包括在所述开口中形成具有预定厚度的所述电介质材料层。
9.根据权利要求8所述的方法，还包括在所述电介质材料层上形成所述负电容器部分的电极材料。
10.根据权利要求1所述的方法，还包括用电介质帽材料替换所述负电容器部分的一部分。
11.根据权利要求1所述的方法，其中形成所述电介质材料以具有铁电特性。
12.一种用于制造半导体器件的方法，包括：
执行至少一个第一制造工艺以调整晶体管元件的栅电极结构的第一和第二部分的有效电容表面区域，所述第一和第二部分彼此电容耦合；以及
执行至少一个第二制造工艺以形成具有预定厚度的电介质材料，所述预定厚度的所述电介质材料的区域对应于所述有效电容表面区域，
所述方法还包括：
在执行所述至少一个第一和第二制造工艺之前，在层间电介质材料中形成开口，以暴露所述栅电极结构的所述第一部分的电极材料，
其中所述至少一个第一制造工艺包括在所述开口的侧壁上形成侧壁隔离物，以将所述开口的宽度减小到第一宽度。
13.根据权利要求12所述的方法，其中所述电介质材料包括铁电材料，以便向所述栅电极结构的所述第二部分赋予负电容。
14.根据权利要求12所述的方法，其中所述侧壁隔离物形成为电介质隔离物，以及其中所述至少一个第二制造工艺包括沉积具有所述预定厚度的所述电介质材料，以将所述开口的所述第一宽度减小到第二非零宽度。
15.根据权利要求12所述的方法，其中所述侧壁隔离物被形成为电介质隔离物，以及其中所述至少一个第二制造工艺包括用所述电介质材料填充具有所述第一宽度的所述开口并且去除预定高度之上的所述电介质材料的部分以获得所述预定厚度。
16.根据权利要求12所述的方法，其中所述侧壁隔离物被形成为导电隔离物，以及其中所述至少一个第二制造工艺包括在所述导电隔离物上和电连接到所述栅电极结构的所述第一部分的电极材料的所述开口的底部上沉积具有所述预定厚度的所述电介质材料。
17.一种半导体器件，包括：
与晶体管元件的沟道区邻近形成的栅电极结构，所述栅电极结构包括浮置电极部分和经由铁电材料电容耦合到所述浮置电极部分的负电容器部分，所述铁电材料被电介质隔离物和导电隔离物中的一者横向包围，
其中，所述铁电材料和所述电介质隔离物位于所述浮置电极部分的电极材料与所述负电容器部分的电极材料之间，或所述铁电材料位于所述导电隔离物与所述负电容器部分的所述电极材料之间，以及
其中，所述电介质隔离物或所述导电隔离物位于暴露所述浮置电极部分的所述电极材料的开口中以减小所述开口的尺寸。
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