JP6088142B2 - 半導体装置 - Google Patents

Description

本発明は、電荷蓄積型メモリ装置を含む半導体メモリ装置あるいは半導体装置、およびそれらに関する作製方法、駆動方法等に関する。

電荷蓄積層に電荷を蓄積することによってデータを記憶する半導体メモリ装置（以下、電荷蓄積型メモリ装置という）は、近年、多くの電子機器、家電製品等に使用されている。電荷蓄積型メモリ装置は高集積され、それに伴って、ビット単価も低下している。

従来、電荷蓄積層には珪素が用いられることが多かったが、近年では、窒化珪素を用いるメモリ装置も製品化されている（例えば、特許文献１参照）。窒化珪素を電荷蓄積層に用いる構造のメモリ装置を、ＭＯＮＯＳ型メモリ装置、あるいはＳＯＮＯＳ型メモリ装置という。

図１（Ａ）に従来のＭＯＮＯＳ型メモリ装置の構造を示す。ＭＯＮＯＳ型メモリ装置は、ＭＩＳＦＥＴの一種であり、半導体領域１０１上に、ソース１０２ａとドレイン１０２ｂを有する。また、チャネルの形成される領域とゲート（コントロールゲート１０４）の間に窒化珪素の電荷蓄積層１０３を有する。通常、半導体領域１０１やコントロールゲート１０４には、珪素が用いられる。

さらに、チャネルの形成される領域と電荷蓄積層１０３の間にはトンネル絶縁膜１０５を、また、電荷蓄積層１０３とコントロールゲート１０４の間にはブロッキング絶縁膜１０６を有する。ブロッキング絶縁膜１０６は、後述する理由により、トンネル絶縁膜１０５より厚くすることが求められる。

ＭＯＮＯＳ型メモリ装置では、電荷蓄積層が帯電しているかどうかでＭＩＳＦＥＴのしきい値が変化することを利用してデータを読み出す。電荷蓄積層に電荷を注入し、あるいは、電荷蓄積層から電荷を引抜く際には、コントロールゲート１０４と半導体領域１０１（あるいはソース１０２ａやドレイン１０２ｂ）の間に高い電圧をかけることで、トンネル効果によりトンネル絶縁膜１０５を電荷が通過できるようにする。

ＭＯＮＯＳ型メモリ装置の電荷蓄積層に用いられる窒化珪素は絶縁体であるため、集積化の際に、メモリ素子ごとに電荷蓄積層を分断する必要がない。このため、例えば、図１（Ｂ）のように１つの電荷蓄積層１０３の上に複数のコントロールゲート１０４＿１乃至１０４＿３を形成し、さらに、半導体領域１０１に、コントロールゲート１０４＿１乃至１０４＿３をマスクとして不純物領域１０２＿１乃至１０２＿４を形成し、複数のメモリセル（図１（Ｂ）では３つ）が直列に接続したメモリ装置（ＮＡＮＤ型メモリ装置）を形成することもできる。

さらに、上記の特徴は特にメモリセルを３次元的に形成する場合に有効であり、例えば、図２（Ａ）に示すように、薄板状で孔を有する複数のコントロールゲート１１４＿１乃至１１４＿３を積層して、孔に複数の柱状シリコンの半導体領域１１１＿１乃至１１１＿３を埋め込んだ構造のＭＯＮＯＳ型メモリ装置が提案されている（特許文献２参照）。

図２（Ａ）の点線で囲まれた部分（コントロールゲート１１４＿１と半導体領域１１１＿３の交点）を拡大した様子を図２（Ｂ）に示す。ここで、柱状の半導体領域１１１＿３を取り巻くようにトンネル絶縁膜１１５、電荷蓄積層１１３、ブロッキング絶縁膜１１６が、いずれもコントロールゲート１１４＿１の孔の中に設けられる。

ＭＯＮＯＳ型メモリ素子ではトンネル絶縁膜１０５の厚さを３ｎｍ以下としても、十分な記憶保持特性を示す。もし、電気的な作用で電荷を蓄積するのであれば、トンネル絶縁膜１０５をそのように薄くすると電荷はただちに失われてしまう。そのため、窒化珪素が電荷を蓄積する作用は、電気的なものというよりは化学的なものであると推測される。ただし、この点に関して詳細な研究は十分にはおこなわれていない。

米国特許第７０５３４４８号明細書 米国特許第７９３６００４号明細書

従来のＭＯＮＯＳ型メモリ装置の動作原理をバンド図を使って説明する。図３（Ａ）乃至図３（Ｄ）は半導体領域１０１、コントロールゲート１０４に珪素を、トンネル絶縁膜１０５、ブロッキング絶縁膜１０６に酸化珪素を、電荷蓄積層１０３に窒化珪素を用いた場合のバンド図である。図中、Ｅ_Ｃ、Ｅ_Ｖはそれぞれ伝導帯下端、価電子帯上端を示す。

図３（Ａ）は半導体領域１０１とコントロールゲート１０４間の電圧が０のときを示す。窒化珪素は、バンドギャップの深い部分にトラップ準位を有する。トラップ準位では電子がトラップされる。特に化学量論比組成（Ｓｉ_３Ｎ_４）より珪素の比率が大きい窒化珪素（Ｓｉ_３Ｎ_４−ｘ（０＜ｘ＜１））では、微視的には、珪素に窒素が高濃度にドーピングされた状態となっている部分がある。このような部分では珪素の価電子帯上端よりもかなり深い位置にアクセプター準位を形成し、これがトラップ準位となる。

トンネル絶縁膜１０５の厚さは３ｎｍ程度であるので、半導体領域１０１から電荷蓄積層１０３への移動はトンネル効果により容易に起こりえるが、上述のトラップ準位は半導体領域１０１中の電子のエネルギーレベルよりも深い場所にあるので、半導体領域１０１の伝導帯から移動するには、エネルギー保存則が満たせない。したがって、通常は、半導体領域１０１から電荷蓄積層１０３のトラップ準位への移動はおこなえない。

このような電荷蓄積層１０３へ半導体領域１０１から電子を注入するには、コントロールゲート１０４の電位を高くして、電荷蓄積層１０３の電位が、半導体領域１０１の電位より２Ｖ以上高くなるようにする（図３（Ｂ）参照）。

トンネル絶縁膜１０５の厚さを３ｎｍ、電荷蓄積層１０３の酸化珪素換算の厚さ（ＥＯＴ）を１ｎｍ、ブロッキング絶縁膜１０６の厚さを６ｎｍとすると、コントロールゲート１０４と半導体領域１０１の間の電圧を６．７Ｖ以上とすればよい。なお、コントロールゲート１０４の電位が高いほどより短時間で電子が注入できる。

なお、通常のメモリ装置ではマトリクス駆動をおこなうため、電荷蓄積層１０３の電位が、半導体領域１０１の電位より４Ｖ以上高くなるようにすると、電荷を注入するメモリセルではないメモリセルに電子が注入されてしまう、いわゆるクロストークが生じるので、過大な電圧がかからないようにする必要がある。

この状態では、半導体領域１０１（珪素）の伝導帯が、電荷蓄積層１０３（窒化珪素）の伝導帯と重なるため、トンネル効果により半導体領域１０１の伝導帯から電荷蓄積層１０３の伝導帯に電子が移動する。

なお、この電子の移動は電荷蓄積層１０３の電位が高いほど大きくなるが、そもそもトンネル絶縁膜１０５が十分に薄いため、いわゆるＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル効果（Ｆ−Ｎトンネル効果）が起こるような高電圧でなくても、十分に電子を移動させることができる。

そのため、トンネル絶縁膜１０５やブロッキング絶縁膜１０６内の最大の電界が、電荷蓄積層に珪素を用いたメモリ装置（フローティングゲート型メモリ装置）よりも小さく、トンネル絶縁膜１０５やブロッキング絶縁膜１０６の劣化を抑制できるという特徴がある。

電荷蓄積層１０３の伝導帯に移動した電子は、一部は電荷蓄積層１０３のよりエネルギーの低い準位（すなわち、上記のトラップ準位）に遷移し、電荷蓄積層１０３に電子が注入される。

一方で、電荷蓄積層１０３の伝導帯からブロッキング絶縁膜１０６を透過してコントロールゲート１０４へ流出する電子も相当ある。これは、電荷蓄積層１０３（窒化珪素）の伝導帯とブロッキング絶縁膜１０６（酸化珪素）の伝導帯の間のバリヤが１電子ボルト程度であることと、上記のような電圧のために、実質的なバリヤの厚さが３ｎｍ未満であり、Ｆ−Ｎトンネル効果が発生するためである。

さて、電荷蓄積層１０３に注入された電子は、上記のトラップ準位に安定に存在する。これは、トラップ準位から伝導帯までは４電子ボルト以上もあるため熱的にその水準まで励起できず、また、半導体領域１０１では、トラップ準位と同じエネルギーレベルは価電子帯であり、電子が充満しているので、トンネル効果で半導体領域１０１へ移動することもできないためである（図３（Ｃ）参照）。

次に、電荷蓄積層１０３にある電子を半導体領域１０１に引き抜く場合を考える。その場合には、コントロールゲート１０４の電位を下げて、電荷蓄積層１０３の電位を半導体領域１０１よりも２Ｖ以上低くする必要がある（図３（Ｄ）参照）。

この状態では、半導体領域１０１（珪素）の伝導帯が、電荷蓄積層１０３（窒化珪素）のトラップ準位と重なるため、トンネル効果により電荷蓄積層１０３のトラップ準位から半導体領域１０１の伝導帯に電子が移動する。

このとき、コントロールゲート１０４から電荷蓄積層１０３への電子の注入を阻止する必要がある。そのためには、ブロッキング絶縁膜１０６を厚くすることで、コントロールゲート１０４と電荷蓄積層１０３の間のトンネル効果を低減させる方法が採用される。

しかしながら、このようにブロッキング絶縁膜１０６を厚くすることはメモリセルの微細化や低電圧化の障害となる。例えば、隣接するメモリセルとの干渉を避けるためには、ブロッキング絶縁膜１０６は薄いほうが好ましい。また、ブロッキング絶縁膜１０６が薄い方がコントロールゲート１０４に印加する電圧を低くできる。例えば、ブロッキング絶縁膜１０６の厚さが半分の３ｎｍであれば、コントロールゲート１０４と半導体領域１０１間の電圧は厚さが６ｎｍの場合の７０％とできる。

このような現状を鑑みて、本発明では、より集積度の高い電荷蓄積型メモリ装置を提供することを課題とする。また、本発明では、新規の半導体装置（特に、トランジスタ）を提供することを課題とする。また、新規の半導体装置の駆動方法（特に、トランジスタの駆動方法）を提供することを課題とする。さらに、新規の半導体装置の作製方法（特に、トランジスタの作製方法）を提供することを課題とする。

また、本発明では、性能の向上したあるいは消費電力が低減できる半導体装置（特に、トランジスタ）を提供することを課題とする。また、性能の向上したあるいは消費電力が低減できる半導体装置の駆動方法（特に、トランジスタの駆動方法）を提供することを課題とする。さらに、性能の向上したあるいは消費電力が低減できる半導体装置の作製方法（特に、トランジスタの作製方法）を提供することを課題とする。本発明では以上の課題の少なくとも１つを解決する。

本発明の一態様は、ブロッキング絶縁膜とそれに接するコントロールゲートを有し、コントロールゲートとして、インジウムあるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．４電子ボルト以上６．５電子ボルト以下、好ましくは５．５電子ボルト超６．３電子ボルト未満の高仕事関数のｎ型半導体（以下、高仕事関数化合物半導体ともいう）を用いることを特徴とする電荷蓄積型メモリ装置である。なお、コントロールゲートは、高仕事関数化合物半導体と、それ以外の材料の積層構造であってもよい。

上記の電荷蓄積型メモリ装置において、高仕事関数化合物半導体のキャリア濃度は１×１０^１９ｃｍ^−３以上であることが好ましい。また、高仕事関数化合物半導体は、５原子％以上５０原子％以下の濃度の窒素を有するとよい。また、高仕事関数化合物半導体は、５原子％以上６６．７原子％以下の濃度の亜鉛あるいは、５原子％以上５０原子％以下の濃度のインジウムを有することが望ましい。

また、高仕事関数化合物半導体では、原子番号が２０以下の金属元素の濃度を１％以下、好ましくは０．０１％以下とするとよい。また、高仕事関数化合物半導体は、酸素や他の原子番号２１以上の金属元素を有していてもよい。また、高仕事関数化合物半導体は水素を０．０１原子％乃至１０原子％含有していてもよい。

また、好ましくは、高仕事関数化合物半導体は、ウルツ鉱型の結晶構造を有する単結晶もしくは多結晶体である。なお、高仕事関数化合物半導体はウルツ鉱型以外の六方晶の結晶構造を有してもよい。ただし、多結晶体は表面の凹凸が大きくなるため、それを避けるためには非晶質の高仕事関数化合物半導体を用いてもよい。

上述の高仕事関数化合物半導体の電子親和力は５．４電子ボルト以上６．５電子ボルト以下である。そのため、真空準位から４電子ボルト乃至５電子ボルト下の準位（典型的には真空準位から４．９電子ボルト下の準位）に形成される多くの欠陥準位がドナーとなり、特にドーピング処理を施さずとも、１×１０^１９ｃｍ^−３以上、好ましくは１×１０^２０ｃｍ^−３以上の電子濃度を有するｎ型の半導体となる（詳しくは、Ｗ． Ｗａｌｕｋｉｅｗｉｃｚ， ”Ｉｎｔｒｉｎｓｉｃ ｌｉｍｉｔａｔｉｏｎｓ ｔｏ ｔｈｅ ｄｏｐｉｎｇ ｏｆ ｗｉｄｅ−ｇａｐ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ”， Ｐｈｙｓｉｃａ Ｂ ３０２−３０３， ｐ１２３−１３４ （２００１）．参照）。

上述の高仕事関数化合物半導体の一例として化学式ＩｎＮとして知られる窒化インジウムがある。窒化インジウムはバンドギャップが０．７電子ボルト以下の半導体であるが、その電子親和力は５．６電子ボルトである。窒化インジウムはウルツ鉱型構造であることが知られている。

他の例として化学式Ｚｎ_３Ｎ_２として知られる窒化亜鉛がある。窒化亜鉛の物性値についての詳細は知られていないが、電子親和力は５．５電子ボルト程度である。窒化亜鉛は立方晶型構造であることが知られている。

このような高仕事関数化合物半導体の作製には、公知のスパッタリング法、真空蒸着法、イオンプレーティング法、ＭＢＥ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）法、ＣＶＤ法（ＭＯＣＶＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ＣＶＤ）法やＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法）等を用いればよい。特に膜の均一性や被堆積層へのダメージを考慮するとＣＶＤ法が好ましい。

例えば、窒化ガリウムインジウム（Ｉｎ_１−ａＧａ_ａＮ）をＭＯＣＶＤ法で作製するのであれば、原料ガスとして、トリメチルインジウム（（ＣＨ_３）_３Ｉｎ）とトリメチルガリウム（（ＣＨ_３）_３Ｇａ）とアンモニアを用い、基板温度は３５０℃乃至５５０℃とすればよい。

また、このような高仕事関数化合物半導体の薄膜を、１０ｎｍ以下の厚さに形成する場合には、上記の原料ガス等を用いて、原子層を１層ずつ堆積するＡＬＤ法が効果的である。

ブロッキング絶縁膜としては、酸化珪素、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム等を用いればよい。

ブロッキング絶縁膜は、その電子親和力は２電子ボルト以上であり、高仕事関数化合物半導体とその電子親和力との差が１．８電子ボルト以上であり、また、その差が、その電子親和力の２倍以下、好ましくは１倍以下であるものを用いてもよい。

例えば、電荷蓄積層に用いる高仕事関数化合物半導体の仕事関数が５．６電子ボルトである場合には、用いるブロッキング絶縁膜の電子親和力は、１．９電子ボルト以上、好ましくは２．８電子ボルト以上としてもよい。

また、ブロッキング絶縁膜として、そのバンドギャップが４電子ボルト以上、比誘電率が１０以上で、酸化珪素換算の厚さ（ＥＯＴ）は０．１ｎｍ乃至２０ｎｍ、好ましくは０．２ｎｍ乃至４ｎｍであるものを用いてもよい。

例えば、ブロッキング絶縁膜とコントロールゲートの組み合わせとして、それぞれ、酸化ハフニウム（電子親和力２．５電子ボルト、バンドギャップ６電子ボルト）と窒化インジウムを用いることができる。酸化ハフニウムの電子親和力は２電子ボルト以上であり、窒化インジウムの仕事関数と酸化ハフニウムの電子親和力の差は３．１電子ボルトで、それは酸化ハフニウムの電子親和力の１．２４倍である。

また、他の組み合わせとして、例えば、酸化タンタル（電子親和力３．２電子ボルト、バンドギャップ４．４電子ボルト）と窒化インジウムを用いることができる。酸化タンタルの電子親和力は２電子ボルト以上であり、窒化インジウムの仕事関数と酸化タンタルの電子親和力の差は２．４電子ボルトで、それは酸化タンタルの電子親和力の０．７５倍である。

本発明の一態様は、図１あるいは図２に示される電荷蓄積型メモリ装置に適用できることは言うまでもなく、その他（既知でないものを含む）の電荷蓄積型メモリ装置にも適用できる。

本発明の一態様は、図１に示すＭＯＮＯＳ型メモリ装置と同じ構成物を用いて構成できるので、以下、図１を用いてその構成について説明する。本発明の一態様では、コントロールゲート１０４に仕事関数が大きな高仕事関数化合物半導体を用いることで、電荷蓄積層１０３とコントロールゲート１０４の間のトンネル効果による電荷の移動を、従来のＭＯＮＯＳ型メモリ装置よりも低減できる。

図４を用いて、本発明の一態様である、窒化インジウムをコントロールゲート１０４に用いた電荷蓄積型メモリ装置の動作を説明する。窒化インジウムは上述のように、電子親和力５．６電子ボルト、バンドギャップ０．７電子ボルト以下とされるので、これをコントロールゲート１０４に用いた場合のバンド図は図３とは異なる。なお、ここでは、ブロッキング絶縁膜１０６の厚さをトンネル絶縁膜１０５と同じとする。

図４（Ａ）は半導体領域１０１（珪素）とコントロールゲート１０４（窒化インジウム）の間の電圧が０のときを示す。電荷蓄積層１０３（窒化珪素）には、図３と同様に、深い位置にトラップ準位がある。なお、半導体領域１０１（珪素）とコントロールゲート１０４（窒化インジウム）のフェルミ準位の関係から、図に示すようにバンドが傾く。この傾きは、厚さ７ｎｍ（トンネル絶縁膜１０５：３ｎｍ、電荷蓄積層１０３：１ｎｍ（ＥＯＴ）、ブロッキング絶縁膜１０６：３ｎｍ）あたり１．６電子ボルトであり、電界に換算すると、２．２ＭＶ／ｃｍとなる。この電界を内蔵電界（ｂｕｉｌｔ−ｉｎ ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）という。

電荷蓄積層１０３に電子を注入するには、従来のＭＯＮＯＳ型メモリ装置と同様に、コントロールゲート１０４の電位を半導体領域１０１よりも高くして、電荷蓄積層１０３の電位が半導体領域１０１の電位より２Ｖ以上高くなるようにする。その結果、トンネル効果により、半導体領域１０１から電荷蓄積層１０３の伝導帯に電子が移動し、その一部がトラップ準位に遷移する（図４（Ｂ）参照）。この場合、コントロールゲート１０４の電位を半導体領域１０１よりも７Ｖ以上高くすればよいので、従来のＭＯＮＯＳ型メモリ装置よりも必要な電圧が低減できる。

このとき、ブロッキング絶縁膜１０６の全部あるいは一部はバリヤとして機能するが、上記の内蔵電界の作用により、従来のＭＯＮＯＳ型メモリ装置に比べてバリヤの傾きが緩やかになる。例えば、コントロールゲート１０４の電位が半導体領域１０１より５．６Ｖ高い（電荷蓄積層１０３の電位が半導体領域１０１より２．４Ｖ高い）とすると、この電位の差により、ブロッキング絶縁膜１０６の電界は８ＭＶ／ｃｍとなるべきであるが、上記の内蔵電界によって一部が相殺され、結果、５．８ＭＶ／ｃｍとなる。

その結果、図３（Ｂ）と図４（Ｂ）を比較するとわかるように、図４（Ｂ）の方がバリヤの幅が広くなる。すなわち、バリヤの幅は、図４（Ｂ）では、ブロッキング絶縁膜１０６の厚さ（３ｎｍ）であるのに対し、図３（Ｂ）では、ブロッキング絶縁膜１０６の厚さの１／３（２ｎｍ）である。そのため、本発明の一態様である電荷蓄積型メモリ装置では、ブロッキング絶縁膜１０６を透過してコントロールゲート１０４に移動する電子はより少なくなり、図４（Ｂ）に示される状態では、図３（Ｂ）に示される状態の１／１００未満となる。

なお、図４に示す電荷蓄積型メモリ装置ではブロッキング絶縁膜１０６がトンネル絶縁膜１０５と同程度に薄いため、電荷蓄積層１０３のトラップ準位からコントロールゲート１０４の伝導帯へのトンネル電流が多いことが懸念される。

しかし、半導体領域１０１と電荷蓄積層１０３の間のトンネル絶縁膜１０５によるバリヤの高さが２電子ボルト程度であるのに対し、電荷蓄積層１０３のトラップ準位とコントロールゲート１０４の間のブロッキング絶縁膜１０６によるバリヤの高さが４電子ボルト程度であるため、後者のトンネル確率は前者の１万分の１以下となり、実質的には問題とならない。

電荷蓄積層１０３に注入された電子は、上記のトラップ準位に安定に存在する。これは従来のＭＯＮＯＳ型メモリ装置と同様である（図４（Ｃ）参照）。

次に、電荷蓄積層１０３にある電子を半導体領域１０１に引き抜く場合を考える。その場合には、コントロールゲート１０４の電位を下げて、電荷蓄積層１０３の電位が半導体領域１０１よりも２Ｖ以上低くする必要がある（図４（Ｄ）参照）。これも従来のＭＯＮＯＳ型メモリ装置と同様である。ただし、ブロッキング絶縁膜１０６が図３のものより薄いので、必要な電圧もより小さくなる。

このとき、コントロールゲート１０４と電荷蓄積層１０３の間のブロッキング絶縁膜１０６によるバリヤの高さ（図中にＥと表示）は４．７電子ボルトである。ちなみに、従来のＭＯＮＯＳ型メモリ装置では、３．２電子ボルトである。このため、ブロッキング絶縁膜１０６の厚さが３ｎｍであっても、従来のＭＯＮＯＳ型メモリ装置（ブロッキング絶縁膜１０６の厚さが６ｎｍ）の１０倍以上抵抗が大きい。

さらに、より電子の引き出しを短時間でおこなうために、コントロールゲート１０４の電位をより低くしてもよく、ブロッキング絶縁膜１０６の電界が１６ＭＶ／ｃｍまでは十分に電流を阻止することができる。従来のＭＯＮＯＳ型メモリ装置では、電界が１１ＭＶ／ｃｍを超えると、急激にコントロールゲート１０４からの電子の注入が増加するため、電荷蓄積層１０３から電子を引抜くのに長時間を有する。

なお、上記の例では、ブロッキング絶縁膜１０６を従来のＭＯＮＯＳ型メモリ装置の半分の厚さとしたが、従来のＭＯＮＯＳ型メモリ装置と同じ厚さとすれば、さらに大きな効果が得られることは言うまでもない。ブロッキング絶縁膜１０６が厚いと集積度を高める点では不利であるが、例えば、電荷蓄積層１０３への電子の注入の際に、コントロールゲート１０４へ流出する電子をより少なくできる。

また、上記に示した効果は本発明の一態様による一例であり、コントロールゲート１０４の仕事関数（電子親和力）、電荷蓄積層１０３の厚さや材質、半導体領域１０１の材質、トンネル絶縁膜１０５の厚さや材質、ブロッキング絶縁膜１０６の厚さや材質等が異なれば、また、異なった数値が得られることは明らかである。また、本発明の他の態様では別な効果が得られることがある。

なお、多くのブロッキング絶縁膜は酸化物であるため、高仕事関数化合物半導体を構成する金属元素以外の元素に占める酸素の比率が２０原子％乃至９０原子％であると、ブロッキング絶縁膜との密着性が良好である。また、界面で酸化還元反応がおこりにくく、化学的に安定である。

特に高仕事関数化合物半導体を構成する金属元素のうちインジウム原子と酸素の結合力は、ブロッキング絶縁膜で用いられる珪素やその他の金属（例えば、ストロンチウム、チタン、バリウム、ジルコニウム、タンタル、ビスマス、鉛、ハフニウム、アルミニウム、イットリウム、ランタン）の原子と酸素の結合力と同等か弱いため、ｈｉｇｈ−ｋ材料から酸素を引き抜くことがなく、ｈｉｇｈ−ｋ材料を安定化する上で効果的である。

電荷蓄積型メモリ装置の例を説明する図である。 電荷蓄積型メモリ装置の例を説明する図である。 従来のＭＯＮＯＳ型メモリ装置のバンド図と動作を説明する図である。 本発明の一態様の電荷蓄積型メモリ装置のバンド図と動作を説明する図である。 本発明の一態様の電荷蓄積型メモリ装置の例を示す図である。 本発明の一態様の電荷蓄積型メモリ装置の例を示す図である。 本発明の一態様の電荷蓄積型メモリ装置の作製方法の例を説明する図である。 本発明の一態様の電荷蓄積型メモリ装置の例を示す図である。

以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
図５（Ａ）に、本実施の形態の電荷蓄積型メモリ装置の例を図示する。ここでは、トランジスタのチャネル方向の断面模式図を示す。トランジスタはｐ型の単結晶珪素の半導体領域１０１上に電荷蓄積層１０３と半導体領域１０１との間に適切な厚さのトンネル絶縁膜１０５を有する。

なお、半導体領域１０１は珪素以外にもゲルマニウム、砒化ガリウム、アンチモン化ガリウム等の電子親和力が３．５電子ボルト乃至４．５電子ボルトで、バンドギャップが２電子ボルト以下の半導体材料を用いることができる。

電荷蓄積層１０３の幅は、トランジスタのチャネル長を決定する上で重要な要素であるが、５０ｎｍ以下、好ましくは２０ｎｍ以下とする。なお、電荷蓄積層１０３はコントロールゲート１０４と概略同形状としてもよい。

電荷蓄積層１０３は厚い方がより多くの電荷を蓄積できるが、一方で、コントロールゲート１０４と半導体領域１０１の間にかける電圧をより大きくする必要がある。したがって、厚さ（ＥＯＴ）は０．１ｎｍ乃至５ｎｍとするとよい。なお、トンネル絶縁膜１０５の厚さは１ｎｍ乃至１０ｎｍ、好ましくは２ｎｍ乃至４ｎｍとするとよい。

半導体領域１０１には、ソース１０２ａ、ドレイン１０２ｂを形成する。その際には、図５（Ａ）に示すように、ソース１０２ａおよびドレイン１０２ｂは公知のＶＬＳＩ技術で使用される、いわゆるエクステンション領域と同様な形状に形成すると短チャネル効果を防止する上で効果的である。なお、短チャネル効果を防止するには、半導体領域１０１の不純物濃度も適切な値とするとよい。

電荷蓄積層１０３上には、適切な厚さのブロッキング絶縁膜１０６を介して、コントロールゲート１０４を設ける。ブロッキング絶縁膜１０６の物理的な厚さは１ｎｍ乃至２０ｎｍ、好ましくは２ｎｍ乃至４ｎｍとできる。また、ブロッキング絶縁膜１０６の酸化珪素換算の厚さは０．１ｎｍ乃至２０ｎｍ、好ましくは０．２ｎｍ乃至４ｎｍとできる。

ブロッキング絶縁膜１０６はｈｉｇｈ−ｋ材料を用いて構成し、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム等を単独で、あるいは他の材料と組み合わせて用いてもよい。

また、ブロッキング絶縁膜１０６は積層してもよい。例えば、厚さ１ｎｍの酸化珪素と厚さ７．５ｎｍの酸化ハフニウム（比誘電率を３０とする）を積層した場合、この積層体のＥＯＴは２ｎｍである。例えば、厚さ３ｎｍの酸化珪素でトンネル絶縁膜１０５を、また、厚さ（ＥＯＴ）１ｎｍの窒化珪素で電荷蓄積層１０３を構成すると、コントロールゲート１０４と半導体領域１０１の間の電圧の１／３が、ブロッキング絶縁膜１０６にかかり、さらにそのうちの半分がブロッキング絶縁膜１０６内の厚さ１ｎｍの酸化珪素にかかる。

したがって、データの書き込みや消去のためにコントロールゲート１０４と半導体領域１０１との間の電圧を６Ｖとする場合には、ブロッキング絶縁膜１０６には２Ｖの電圧がかかる。このうち、１Ｖの電圧（１０ＭＶ／ｃｍ強の電界）が厚さ１ｎｍの酸化珪素にかかり、厚さ７．５ｎｍの酸化ハフニウムにも、１Ｖの電圧（１．４ＭＶ／ｃｍ強の電界）がかかる。このように酸化ハフニウム中の電界は十分に低いため、Ｆ−Ｎトンネル効果が発生することはなく、また、酸化ハフニウムが絶縁破壊等を引き起こす確率は低い。一方、酸化珪素中の電界も十分に耐えうる値である。

なお、このとき、トンネル絶縁膜１０５にかかる電圧は３Ｖ、電荷蓄積層１０３にかかる電圧は１Ｖである。

また、コントロールゲート１０４は、コントロールゲートの第１導電層１０４ａと、コントロールゲートの第２導電層１０４ｂを有する。ここで、コントロールゲートの第１導電層１０４ａは厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなる。

コントロールゲートの第２導電層１０４ｂには、特に高仕事関数化合物半導体を用いる必要はなく、目的に応じたものを使用すればよい。例えば、アルミニウム、銅等の導電性の高いものを用いるとよい。

なお、図５（Ｂ）に示すように電荷蓄積層１０３の直下の部分にｎ型領域１０７を形成することにより、しきい値を調整してもよい。この場合、電荷蓄積層１０３に電子が蓄積されていると、ｎ型領域１０７が空乏化して、ソース１０２ａ、ドレイン１０２ｂ間の抵抗が上昇する。

なお、短チャネル効果を防止するために図５（Ｃ）に示すように、ソース１０２ａ、ドレイン１０２ｂの周囲に、ハロー領域１０８ａ、１０８ｂ（半導体領域１０１よりもｐ型不純物の濃度の高いｐ型領域）を設けてもよい。ハロー領域１０８ａ、１０８ｂを形成する場合には、チャネル近傍のソース１０２ａ、ドレイン１０２ｂの深さを比較的厚くしてもよい。例えば、図５（Ｃ）に示す深さｄ１をチャネル長の２倍以下としてもよい。

もちろん、図５（Ａ）に示す構造のトランジスタにおいてもハロー領域１０８ａ、１０８ｂを形成してもよい（図８（Ａ）参照）。なお、このようにハロー領域１０８ａ、１０８ｂで、ソース１０２ａ、ドレイン１０２ｂを囲む場合には、半導体領域１０１の不純物濃度は極めて低くしてもよく、また、その導電型はｎ型でもｐ型でもよい。

半導体領域１０１はチャネルの形成される領域を含むが、その部分の不純物濃度を低くすることにより、短チャネルのトランジスタのしきい値のばらつきを低減できる。例えば、チャネル長２０ｎｍ以下で十分にしきい値のばらつきを実用上、問題とならない程度にまで低減するには、チャネルの形成される部分の不純物濃度は１×１０^１５ｃｍ^−３以下、好ましくは、１×１０^１３ｃｍ^−３以下とするとよい。

また、ソース１０２ａ、ドレイン１０２ｂの深さｄ３が、チャネル長の０．７５倍以下、好ましくは０．５倍以下の場合には、図８（Ｂ）に示すように、ソース１０２ａ、ドレイン１０２ｂの下部にのみハロー領域１０８ａおよび１０８ｂ（あるいはそれに相当する不純物領域）を設けてもよい。

この場合には、図８（Ａ）のように、チャネルの形成される部分に濃度の高いｐ型の不純物を導入する必要がないため、さらにトランジスタのしきい値のばらつきを低減できる。図８（Ｂ）に示す技術思想を図５（Ａ）のトランジスタに適用すれば、図８（Ｃ）に示すようなハロー領域１０８ａおよび１０８ｂを有するトランジスタが得られる。

特に図８（Ｂ）および図８（Ｃ）のように、ハロー領域１０８ａおよび１０８ｂがチャネル領域の外側に形成されるということは、イオン注入法によりハロー領域１０８ａおよび１０８ｂを形成する際に、イオンがチャネル領域上のトンネル絶縁膜１０５を通過することもないので、トンネル絶縁膜１０５にトラップ準位等が形成されることがなく、トランジスタの信頼性を高める上で好ましい。

（実施の形態２）
図６（Ａ）に、本実施の形態の電荷蓄積型メモリ装置の例を図示する。なお、一部の記載については実施の形態１を参酌できる。ここでは、トランジスタのチャネル方向の断面模式図を示す。トランジスタはｎ型の単結晶珪素の半導体領域２０１上に電荷蓄積層２０３と、半導体領域２０１と電荷蓄積層２０３との間に適切な厚さのトンネル絶縁膜２０５を有する。

電荷蓄積層２０３の幅は、５０ｎｍ以下、好ましくは２０ｎｍ以下とする。なお、電荷蓄積層１０３はコントロールゲート２０４と概略同形状としてもよい。電荷蓄積層２０３の厚さ（ＥＯＴ）は０．１ｎｍ乃至５ｎｍとするとよい。さらに、トンネル絶縁膜２０５の厚さは１ｎｍ乃至１０ｎｍ、好ましくは２ｎｍ乃至４ｎｍとするとよい。

半導体領域２０１には、ｐ型の不純物をドープしてソース２０２ａ、ドレイン２０２ｂを形成する。電荷蓄積層２０３上には、適切な厚さのブロッキング絶縁膜２０６を介して、コントロールゲート２０４を設ける。ブロッキング絶縁膜２０６の物理的な厚さは１ｎｍ乃至２０ｎｍ、好ましくは２ｎｍ乃至４ｎｍとできる。また、ブロッキング絶縁膜２０６の酸化珪素換算の厚さは０．１ｎｍ乃至２０ｎｍ、好ましくは０．２ｎｍ乃至４ｎｍとできる。

なお、ブロッキング絶縁膜２０６はｈｉｇｈ−ｋ材料を用いて構成し、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム等を単独で、あるいは他の材料と組み合わせて用いてもよい。詳細は実施の形態１を参照すればよい。

コントロールゲート２０４は、コントロールゲートの第１導電層２０４ａと、コントロールゲートの第２導電層２０４ｂを有する。ここで、コントロールゲートの第１導電層２０４ａは厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなる。なお、コントロールゲートの第２導電層２０４ｂについては実施の形態１を参照すればよい。

ソース２０２ａ、ドレイン２０２ｂとの間のパンチスルー電流を防止するためには、図６（Ｂ）に示すようにソース２０２ａ、ドレイン２０２ｂの底面及び側面に接する領域の一部にｎ型不純物をドーピングしてｎ型領域２０８を形成してもよい。なお、このような方法を採用すれば、半導体領域２０１（および、ｎ型領域２０８で半導体領域２０１から分離される弱いｎ型領域２０７）の不純物濃度は可能な限り低くできるので、しきい値ばらつきを低減する上で好適である。

また、図６（Ｃ）に示すように、電荷蓄積層２０３とソース２０２ａ、ドレイン２０２ｂとの間に幅ｄ２のオフセット領域を形成してもよい。

（実施の形態３）
図６（Ｂ）と図６（Ｃ）の特徴を併せ持つ電荷蓄積型メモリ装置の作製方法の例について図７を用いて簡単に説明する。なお、多くの工程は公知の半導体技術を用いればよいので詳細はそれらを参照できる。

まず、ｎ型高抵抗単結晶珪素（不純物濃度は１×１０^１３ｃｍ^−３乃至１×１０^１７ｃｍ^−３）の半導体領域２０１の深さ１０ｎｍ乃至２００ｎｍの部分にｎ型不純物をドーピングしてｎ型領域２０８を形成する。ｎ型不純物元素としては砒素のように深さを精密に制御できるものを用い、不純物濃度としては１×１０^１８ｃｍ^−３乃至１×１０^２０ｃｍ^−３とすればよい。この結果、基板表面付近の浅い部分に弱いｎ型領域２０７（半導体領域２０１と同じ不純物濃度を有する）が分離される。

あるいは、ｎ型領域２０８の表面に、弱いｎ型領域２０７をエピタキシャル成長させてもよい。その場合には、弱いｎ型領域２０７の厚さは５ｎｍ乃至５０ｎｍ（好ましくは５ｎｍ乃至２０ｎｍ）、不純物濃度は、１×１０^１１ｃｍ^−３乃至１×１０^１７ｃｍ^−３とすればよく、また、弱いｎ型領域２０７の不純物濃度は半導体領域２０１と異なってもよい。

そして、弱いｎ型領域２０７上に絶縁膜２０５ａを形成する。絶縁膜２０５ａとしては、例えば、熱酸化によって得られる厚さ１ｎｍ乃至４ｎｍの酸窒化珪素膜を用いればよい。さらに、厚さ１ｎｍ乃至４ｎｍの窒化珪素膜２０３ａを形成する。

さらに、窒化珪素膜２０３ａの上に絶縁膜２０６ａを適切な厚さだけ形成する。絶縁膜としては、酸化珪素、酸化ジルコニウム、酸化ハフニウム、酸化イットリウム、酸化ランタン、酸化ガリウム、酸化ガリウムアルミニウム、珪酸ジルコニウム、珪酸ハフニウム、窒化アルミニウム、窒化ガリウムアルミニウム等を用いることができる（図７（Ａ）参照）。

その後、反応性スパッタリング法で酸窒化亜鉛もしくは酸窒化インジウム、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウム（組成式はＩｎ_ａＧａ_ｂＺｎ_ｃＯ_ｄＮ_ｅ、（０≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、０＜ｄ≦１、０＜ｅ≦１））等の仕事関数の高い酸窒化物膜（以下、高仕事関数酸窒化物膜という）を絶縁膜上に成膜する。

例えば、酸窒化亜鉛を成膜するには、酸化亜鉛をターゲットにして、窒素濃度が５０％以上かつ酸素濃度が５％以下の雰囲気という条件を採用すればよい。同様に、酸窒化インジウム、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウムを成膜するには、窒素濃度が５０％以上かつ酸素濃度が５％以下の雰囲気で、それぞれ、酸化インジウム、酸化インジウム亜鉛、酸化インジウム亜鉛ガリウムをターゲットとして用いればよい。

また、その際には、基板温度は１００℃乃至６００℃、好ましくは１５０℃乃至４５０℃とするとよい。また、成膜後、１００℃乃至６００℃、好ましくは１５０℃乃至４５０℃の非酸化性雰囲気で熱処理してもよい。

なお、スパッタリング法以外にも、ＡＬＤ法やＣＶＤ法（ＭＯＣＶＤ法等）を採用してもよい。特に、基板へのダメージの少ないＡＬＤ法やＣＶＤ法を用いることが好ましい。

高仕事関数酸窒化物膜の厚さは５ｎｍ乃至１００ｎｍとすればよい。厚さ５ｎｍ未満では、仕事関数の影響が後に形成するブロッキング絶縁膜２０６に及ばず、また、厚さが１００ｎｍを超えると、高仕事関数酸窒化物膜の抵抗が大きくなり、回路の特性に好ましくない。上述のように、高仕事関数酸窒化物膜では界面近傍の欠陥準位がドナーとなるため、界面から遠い部分ではドナー濃度が低下し、導電性が悪化することがある。導電性を維持するには、別にドナーをドーピングすればよい。

酸化インジウム亜鉛ガリウムの例として、組成式ＩｎＧａＺｎＯ_４で表されるものは、ＹｂＦｅ_２Ｏ_４構造と呼ばれる結晶構造を取ることが知られている。

しかしながら、例えば、５原子％以上の窒素が添加されるとウルツ鉱型構造が安定相となり、それにともなって電子状態も劇的に変化する。また、ＹｂＦｅ_２Ｏ_４構造に比べるとウルツ鉱型構造は結晶化が容易であるため、比較的低温で結晶化する。

電子状態に関しては、例えば、バンドギャップはＹｂＦｅ_２Ｏ_４構造のものが３．２電子ボルト程度であるが、ウルツ鉱型構造のものでは２．２電子ボルト以下となり、また、電子親和力も、前者が４．３電子ボルト程度のものが、後者では５．４電子ボルト以上となる。電子親和力が４．９電子ボルト以上となるため、欠陥準位によりｎ型の導電性を呈することとなる。なお、水素はドナーとして機能するため、水素を添加することによってもキャリア濃度を高めることもできる。

なお、高仕事関数酸窒化物膜は、窒素や亜鉛、インジウム以外に酸素を窒素の２乃至５倍含有していると、酸化珪素との界面でのトラップ準位の発生を抑制する上で好ましい。また、高仕事関数酸窒化物膜は、水素を１原子％乃至１０原子％含有していると、界面の状況が改善され、かつ、キャリアが増加して導電率が向上するため好ましい。高仕事関数酸窒化物膜への水素の添加は成膜時以外に、ドーピング工程の終了後の水素化処理でもおこなえる。

なお、酸化インジウム亜鉛ガリウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）の代わりに、二元系金属酸化物である、Ｉｎ−Ｓｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏや、三元系金属酸化物であるＩｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏなどをターゲットに用いてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏとは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味である。

その後、導電性の高い金属膜（や金属化合物膜）を適切な厚さだけ形成する。金属膜としてはアルミニウム、チタン、タンタル、タングステン等やそれらを５０％以上有する合金を用いることができ、金属化合物膜としては、それらの窒化物膜を用いることができる。

そして、窒化珪素膜２０３ａ、絶縁膜２０６ａ、高仕事関数酸窒化物膜、金属膜（や金属化合物膜）をエッチングして、ワード線方向に延在するコントロールゲート２０４、ブロッキング絶縁膜２０６、電荷蓄積層２０３を形成する。さらに、側壁２０９ａおよび２０９ｂを形成する。この際、絶縁膜２０５ａをエッチングすることで、トンネル絶縁膜２０５を形成する（図７（Ｂ）参照）。

なお、コントロールゲート２０４はコントロールゲートの第１導電層２０４ａとコントロールゲートの第２導電層２０４ｂの積層構造であり、また、電荷蓄積層２０３、ブロッキング絶縁膜２０６、コントロールゲートの第１導電層２０４ａ、コントロールゲートの第２導電層２０４ｂは、その工程の特徴から概略同形状となる。

さらに、イオン注入法によりホウ素イオンを注入してソース２０２ａ、ドレイン２０２ｂを形成する。この際、ソース２０２ａ、ドレイン２０２ｂの底面は、ｎ型領域２０８の底面より浅くなるように形成するとよい（図７（Ｃ）参照）。イオン注入に用いるイオン種は、ボラン等のホウ素を含む化合物でもよい。

以上の工程により、トランジスタの主要な構造が形成される。その後は公知の半導体作製技術を用いて、シリサイド化、多層配線や電極の形成、水素化処理等をおこなえばよい。本実施の形態では半導体領域２０１として、単結晶珪素を用いる例を示した。この場合、半導体領域２０１はバルクの単結晶珪素基板でもよいし、絶縁膜上に単結晶珪素層が形成された、いわゆるＳＯＩ基板でもよい。

１０１ 半導体領域
１０２ 不純物領域
１０２ａ ソース
１０２ｂ ドレイン
１０３ 電荷蓄積層
１０４ コントロールゲート
１０４ａ コントロールゲートの第１導電層
１０４ｂ コントロールゲートの第２導電層
１０５ トンネル絶縁膜
１０６ ブロッキング絶縁膜
１０７ ｎ型領域
１０８ａ ハロー領域
１０８ｂ ハロー領域
１１１ 半導体領域
１１３ 電荷蓄積層
１１４ コントロールゲート
１１５ トンネル絶縁膜
１１６ ブロッキング絶縁膜
２０１ 半導体領域
２０２ａ ソース
２０２ｂ ドレイン
２０３ 電荷蓄積層
２０３ａ 窒化珪素膜
２０４ コントロールゲート
２０４ａ コントロールゲートの第１導電層
２０４ｂ コントロールゲートの第２導電層
２０５ トンネル絶縁膜
２０５ａ 絶縁膜
２０６ ブロッキング絶縁膜
２０６ａ 絶縁膜
２０７ 弱いｎ型領域
２０８ ｎ型領域
２０９ａ 側壁
２０９ｂ 側壁

Claims (5)

1. 半導体領域と、
   前記半導体領域上の、第１の絶縁膜と、
   前記第１の絶縁膜上の、電荷蓄積層と、
   前記電荷蓄積層上の、第２の絶縁膜と、
   前記第２の絶縁膜上の、コントロールゲートと、を有し、
   前記コントロールゲートは、インジウム又は亜鉛の少なくとも一と、酸素と、窒素とを有し、
   前記酸素は、前記窒素の２倍乃至５倍で含有されていることを特徴とする半導体装置。
2. 半導体領域と、
   前記半導体領域上の、第１の絶縁膜と、
   前記第１の絶縁膜上の、電荷蓄積層と、
   前記電荷蓄積層上の、第２の絶縁膜と、
   前記第２の絶縁膜上の、コントロールゲートと、を有し、
   前記コントロールゲートは、第１の導電層と、前記第１の導電層上の第２の導電層と、を有し、
   前記第１の導電層は、インジウム又は亜鉛の少なくとも一と、酸素と、窒素とを有し、
   前記酸素は、前記窒素の２倍乃至５倍で含有されていることを特徴とする半導体装置。
3. 請求項１又は請求項２において、
   前記半導体領域は、ソース領域と、ドレイン領域とを有し、
   前記ソース領域の周囲に、第１の領域を有し、
   前記ドレイン領域の周囲に、第２の領域を有し、
   前記半導体領域は、ｐ型を示し、
   前記第１の領域は、前記半導体領域よりも、ｐ型を示す不純物の濃度が高く、
   前記第２の領域は、前記半導体領域よりも、ｐ型を示す不純物の濃度が高く、
   前記ソース領域は、前記コントロールゲートと重ならない領域を有し、
   前記ドレイン領域は、前記コントロールゲートと重ならない領域を有し、
   前記第１の領域は、前記コントロールゲートと重なる領域を有し、
   前記第２の領域は、前記コントロールゲートと重なる領域を有することを特徴とする半導体装置。
4. 第１の半導体領域と、
   前記第１の半導体領域上の、第２の半導体領域と、
   前記第２の半導体領域上の、第１の絶縁膜と、
   前記第１の絶縁膜上の、電荷蓄積層と、
   前記電荷蓄積層上の、第２の絶縁膜と、
   前記第２の絶縁膜上の、コントロールゲートと、を有し、
   前記コントロールゲートは、インジウム又は亜鉛の少なくとも一と、酸素と、窒素とを有し、
   前記酸素は、前記窒素の２倍乃至５倍で含有され、
   前記第２の半導体領域が示す導電型は、前記第１の半導体領域が示す導電型と異なることを特徴とする半導体装置。
5. 請求項１乃至請求項４のいずれか一において、
   前記コントロールゲートの組成式は、ＩｎａＧａｂＺｎｃＯｄＮｅ、（０≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、０＜ｄ≦１、０＜ｅ≦１）と示されることを特徴とする半導体装置。

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