JP2009194311A - 不揮発性半導体メモリ装置およびその製造方法 - Google Patents

Abstract

【課題】電荷トラップ量の大きな電荷蓄積膜を有する高性能なＭＯＮＯＳ型の不揮発性半導体メモリ装置およびその製造方法を提供する。
【解決手段】半導体基板上のトンネル絶縁膜と、トンネル絶縁膜上の電荷蓄積膜と、電荷蓄積膜上のブロッキング絶縁膜と、ブロッキング絶縁膜上の制御ゲート電極と、制御ゲート電極の両側の半導体基板に形成されるソース／ドレイン領域を備え、電荷蓄積膜が、少なくともシリコン窒化膜と、シリコン窒化膜上のＬａおよびＳｉを含む絶縁膜を備えることを特徴とする不揮発性半導体メモリ装置およびその製造方法。
【選択図】図１

Description

本発明は、不揮発性半導体メモリ装置およびその製造方法に関し、特に、ＭＯＮＯＳ型のメモリセルを有する不揮発性半導体メモリ装置およびその製造方法に関する。

近年、不揮発性半導体メモリ装置では、大容量化、小型化および低価格化実現のために、セルサイズの微細化が進められている。また、メモリセルの多値化によって、チップあたりの容量を増大させる多値メモリの開発も重要となっている。ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型メモリセルを有する不揮発性半導体メモリ装置は、電荷を選択的に通過させるトンネル絶縁膜（シリコン酸化膜）、電荷蓄積膜（シリコン窒化膜）および電荷蓄積膜と制御ゲート電極間の電流を阻止するブロッキング絶縁膜（シリコン酸化膜あるいはアルミニウム酸化膜）が順次積層された構造を有している。この構造ゆえに、メモリセルの簡略化、微細化が可能であることから、次世代メモリとして期待されている。

もっとも、実際の評価では、従来の電荷蓄積膜としてシリコン窒化膜を用いた電荷蓄積膜では、電荷トラップ量が不十分で、微細メモリや多値メモリ実現のための十分なメモリウィンドウを確保することが困難とされている。このため、微細メモリや多値メモリ実現のためには、現状のシリコン窒化膜より更に多くの電荷を蓄積できる構造が求められる。そのような例として、最近では電荷蓄積膜として、トラップ密度の異なる２層のシリコン窒化膜を導入した構造も提案されている（特許文献１）。
特開２００６−２２９２３３号公報

本発明は、上記事情を考慮してなされたものであり、その目的とするところは、電荷トラップ量の大きな電荷蓄積膜を有する高性能なＭＯＮＯＳ型の不揮発性半導体メモリ装置およびその製造方法を提供することにある。

本発明の第１の態様の不揮発性半導体メモリ装置は、半導体基板上のトンネル絶縁膜と、前記トンネル絶縁膜上の電荷蓄積膜と、前記電荷蓄積膜上のブロッキング絶縁膜と、前記ブロッキング絶縁膜上の制御ゲート電極と、前記制御ゲート電極の両側の前記半導体基板に形成されるソース／ドレイン領域を備え、前記電荷蓄積膜が、少なくともシリコン窒化膜と、前記シリコン窒化膜上のＬａおよびＳｉを含む絶縁膜を備えることを特徴とする。

ここで、前記ＬａおよびＳｉを含む絶縁膜の膜厚が、０．１ｎｍ以上５ｎｍ以下であることが望ましい。

ここで、前記ＬａおよびＳｉを含む絶縁膜は、さらにＡｌとＯ（酸素）を含むことが望ましい。

本発明の第２の態様の不揮発性半導体メモリ装置の製造方法は、半導体基板上にトンネル絶縁膜を形成し、前記トンネル絶縁膜上にシリコン窒化膜を形成し、前記シリコン窒化膜上にＬａを含む絶縁膜を堆積し、前記シリコン窒化膜中のＳｉを、前記Ｌａを含む絶縁膜中に拡散することによりＬａおよびＳｉを含む絶縁膜を形成し、前記ＬａおよびＳｉを含む絶縁膜上にブロッキング絶縁膜を形成し、前記ブロッキング絶縁膜上に制御ゲート電極を形成し、前記制御ゲート電極の両側の前記半導体基板にソース／ドレイン領域を形成することを特徴とする。

ここで、第２の態様において、前記Ｌａを含む絶縁膜を堆積した後に熱処理を加えることで、前記シリコン窒化膜中のＳｉを、前記Ｌａを含む絶縁膜中に拡散することが望ましい。

ここで、第２の態様において、前記Ｌａを含む絶縁膜は、さらにＡｌとＯ（酸素）を含むことが望ましい。

ここで、第２の態様において、ＬａおよびＳｉを含む絶縁膜中のＡｌ／Ｌａ比が３未満であることが望ましい。

本発明の第３の態様の不揮発性半導体メモリ装置の製造方法は、半導体基板上にトンネル絶縁膜を形成し、前記トンネル絶縁膜上にシリコン窒化膜を堆積し、前記シリコン窒化膜上にＬａおよびＳｉを含む絶縁膜を堆積し、前記ＬａおよびＳｉを含む絶縁膜上にブロッキング絶縁膜を形成し、前記ブロッキング絶縁膜上に制御ゲート電極を形成し、前記制御ゲート電極の両側の前記半導体基板にソース／ドレイン領域を形成することを特徴とする。

ここで、第３の態様において、前記ＬａおよびＳｉを含む絶縁膜は、さらにＡｌとＯ（酸素）を含むことが望ましい。

ここで、第２および第３の態様において、前記ＬａおよびＳｉを含む絶縁膜の膜厚が、０．１ｎｍ以上５ｎｍ以下であることが望ましい。

本発明によれば、電荷トラップ量の大きな電荷蓄積膜を有する高性能なＭＯＮＯＳ型の不揮発性半導体メモリ装置およびその製造方法を提供することが可能となる。

発明者らは、ＭＯＮＯＳ型メモリセルのメモリウィンドウを向上させる電荷蓄積膜として、シリコン窒化膜（ＳｉＮ膜）上に希土類酸化物であるＬａＡｌＯｘ膜を積層した膜、特に積層後に加熱した膜が好適であることを見出した。すなわち、積層膜の界面にＬａＡｌＯｘ／ＳｉＮ反応層が形成され、積層膜の電荷トラップ量が大きく増加することを明らかにした。以下、その実験事実を示す。なお、本明細書中、ＬａＡｌＯｘという表記で示される酸化物は、必ずしも、Ａｌ／Ｌａ比が１の酸化物に限らず、その他のＡｌ／Ｌａ比を有する酸化物をも含むものとする。

ＬａＡｌＯｘ／ＳｉＮ反応層を用いた電荷トラップ膜の有効性を示す要素実験として、まず、シリコン基板上にシリコン酸化膜、シリコン窒化膜およびＬａＡｌＯｘを堆積したＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを用いた評価を行った。ここで、シリコン窒化膜上に堆積するＬａＡｌＯｘには、アルミニウムとランタンの組成比（以下Ａｌ／Ｌａ比）をパラメータとする試料を用いた。さらに、ＬａＡｌＯｘとシリコン窒化膜との反応による影響を調べるために、各試料の高温アニール前後における電荷トラップ量を評価した。

図２は、１８ＭＶ／ｃｍのストレス電界をかけた後の各試料の電荷トラップ量を示すグラフである。評価はＣ−Ｖ法でフラットバンド電圧シフトを測定することにより行った。ゲート電極側を負電圧として評価している。この結果から、ランタンの割合が多くなるほどトラップ量は増加することが分かる。また、熱処理後のほうがトラップ量は増加することが分かる。

従来のＭＯＮＯＳ型メモリセルの電荷蓄積膜で用いられるＳｉＮ単層膜の場合には、同様の評価でのトラップ量は１程度になる。また、例えば、本実験のようにＭＮＯＳ構造ではなく、ブロッキング絶縁膜を備えたＭＯＮＯＳキャパシタでの評価でも３程度である。よって、ＬａＡｌＯｘとＳｉＮの積層膜の、電荷トラップ量は、従来電荷蓄積膜として用いられてきたＳｉＮ単層膜と比較して極めて大きいといえる。

そして、熱処理をするとトラップ量が増大することから、このトラップは、Ｌａとシリコン窒化膜反応起因であることが分かる。特にＸ線光電子分光分析（ＸＰＳ）結果から、ランタンの割合が多いほど、Ｓｉとの反応が増加することが分かっており、Ｓｉとの反応性に富む希土類元素であるＬａと、Ｓｉとの反応がトラップ量増加に寄与していると考えられる。図３は、熱処理前後のＬａＡｌＯｘ膜のＸＰＳ評価結果を示すグラフである。図に示すように熱処理後に、Ｓｉが反応して形成されたシリケイトによるピークが観察される。

次に、電荷トラップ量の増加がＬａＡｌＯｘ／ＳｉＮ界面における反応性起因であることを確認するために、ＬａＡｌＯｘの膜厚を変えた試料において、電荷トラップ量を調査した。図４は、ＬａＡｌＯｘ膜の酸化膜換算膜厚（ＥＯＴ）と±１８ＭＶ／ｃｍの電界印加後の電荷トラップ量との関係を示すグラフである。仮に、電荷トラップ量の増加はＬａＡｌＯｘバルク起因、すなわち、バルク中にトラップが分散されているとすると、ＥＯＴと電荷トラップ量との関係は、理論的に線形にはならない。図４の結果を見ると、ＥＯＴと電荷トラップ量がほぼ線形で表されることから、電荷トラップ量の増加はＬａＡｌＯｘバルク起因ではなく、ＬａＡｌＯｘ／ＳｉＮ界面起因である可能性が高いことが分かる。

以上の結果から、ＳｉＮ膜上にＬａＡｌＯｘ膜を積層した膜では、ＬａＡｌＯｘとＳｉＮとの反応によって、電荷トラップ量が大きく増加することが分かった。なお、反応層としては、上述のように、Ｌａ増加によって電荷トラップ量が増加していること、Ｌａ増加によりＳｉとの反応が助長されるという結果から、ＬａとＳｉあるいはＬａ、ＳｉとＮによって形成されたものと考えられる。したがって、よりトラップ量を増加させるためには、ＬａとＳｉＮとの反応を促進することが有効であると考えられる。

ＬａとＳｉＮとの反応を促進するために、ＬａＡｌＯｘ中のＡｌ／Ｌａ比を小さくする場合、Ａｌ／Ｌａ比は３未満であることが望ましい。３以上となると、ＬａＡｌＯｘとＳｉＮとの反応が起こりにくくなるからである。図５は、Ａｌ／Ｌａ比とＥＯＴ変化率との関係を示すグラフである。ここで、ＥＯＴ変化率とは、熱処理前後のＥＯＴの変化量であり、ＬａＡｌＯｘとＳｉＮとの反応性を示す指標となる。図５から明らかなように、Ａｌ／Ｌａ比が３以上になると、ＥＯＴ変化率が小さくなり、反応性が低下していることが分かる。

特に、ＭＯＮＯＳ型メモリセルの電荷蓄積膜として適用する場合、Ａｌ／Ｌａ比が１に近いことが、高温下において熱的に安定な結晶相を形成し、ブロッキング絶縁膜あるいはゲート側壁絶縁膜との反応性を抑制できることから望ましい。

以下、図面を用いて、上記積層膜を用いた本発明の実施の形態について説明する。

（第１の実施の形態）
本発明の第１の実施の形態の不揮発性半導体メモリ装置は、半導体基板上のトンネル絶縁膜と、トンネル絶縁膜上の電荷蓄積膜と、電荷蓄積膜上のブロッキング絶縁膜と、ブロッキング絶縁膜上の制御ゲート電極と、制御ゲート電極の両側の半導体基板に形成されるソース／ドレイン領域を備えている。そして、電荷蓄積膜が、シリコン窒化膜と、このシリコン窒化膜上のＬａおよびＳｉを含む絶縁膜と、ＬａおよびＳｉを含む絶縁膜上の、Ｌａを含む金属酸化物の積層膜で構成される。

図１は、本実施の形態の不揮発性半導体メモリ装置のメモリセルの断面図である。図１（ａ）は、ＭＯＮＯＳ型メモリセルのワード線（セルトランジスタのゲート電極）方向に垂直な断面図、図１（ｂ）はワード線方向に平行で、かつ、ワード線を含む断面図である。

（１００）面方位を有するＰ型のシリコン基板１０に、シリコン酸化膜の埋め込まれた素子分離領域３０が形成されている。そして、シリコン基板１０上に、厚さ３ｎｍ〜５ｎｍ程度のシリコン酸化膜１２がトンネル絶縁膜として形成されている。そして、トンネル絶縁膜上にメモリ情報として電荷を蓄積する電荷蓄積膜が形成されている。この電荷蓄積膜は、ＳｉＮ膜１４、ＬａおよびＳｉに加えＡｌとＯ（酸素）とＮ（窒素）を含むＬａＡｌＳｉＯＮ膜１６、結晶化したＬａＡｌＯｘ膜１８の積層膜で構成されている。ここで、ＳｉＮ膜１４の膜厚は１ｎｍ〜５ｎｍ程度、ＬａＡｌＳｉＯＮ膜１６の膜厚は０．１ｎｍ〜５ｎｍ程度、結晶化したＬａＡｌＯｘ膜１８の膜厚は１ｎｍ〜５ｎｍ程度である。

電荷蓄積膜上には、厚さ４ｎｍ〜１５ｎｍ程度のＡｌ_２Ｏ_３膜２０が、ブロッキング絶縁膜として形成されている。さらに、ブロッキング絶縁膜上には、メモリセルのワード線となる制御ゲート電極２２が形成されている。この制御ゲート電極２２は、下層がタンタルカーバイド（ＴａＣ）、上層がタングステンシリサイド（ＷＳｉｘ）で構成されている。

制御ゲート電極２２の両側面には、例えばシリコン窒化膜で形成されるゲート側壁絶縁膜２６が形成されている。そして、制御ゲート電極２２両側のシリコン基板１０には、Ａｓ等のｎ型不純物のエクステンション拡散層２４およびソース／ドレイン拡散層２８で構成されるソース／ドレイン領域を備えている。なお、ここでは、エクステンション拡散層２４とソース／ドレイン拡散層２８の二つの拡散層を備えるメモリセルを例に説明したが、例えば、ソース／ドレイン拡散層２８を省略したメモリセルであっても構わない。

本実施の形態によれば、先に実験事実として記載したように、積層膜で形成される電荷蓄積膜中の、ＬａおよびＳｉを含むＬａＡｌＳｉＯＮ膜１６に、多くの電荷をトラップすることが可能となる。したがって、メモリセルの多値化にも対応可能なメモリウィンドウの大きな不揮発性半導体メモリ装置を実現できる。

なお、トンネル絶縁膜としてシリコン酸化膜を例に説明した。しかし、それ以外にＳｉＮ、ＳｉＯＮあるいはＡｌ_２Ｏ_３といったブロッキング絶縁膜に比べて誘電率の同等あるいは小さい材料を広く用いることが出来る。

また、電荷蓄積層の一部であるＬａおよびＳｉを含む絶縁膜として、ＬａＡｌＳｉＯＮを用いたが、ＬａＳｉＯＮ、ＬａＳｉＯｘ、ＬａＭＳｉＯＮあるいは、ＬａＭＳｉＯｘでも構わない。ここで、ＭはＡｌ，Ｈｆ，Ｙ，Ｔｉ，Ｚｒ，Ｔａから選ばれる少なくとも一つ以上の元素である。

そして、上述のように、ＬａおよびＳｉを含む絶縁膜中のＡｌ／Ｌａ比が３未満であることが望ましい。そして、ＬａおよびＳｉを含む絶縁膜の膜厚は、０．１ｎｍ以上５ｎｍ以下であることが望ましい。０．１ｎｍ未満では十分なトラップ密度が得られないおそれがあり、５ｎｍより厚い場合には、実効的なゲート絶縁膜容量が小さくなりすぎ、制御ゲート電極によるチャネル制御が困難になるおそれがあるからである。なお、絶縁膜の膜厚は、例えばＴＥＭによって評価可能である。

また、電荷蓄積層の一部であるＬａを含む金属酸化物として、結晶化したＬａＡｌＯｘを用いた。しかし、ＬａＡｌＯｘは非晶質でも構わない。また、Ｌａを含む高誘電率の絶縁膜として、他にもＡｌ，Ｈｆ，Ｙ，Ｔｉ，Ｚｒ，Ｔａから選ばれる少なくとも１つ以上の元素を含む金属酸化物を広く用いることが出来る。ただし、熱的安定性の観点から、Ｌａを含む金属酸化物は結晶相を形成することが望ましい。

また、ブロッキング絶縁膜としてＡｌ_２Ｏ_３を用いた。しかし、ブロッキング絶縁膜の材料としてＡｌ，Ｈｆ，Ｌａ，Ｙ，Ｃｅ，Ｔｉ，Ｚｒ，Ｔａ，Ｓｉから選ばれる少なくとも１つ以上の元素を含む酸化物、窒化物あるいは酸窒化物を広く用いることができるし、それらの膜の積層物も使うことが出来る。

また、制御ゲート電極の下層をタンタルカーバイド（ＴａＣ）で形成する場合を例に説明した。しかし、それ以外にｎ＋型多結晶シリコン，ｐ＋型多結晶シリコンあるいはＡｕ，Ｐｔ，Ｃｏ，Ｂｅ，Ｎｉ，Ｒｈ，Ｐｄ，Ｔｅ，Ｒｅ，Ｍｏ，Ａｌ，Ｈｆ，Ｔａ，Ｍｎ，Ｚｎ，Ｚｒ，Ｉｎ，Ｂｉ，Ｒｕ，Ｗ，Ｉｒ，Ｅｒ，Ｌａ，Ｔｉ，Ｙのうちから選ばれる一種類以上の元素を含み、それらの単体あるいは珪化物、ホウ化物、窒化物、炭化物などの金属系導電材料を広く用いることができる。特に、制御ゲート電極として仕事関数の大きな金属系導電材料を用いることにより、制御ゲート電極からブロッキング絶縁膜へのリーク電流を低減できるため望ましい。

また、制御ゲート電極のタンタルカーバイドの上に積層する層にタングステンシリサイド（ＷＳｉｘ）を用いる場合を例に説明したが、それ以外にニッケルシリサイドやコバルトシリサイドといった低抵抗のフルシリサイドまたは金属系導電材料を広く用いることができる。

次に、本実施の形態の不揮発性半導体メモリ装置の第１の製造方法について説明する。本実施の形態の半導体装置の製造方法では、半導体基板上にトンネル絶縁膜を形成し、このトンネル絶縁膜上にシリコン窒化膜を形成し、シリコン窒化膜上にＬａを含む絶縁膜を堆積し、シリコン窒化膜中のＳｉを、Ｌａを含む絶縁膜中に拡散することによりＬａおよびＳｉを含む絶縁膜を形成し、ＬａおよびＳｉを含む絶縁膜上にブロッキング絶縁膜を形成し、ブロッキング絶縁膜上に制御ゲート電極を形成し、制御ゲート電極の両側の半導体基板にソース／ドレイン領域を形成する。

図６〜図１０は、本実施の形態の不揮発性半導体メモリ装置の製造工程を示す断面図である。図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）は、ＭＯＮＯＳ型メモリセルのワード線（セルトランジスタのゲート電極）方向に垂直な断面図である。また、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）は、ワード線方向に平行で、かつ、ワード線を含みうる位置の断面図である。

まず、図６に示すように、Ｂ等の不純物がドーピングされた（１００）面を有するＰ型のシリコン基板１０上に、公知のプロセスにより、シリコン酸化膜が埋め込まれた素子分離領域３０を形成する。その後、シリコン基板１０表面を、例えば熱酸化することにより、厚さ３ｎｍ〜５ｎｍ程度のシリコン酸化膜１２からなるトンネル絶縁膜を形成する。このトンネル酸化膜の形成は、熱酸化に限らず、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってもかまわない。

続いて、シリコン酸化膜１２上に、厚さ１ｎｍ〜５ｎｍ程度のシリコン窒化膜１４をＣＶＤ法等により堆積する。次に、シリコン窒化膜１４上に、厚さ１ｎｍ〜５ｎｍ程度のＬａＡｌＯｘ膜１８を、分子線エピタキシー（ＭＢＥ）法を用いて、ＬａとＡｌを蒸着源として成膜する。上述のように、ＬａＡｌＯｘ膜１８のＡｌ／Ｌａ比は３未満であることが、高い反応性を確保する観点から望ましい。

その後、例えば、不活性ガス雰囲気で９００℃〜１０００℃での熱処理を行い、図７に示すように、シリコン窒化膜１４とＬａＡｌＯｘ膜１８を反応させ、シリコン窒化膜１４中のＳｉを、ＬａＡｌＯｘ膜１８中に拡散させ、厚さ０．１ｎｍ〜５ｎｍ程度のＬａＡｌＳｉＯＮ膜１６を形成する。このようにして、３層の積層膜で構成される電荷蓄積膜が形成される。なお、熱処理を加えると、最終的に電荷蓄積絶縁膜の電荷トラップ量がより増大するため望ましいが、大きな電荷トラップ量は、先に記述したように熱処理を加えなくとも得られることから、熱処理は必ずしも必須の工程ではない。

続いて、図８に示すように、その後、公知のリソグラフィーおよびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）により、ＳｉＮ膜１４、ＬａＡｌＳｉＯＮ膜１６、ＬａＡｌＯｘ膜１８で構成される電荷蓄積膜をパターニングにする。

次に、図９に示すように、電荷蓄積膜上に、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、厚さ４ｎｍ〜１５ｎｍ程度のＡｌ_２Ｏ_３膜２０を、ブロッキング絶縁膜として形成する。さらに、このブロッキング絶縁膜上に、制御ゲート電極２２の下層膜として、スパッタ法を用いてタンタルカーバイド膜を形成する。そして、タンタルカーバイド膜上に、制御ゲート電極２２の上層膜としてタングステンシリサイド膜を形成する。タングステンシリサイド膜はＣＶＤ法で成膜した多結晶シリコン膜上に、Ｗ（タングステン）をＷ（ＣＯ）_６ガスを原料ガスとするＣＶＤ法で堆積し、その後の熱工程による反応でＷＳｉｘ層に変換する。

なお、トンネル絶縁膜、電荷蓄積絶縁膜、ブロッキング絶縁膜、制御ゲート電極の膜形成手法は、上記のプロセスに限られることはなく、例えば、ＭＢＥ法、スパッタ法、ＡＬＤ法、ＣＶＤ法、蒸着法、レーザーアブレーション法、または、これらの手法を組み合わせた成膜方法をとることも可能である。また、上記以外の原料ガスを成膜に用いても構わない。

次に、図１０に示すように、公知のリソグラフィーおよびＲＩＥにより、制御ゲート電極、ブロッキング絶縁膜、電荷蓄積膜、トンネル絶縁膜をパターニングする。そして、制御ゲート電極２２をマスクに、例えば、Ａｓをイオン注入し、エクステンション拡散層２４を形成する。

その後、ＳｉＮ膜のＣＶＤ法による堆積とＲＩＥによるエッチングで、ゲート側壁絶縁膜２６を形成した後、制御ゲート電極２２とゲート側壁絶縁膜２６をマスクに、Ａｓをイオン注入しソース／ドレイン拡散層２８を形成する。このようにして、図１に示す本実施の形態のメモリセルが形成される。なお、その後、周知の方法で配線等を形成して不揮発性半導体メモリ装置が形成される。

次に、本実施の形態の不揮発性半導体メモリ装置の第２の製造方法について説明する。本実施の形態の半導体装置の製造方法では、半導体基板上にトンネル絶縁膜を形成し、トンネル絶縁膜上にシリコン窒化膜を堆積し、シリコン窒化膜上にＬａおよびＳｉを含む絶縁膜を堆積し、ＬａおよびＳｉを含む絶縁膜上にブロッキング絶縁膜を形成し、ブロッキング絶縁膜上に制御ゲート電極を形成し、制御ゲート電極の両側の半導体基板にソース／ドレイン領域を形成する。

この第２の製造方法では、まず、上記第１の製造方法と同様に、トンネル絶縁膜上にシリコン窒化膜（ＳｉＮ膜）を堆積する。その後に、シリコン窒化膜上に、例えば、厚さ０．１ｎｍ〜５ｎｍ程度のＬａＡｌＳｉＯＮ膜をＣＶＤ法またはＭＢＥ法を用いて成膜する。次に、ＬａＡｌＳｉＯＮ膜上に、厚さ１ｎｍ〜５ｎｍ程度のＬａＡｌＯｘ膜を、分子線エピタキシー（ＭＢＥ）法を用いて、ＬａとＡｌを蒸着源として成膜する。その後は、第１の製造方法同様に、公知のリソグラフィーおよびＲＩＥにより、電荷蓄積絶縁膜をパターニングにし、その上にブロッキング絶縁膜および制御ゲート電極を形成する。

第２の製造方法によれば、ＬａＡｌＳｉＯＮ膜のようなＬａおよびＳｉを含む絶縁膜を反応により形成するのではなく、直接成膜することから、膜組成比の制御が容易になるという利点がある。

（第２の実施の形態）
本発明の第２の実施の形態の不揮発性半導体メモリ装置は、電荷蓄積膜が、シリコン窒化膜と、このシリコン窒化膜上のＬａおよびＳｉを含む絶縁膜と、ＬａおよびＳｉを含む絶縁膜上のＬａを含む金属酸化物と、Ｌａを含む金属酸化物上のシリコン窒化膜と、このシリコン窒化膜上のＬａおよびＳｉを含む絶縁膜と、ＬａおよびＳｉを含む絶縁膜上の、Ｌａを含む金属酸化物との積層膜とで形成されていること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する記載については記述を省略する。

図１１は、本実施の形態の不揮発性半導体メモリ装置のメモリセルの断面図である。図１１（ａ）は、ＭＯＮＯＳ型メモリセルのワード線（セルトランジスタのゲート電極）方向に垂直な断面図、図１１（ｂ）はワード線方向に平行で、かつ、ワード線を含む断面図である。図に示すように、電荷蓄積膜は、ＳｉＮ膜１４、ＬａおよびＳｉに加えＡｌとＯ（酸素）とＮ（窒素）を含むＬａＡｌＳｉＯＮ膜１６、結晶化したＬａＡｌＯｘ膜１８の積層膜が、２層重なることで構成されている。

本実施の形態の不揮発性半導体メモリ装置は、電荷トラップ量の大きいＬａＡｌＳｉＯＮ膜１６を２層備えることによって、第１の実施の形態よりも、さらに大きなメモリウィンドウを確保できるという利点がある。

なお、本実施の形態の不揮発性半導体メモリ装置の製造は、第１の実施の形態の製造方法に示した、電荷蓄積膜形成を２度繰り返すことで可能となる。なお、図１１には図示しないが、１度目に形成するＬａＡｌＯｘ膜１８と、２度目に形成するＳｉＮ膜１４との反応で、この２層の間にＬａＡｌＳｉＯＮ膜が形成されても構わない。

（第３の実施の形態）
本発明の第２の実施の形態の不揮発性半導体メモリ装置は、電荷蓄積膜が、シリコン窒化膜と、このシリコン窒化膜上のＬａおよびＳｉを含む絶縁膜との２層の積層膜で形成されること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する記載については記述を省略する。

図１２は、本実施の形態の不揮発性半導体メモリ装置のメモリセルの断面図である。図１２（ａ）は、ＭＯＮＯＳ型メモリセルのワード線（セルトランジスタのゲート電極）方向に垂直な断面図、図１２（ｂ）はワード線方向に平行で、かつ、ワード線を含む断面図である。図に示すように、電荷蓄積膜は、ＳｉＮ膜１４、ＬａおよびＳｉに加えＡｌとＯ（酸素）とＮ（窒素）を含むＬａＡｌＳｉＯＮ膜１６の積層膜で構成されている。

本実施の形態の不揮発性半導体メモリ装置は、電荷トラップ量の大きいＬａＡｌＳｉＯＮ膜１６を備えることによって、大きなメモリウィンドウを確保するとともに、ＬａＡｌＳｉＯＮ膜１６上のＬａを含む金属酸化物を省略することで実効的なゲート絶縁膜容量を増大し制御ゲート電極によるチャネルの制御性を向上させるという利点がある。

なお、本実施の形態の不揮発性半導体メモリ装置の第１の製造方法は、まず、第１の実施の形態と同様に、シリコン酸化膜１２で形成されるトンネル絶縁膜上にシリコン窒化膜１４をＣＶＤ法等により堆積する。次に、シリコン窒化膜１４上に、ＬａＡｌＯｘ膜１８を、ＭＢＥ法を用いて成膜する。次に、熱処理を行い、ＬａＡｌＯｘ膜をシリコン窒化膜１４と完全に反応させてＬａＡｌＳｉＯＮ膜１６に変換し、電荷蓄積絶縁膜を形成する。その後は、第１の実施の形態と同様に、公知のリソグラフィーおよびＲＩＥにより、電荷蓄積膜をパターニングにし、その上にブロッキング絶縁膜および制御ゲート電極を形成する。

また、本実施の形態の不揮発性半導体メモリ装置の第２の製造方法は、まず、第１の実施の形態と同様に、シリコン酸化膜１２で形成されるトンネル絶縁膜上にシリコン窒化膜１４をＣＶＤ法等により堆積する。次に、シリコン窒化膜１４上に、ＬａＡｌＳｉＯＮ膜１６をＣＶＤ法またはＭＢＥ法を用いて成膜することで、電荷蓄積膜を形成する。その後は、第１の実施の形態と同様に、公知のリソグラフィーおよびＲＩＥにより、電荷蓄積膜をパターニングにし、その上にブロッキング絶縁膜および制御ゲート電極を形成する。

（第４の実施の形態）
本発明の第４の実施の形態の不揮発性半導体メモリ装置は、電荷蓄積膜として、シリコン窒化膜と、このシリコン窒化膜上のＬａおよびＳｉを含む絶縁膜と、ＬａおよびＳｉを含む絶縁膜上のシリコン窒化膜と、このシリコン窒化膜上のＬａおよびＳｉを含む絶縁膜とで形成されていること以外は第３の実施の形態と同様である。したがって、第３の実施の形態と重複する記載については記述を省略する。

図１３は、本実施の形態の不揮発性半導体メモリ装置のメモリセルの断面図である。図１３（ａ）は、ＭＯＮＯＳ型メモリセルのワード線（セルトランジスタのゲート電極）方向に垂直な断面図、図１３（ｂ）はワード線方向に平行で、かつ、ワード線を含む断面図である。図に示すように、電荷蓄積膜は、ＳｉＮ膜１４、ＬａおよびＳｉに加えＡｌとＯ（酸素）とＮ（窒素）を含むＬａＡｌＳｉＯＮ膜１６の積層膜が、２層重なることで構成されている。

本実施の形態の不揮発性半導体メモリ装置は、電荷トラップ量の大きいＬａＡｌＳｉＯＮ膜１６を２層備えることによって、第３の実施の形態よりも、さらに大きなメモリウィンドウを確保できるという利点がある。

なお、本実施の形態の不揮発性半導体メモリ装置の製造は、第３の実施の形態の製造方法に示した、電荷蓄積膜形成を２度繰り返すことで可能となる。

（第５の実施の形態）
本発明の第５の実施の形態の不揮発性半導体メモリ装置は、電荷蓄積膜が、シリコン窒化膜と、ＬａおよびＳｉを含む絶縁膜と、Ｌａを含む金属酸化物と、ＬａおよびＳｉを含む絶縁膜と、シリコン窒化膜の５層の積層膜で形成されること以外は第１の実施の形態と同様である。したがって、第１の実施の形態と重複する記載については記述を省略する。

図１４は、本実施の形態の不揮発性半導体メモリ装置のメモリセルの断面図である。図１４（ａ）は、ＭＯＮＯＳ型メモリセルのワード線（セルトランジスタのゲート電極）方向に垂直な断面図、図１４（ｂ）はワード線方向に平行で、かつ、ワード線を含む断面図である。図に示すように、電荷蓄積膜は、ＳｉＮ膜１４、ＬａＡｌＳｉＯＮ膜１６、ＬａＡｌＯｘ膜１８、ＬａＡｌＳｉＯＮ膜１６、ＳｉＮ膜１４の積層膜で構成されている。

本実施の形態の不揮発性半導体メモリ装置は、電荷トラップ量の大きいＬａＡｌＳｉＯＮ膜１６を２層備えることによって、第１の実施の形態よりも、さらに大きなメモリウィンドウを確保できるという利点がある。

なお、本実施の形態の不揮発性半導体メモリ装置は、第１の実施の形態の製造方法に示した電荷蓄積膜形成工程でＬａＡｌＯｘ膜１８を成膜した後に、シリコン窒化膜１４を堆積することで製造することが可能である。ここで、電荷蓄積膜形成後に熱処理を加えて、ＬａＡｌＳｉＯＮ膜１６の形成を促進しても構わない。

以上、具体例を参照しつつ本発明の実施の形態について説明した。上記、実施の形態はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態の説明においては、不揮発性半導体メモリ装置、その製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる不揮発性半導体メモリ装置、その製造方法等に関わる要素を適宜選択して用いることができる。

例えば、実施の形態では、キャリアとなる電荷が電子であるｎチャネル型電界効果トランジスタでメモリセルを構成する不揮発性半導体メモリ装置について示したが、本発明は、キャリアとなる電荷が正孔であるｐチャネル型電界効果トランジスタでメモリセルを構成する不揮発性半導体メモリ装置についても適用が可能である。

また、半導体基板として、シリコン（Ｓｉ）を例に説明したが、必ずしもシリコン（Ｓｉ）に限るものではなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、インジウムアンチモン（ＩｎＳｂ）等、あるいは、それらに歪を加えた基板を用いることが可能である。

また、基板材料の面方位は必ずしも（１００）面に限るものではなく、（１１０）面あるいは（１１１）面等を適宜選択することができる。

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての不揮発性半導体メモリ装置およびその製造方法は、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。

第１の実施の形態の不揮発性半導体メモリ装置のメモリセルの断面図。 ストレス電界をかけた後の試料の電荷トラップ量を示すグラフ。 熱処理前後のＬａＡｌＯｘ膜のＸＰＳ評価結果を示すグラフ。 ＬａＡｌＯｘ膜のＥＯＴと電界印加後の電荷トラップ量との関係を示すグラフ。 Ａｌ／Ｌａ比とＥＯＴ変化率との関係を示すグラフ。 第１の実施の形態の不揮発性半導体メモリ装置の製造工程を示す断面図。 第１の実施の形態の不揮発性半導体メモリ装置の製造工程を示す断面図。 第１の実施の形態の不揮発性半導体メモリ装置の製造工程を示す断面図。 第１の実施の形態の不揮発性半導体メモリ装置の製造工程を示す断面図。 第１の実施の形態の不揮発性半導体メモリ装置の製造工程を示す断面図。 第２の実施の形態の不揮発性半導体メモリ装置のメモリセルの断面図。 第３の実施の形態の不揮発性半導体メモリ装置のメモリセルの断面図。 第４の実施の形態の不揮発性半導体メモリ装置のメモリセルの断面図。 第５の実施の形態の不揮発性半導体メモリ装置のメモリセルの断面図。

符号の説明

１０ シリコン基板
１２ シリコン酸化膜
１４ シリコン窒化膜
１６ ＬａＡｌＳｉＯＮ膜
１８ ＬａＡｌＯｘ膜
２０ Ａｌ_２Ｏ_３膜
２２ 制御ゲート電極
２４ エクステンション拡散層
２６ ゲート側壁絶縁膜
２８ ソース／ドレイン拡散層
３０ 素子分離領域

Claims (10)

1. 半導体基板上のトンネル絶縁膜と、
   前記トンネル絶縁膜上の電荷蓄積膜と、
   前記電荷蓄積膜上のブロッキング絶縁膜と、
   前記ブロッキング絶縁膜上の制御ゲート電極と、
   前記制御ゲート電極の両側の前記半導体基板に形成されるソース／ドレイン領域を備え、
   前記電荷蓄積膜が、少なくともシリコン窒化膜と、前記シリコン窒化膜上のＬａおよびＳｉを含む絶縁膜を備えることを特徴とする不揮発性半導体メモリ装置。
2. 前記ＬａおよびＳｉを含む絶縁膜の膜厚が、０．１ｎｍ以上５ｎｍ以下であることを特徴とする請求項１記載の不揮発性半導体メモリ装置。
3. 前記ＬａおよびＳｉを含む絶縁膜は、さらにＡｌとＯ（酸素）を含むことを特徴とする請求項１または請求項２記載の不揮発性半導体メモリ装置。
4. 半導体基板上にトンネル絶縁膜を形成し、
   前記トンネル絶縁膜上にシリコン窒化膜を形成し、
   前記シリコン窒化膜上にＬａを含む絶縁膜を堆積し、
   前記シリコン窒化膜中のＳｉを、前記Ｌａを含む絶縁膜中に拡散することによりＬａおよびＳｉを含む絶縁膜を形成し、
   前記ＬａおよびＳｉを含む絶縁膜上にブロッキング絶縁膜を形成し、
   前記ブロッキング絶縁膜上に制御ゲート電極を形成し、
   前記制御ゲート電極の両側の前記半導体基板にソース／ドレイン領域を形成することを特徴とする不揮発性半導体メモリ装置の製造方法。
5. 前記Ｌａを含む絶縁膜を堆積した後に熱処理を加えることで、前記シリコン窒化膜中のＳｉを、前記Ｌａを含む絶縁膜中に拡散することを特徴とする請求項４記載の不揮発性半導体メモリ装置の製造方法。
6. 前記Ｌａを含む絶縁膜は、さらにＡｌとＯ（酸素）を含むことを特徴とする請求項４または請求項５記載の不揮発性半導体メモリ装置の製造方法。
7. 前記Ｌａを含む絶縁膜中のＡｌ／Ｌａ比が３未満であることを特徴とする請求項６記載の不揮発性半導体メモリ装置の製造方法。
8. 半導体基板上にトンネル絶縁膜を形成し、
   前記トンネル絶縁膜上にシリコン窒化膜を堆積し、
   前記シリコン窒化膜上にＬａおよびＳｉを含む絶縁膜を堆積し、
   前記ＬａおよびＳｉを含む絶縁膜上にブロッキング絶縁膜を形成し、
   前記ブロッキング絶縁膜上に制御ゲート電極を形成し、
   前記制御ゲート電極の両側の前記半導体基板にソース／ドレイン領域を形成することを特徴とする不揮発性半導体メモリ装置の製造方法。
9. 前記ＬａおよびＳｉを含む絶縁膜は、さらにＡｌとＯ（酸素）を含むことを特徴とする請求項８記載の不揮発性半導体メモリ装置の製造方法。
10. 前記ＬａおよびＳｉを含む絶縁膜の膜厚が、０．１ｎｍ以上５ｎｍ以下であることを特徴とする請求項４ないし請求項９いずれか一項に記載の不揮発性半導体メモリ装置の製造方法。

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