JP2009135494A - 消去飽和について改善したイミュニティを備えた不揮発性メモリデバイスおよびその製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 19
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 230000036039 immunity Effects 0.000 title abstract description 3
- 239000000463 material Substances 0.000 claims abstract description 82
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 17
- 229920005591 polysilicon Polymers 0.000 claims abstract description 16
- 230000009467 reduction Effects 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 238000003860 storage Methods 0.000 claims description 13
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 9
- 229910003855 HfAlO Inorganic materials 0.000 claims description 7
- 229910004129 HfSiO Inorganic materials 0.000 claims description 7
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- 229910017109 AlON Inorganic materials 0.000 claims description 4
- 229910021529 ammonia Inorganic materials 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 3
- 150000002736 metal compounds Chemical class 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract 6
- 230000000903 blocking effect Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 38
- 230000006870 function Effects 0.000 description 23
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000014759 maintenance of location Effects 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000003949 trap density measurement Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 1
- 241000549173 Celastrus scandens Species 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000001010 compromised effect Effects 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012216 screening Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
Abstract
【課題】消去飽和について改善したイミュニティを備えた不揮発性メモリデバイスおよびその製造方法を提供する。
【解決手段】不揮発性メモリデバイスは、第２絶縁膜（ポリシリコン間あるいはブロック絶縁膜）の上部にある制御ゲートを備え、第２絶縁膜と接触している制御ゲートの少なくとも下部層は、所定の高い仕事関数を有し、完全なデバイス製造後に、ある高誘電率材料のグループと接触した場合、その仕事関数を低減する傾向を示す材料で構築される。第２絶縁膜の少なくとも上部層は、制御ゲートの下部層を第２絶縁膜の残りから隔離するものであって、制御ゲートの下部層の材料の仕事関数の低減を回避するために、該グループ外で選ばれた所定の高誘電率材料で構築される。製造方法において、上部層は、制御ゲートを設ける前に、第２絶縁膜の中に作成される。
【選択図】図３
【解決手段】不揮発性メモリデバイスは、第２絶縁膜（ポリシリコン間あるいはブロック絶縁膜）の上部にある制御ゲートを備え、第２絶縁膜と接触している制御ゲートの少なくとも下部層は、所定の高い仕事関数を有し、完全なデバイス製造後に、ある高誘電率材料のグループと接触した場合、その仕事関数を低減する傾向を示す材料で構築される。第２絶縁膜の少なくとも上部層は、制御ゲートの下部層を第２絶縁膜の残りから隔離するものであって、制御ゲートの下部層の材料の仕事関数の低減を回避するために、該グループ外で選ばれた所定の高誘電率材料で構築される。製造方法において、上部層は、制御ゲートを設ける前に、第２絶縁膜の中に作成される。
【選択図】図３
Description
本発明は、独立請求項の前文に係る不揮発性メモリデバイスおよび不揮発性メモリデバイスの製造方法に関する。
消去飽和(erase saturation)は、制御ゲートからポリシリコン間絶縁膜(interpoly dielectric)を通って浮遊ゲートに向けて注入される寄生電流に起因して、電荷を浮遊ゲートからトンネル酸化物を通ってＳｉチャネルへ除去することによって浮遊ゲートメモリセルを消去することができないことで知られている。同じ問題は、電荷が電荷トラップゲートに保存され、上側絶縁膜はブロック絶縁膜と呼ばれる電荷トラップ不揮発性メモリセルにおいて生ずる。
消去飽和を回避する先行技術の手法は、高い仕事関数の金属ゲートとともに高誘電率(high-k)絶縁膜を使用することである。しかしながら、金属ゲートは、従来のプロセスフローに組み込むことが難しい。さらに、これらは、幾つかの絶縁膜材料の上に堆積した場合、おそらくはこれらの堆積に続く固有の熱ステップの結果として、有効仕事関数を中間ギャップ(midgap)へ変化させる傾向を示す。ｐ型ポリシリコン制御ゲートの使用は、最近のトレンドのように、いわゆるフェルミレベルピンニング（ＦＬＰ）効果によって妥協できる。さらに、ｐ型ポリＳｉの使用は、より高い消去電圧の印加が必要になり、可能性のあるポリシリコン空乏効果を補償している。
本発明の目的は、消去飽和について改善したイミュニティを備えた不揮発性メモリデバイスおよび、こうした不揮発性メモリデバイスの製造方法を提供することである。
この目的は、第１の独立請求項の技術的特徴を記すデバイスおよび第２の独立請求項の技術ステップを示す方法を備えた本発明に従って達成される。
本発明の不揮発性メモリデバイスは、２つのドープ領域の間にチャネルを備えた基板と、チャネルの上部にある第１絶縁膜と、第１絶縁膜の上部にある電荷蓄積媒体と、電荷蓄積媒体の上部にある第２絶縁膜と、第２絶縁膜の上部にある制御ゲートとを備えたスタック構造を有する。第１絶縁膜は、いわゆるトンネル絶縁膜であり、電荷蓄積媒体へ向けてまたはそこからの電子またはホールのトンネル現象を可能にするために設けられる。電荷蓄積媒体は、導電性の浮遊ゲート、または電荷トラップ層、即ち、離散した電荷トラップサイトを有する層にできる。電荷蓄積媒体の上部にある第２絶縁膜は、ポリシリコン間絶縁膜（浮遊ゲートの場合）あるいはブロック絶縁膜（電荷トラップ層の場合）にできる。
本発明によれば、制御ゲートまたは、少なくとも第２絶縁膜と接触しているその下部層は、所定の高い仕事関数を有し、完全なデバイス製造後に、ある高誘電率(high-k)（即ち、ｋ＞ｋＳｉＯ２）材料のグループと接触した場合、その仕事関数を低減する傾向を示す材料で構築される。
さらに、第２絶縁膜または、制御ゲートの少なくとも下部層を第２絶縁膜の残りから隔離するその上部層は、制御ゲートの下部層の材料の仕事関数の低減を回避するために、該グループ外で選ばれた所定の高誘電率(high-k)材料で構築される。
その結果、制御ゲートの少なくとも下部層の材料と、上部層の下方にある第２絶縁膜の中に存在し得る該グループの高誘電率(high-k)材料との間の分離が確保される。従って、完全なデバイス製造後、制御ゲートの少なくとも下部層の材料の仕事関数の低減は回避でき、そして、制御ゲートと第２絶縁膜との間の界面における仕事関数は、消去飽和を回避または少なくとも低減するのに充分に高いものと容易に推測できる。
本発明によれば、上部層は、制御ゲートを設ける前に、追加のステップで第２絶縁膜の中に構築される。一実施形態では、第２絶縁膜またはその上側部分は、特定グループの高誘電率(high-k)材料で構築され、上述した仕事関数の低減は、制御ゲートを付加する前に、この高誘電率(high-k)材料の窒化物形成によって打ち消される。この窒化物形成は、好ましくは、ＤＰＮ(Decoupled Plasma Nitridation)ステップまたはアンモニアアニールステップを用いて実施される。窒化物形成の結果、少なくとも制御ゲートとの界面での高誘電率(high-k)材料の材料特性が変化して、界面での制御ゲート材料の仕事関数の低減が生じないか、または少なくとも部分的に抑制される。
窒化物形成ステップは、少なくとも上部層が、窒化された高誘電率(high-k)材料からなる第２絶縁膜の中に作成され、即ち、高誘電率(high-k)材料の特定グループの中には作成されないという効果を有する。
高誘電率(high-k)材料の層厚および窒化物形成ステップは、高誘電率(high-k)材料のほぼ全体の層が窒化されるか、あるいは第２絶縁膜の全体が窒化された高誘電率(high-k)材料で形成されるように選択してもよい。窒化物形成ステップの追加の利点は、高誘電率(high-k)層の中のトラップ密度を減少できる点であり、これは不揮発性メモリデバイスの保持能力を改善できる。
他の実施形態では、第２絶縁膜はまた、高誘電率(high-k)層を備えてもよく、これは特定グループの高誘電率(high-k)材料であってもよく、特定グループに属しない高誘電率(high-k)材料からなるキャップ層を上部に有する。キャップ層は、好ましくはＡｌＮまたはＡｌＯＮである。このキャップ層は、制御ゲートを第２絶縁膜の残りから隔離して、上述した仕事関数の低減を回避する追加の薄い層である。
本発明に係る特定グループに含まれる高誘電率(high-k)材料の例は、Ａｌ２Ｏ３，ＨｆＳｉＯ，ＨｆＡｌＯ，ＨｆＬａＯである。第２絶縁膜は、制御ゲートとの界面における上部層を除いて、これらの材料の１つでもよく、あるいは好ましくは、これらの材料の１つで部分的に構築してもよい。
本発明によれば、制御ゲートまたは少なくともその下部層の材料は、好ましくは、その仕事関数がチャネル材料の仕事関数より上（即ち、高い）であるように選ばれる。適切な構成は、例えば、次のようになる。
・金属特性を持つ材料、例えば、金属または金属化合物で全て構築された制御ゲート。
・ｐ型半導体材料で全て構築された制御ゲート。
・上部に半導体層を有する金属下部層を含む制御ゲート、例えば、薄い金属スクリーン(screening)層および厚いポリシリコンを備えた金属挿入ポリシリコン（ＭＩＰＳ:metal inserted polysilicon）構造。
・ｐ型半導体材料で全て構築された制御ゲート。
・上部に半導体層を有する金属下部層を含む制御ゲート、例えば、薄い金属スクリーン(screening)層および厚いポリシリコンを備えた金属挿入ポリシリコン（ＭＩＰＳ:metal inserted polysilicon）構造。
本発明について、下記の説明および添付図面を用いてさらに説明する。
本発明に係る不揮発性メモリデバイスの第１実施形態を示す。
本発明に係る不揮発性メモリデバイスの第２実施形態を示す。
本発明に係る不揮発性メモリデバイスの第３実施形態を示す。
第２実施形態の不揮発性メモリデバイスの電極材料が堆積される、高誘電率(high-k)材料の上側部分の窒化物形成に起因した、電極材料の仕事関数でのシフトを示す電流−電圧特性を示す。
本発明の第１および第２実施形態に係る不揮発性メモリデバイスのゲート電極の仕事関数を増加させることによって、欠陥支援のトンネル現象での減少を示す。
本発明は、特定の実施形態に関して一定の図面を参照して説明するが、本発明はこれに限定されず、請求項によってのみ限定される。記載した図面は、概略的かつ非限定的なものである。図面において、幾つかの要素のサイズは、説明目的のために誇張したり、縮尺どおり描写していないことがある。寸法および相対寸法は、本発明の実際の具体化に対応していない。
さらに、説明および請求項での用語、「第１」、「第２」、「第３」などは、類似の要素を区別するための使用しており、必ずしも連続した順または時間順を記述するためではない。この用語は、適切な状況下で交換可能であり、本発明の実施形態は、ここで説明したり図示したものとは別の順番で動作可能である。
さらに、説明および請求項の中の用語「上(above)」、「底(bottom)」、「の上に(over)」、「の下に(under)」等は、説明目的で使用しており、必ずしも相対的な位置を記述するためのものでない。こうして用いた用語は、適切な状況下で交換可能であって、ここで説明した本発明の実施形態がここで説明または図示した以外の他の向きで動作可能であると理解すべきである。
請求項で使用した用語「備える、含む(comprising)」は、それ以降に列挙された手段に限定されるものと解釈すべきでなく、他の要素またはステップを除外していない。記述した特徴、整数、ステップまたは構成要素の存在を、参照したように特定するものとして解釈するものであり、１つ又はそれ以上の他の特徴、整数、ステップまたは構成要素あるいはこれらのグループを排除していない。そして「手段Ａ，Ｂを備えるデバイス」という表現の範囲は、構成要素Ａ，Ｂだけからなる素子に限定すべきでない。本発明に関して、デバイスの関連した構成要素だけがＡ，Ｂであることを意味する。
図１〜図３は、本発明に係る不揮発性メモリセル１０，２０，３０の３つの実施形態を示し、それぞれ２つのドープ領域１１（ソースおよびドレイン）の間にチャネル１を備えた基板と、チャネル１の上部にある第１絶縁膜２と、第１絶縁膜２の上部にあるシリコン浮遊ゲート３と、シリコン浮遊ゲート３の上部にある第２絶縁膜４，４１，４２〜４３と、第２絶縁膜の上部にある制御ゲート５とを備える。
第１絶縁膜は、いわゆるトンネル絶縁膜であり、第２絶縁膜は、いわゆるポリシリコン間絶縁膜(interpoly dielectric)である。層２〜５の各々は、それ自体、単層、あるいは、スタックと置換される個々の単層とほぼ同じ機能性を有する別々の層のスタックでもよい。コンタクト１２が、ドープ領域１１、基板の底面、および制御ゲート５の上部に設けられる。
本発明は、電荷が、例えば、窒化物層などの電荷トラップゲートに保存され、上側絶縁膜４，４１，４２〜４３はブロック絶縁膜と呼ばれる電荷トラップ不揮発性メモリセルにも適用できる。
本発明によれば、興味のあるエリアは、第２絶縁膜４，４１，４２〜４３と制御ゲート５との間の界面６である。特に、高誘電率(high-k)材料のグループは、高い誘電率(k-value)の点で絶縁膜での使用に好適であると考えられるが、制御ゲート５は、所定の高い仕事関数を有し、完全なデバイス製造後に、これらの想定された高誘電率(high-k)材料の１つと接触した場合、その仕事関数を低減する傾向を示す材料で構築されるという観点から、この界面６の直下、即ち、第２絶縁膜の上部では回避することになる。この傾向はまた、ｐ型半導体ゲート５の場合、フェルミレベルピンニング（ＦＬＰ）として先行技術で知られている。
本発明の結果、上部ゲート５から蓄積領域３へ注入される寄生電流が減少し、これにより、より深い消去が可能になり（即ち、浮遊または電荷トラップゲート３に保存されたより多くの電荷を除去する）、プログラム／消去ウインドウを拡大できる。
図１の第１実施形態において、想定されるグループの高誘電率(high-k)材料外で、第２絶縁膜４のために所定の高誘電率(high-k)材料を選択することによって、仕事関数の低減は回避される。
本実施形態では、第２絶縁膜４の全体がこの所定の高誘電率(high-k)材料で構築される。
図２の第２実施形態において、第２絶縁膜４は、例えば、Ａｌ２Ｏ３，ＨｆＳｉＯ，ＨｆＡｌＯのグループの高誘電率(high-k)材料の１つで構築されるが、界面６での仕事関数の低減は、後堆積(post-deposition)の窒化物形成ステップを導入して、高誘電率(high-k)材料の材料性質を変える（最後に、材料が実際に特定グループに帰属しないように）ことによって回避される。そのため本実施形態は、想定されるグループの高誘電率(high-k)材料が第２絶縁膜での使用から除外されず、界面６での上部層が充分に窒化している限り、これらは使用可能であるという利点を有する。窒化物形成ステップの更なる利点は、高誘電率(high-k)層４のトラップ密度が低減できる点であり、不揮発性メモリセル２０の保持能力を改善すると考えられる。窒化物形成は、例えば、ＤＰＮ(Decoupled Plasma Nitridation)またはアンモニアアニールを用いて実施できる。
この方法が使用できる特定のケースは、Ａｌ２Ｏ３を含有する、ポリシリコン間またはブロック絶縁膜スタック４１についてである。この状況においてｐ＋ポリゲート５の場合、フェルミレベルピンニングがＳｉ価電子帯エッジに向かって良好に安定化する。代替として、金属制御ゲート５のｐ型に似た特性は、絶縁膜／ゲート界面において良好に維持できる。
金属制御ゲート５は、例えば、ＴａＮ，ＴｉＮ，ＴｉＣＮ，ＴａＣＮなどの材料を用いて実現できる。この方法は、ＨｆＡｌＯｘベースのポリシリコン間またはブロック絶縁膜４１または、中間ギャップ(midgap)またはＳｉ伝導帯エッジ（ｎ型に似ている）に向かうフェルミレベルピンニングを示す他の絶縁膜材料と併せて使用した場合でも、より有効である。これらの材料は、例えば、ＨｆＳｉＯｘ，ＨｆＯ２などを含んでもよい。
さらに、制御ゲート５のｐ型仕事関数を得るためにホウ素ドープのポリゲート５を用いた場合、窒化物形成は、ポリゲートからのＢの侵入を防止できるとともに、金属ゲート５の場合は、ポリシリコン間／ゲートスタックの熱的安定性を改善する可能性がある。
図３の第３実施形態において、第２絶縁膜は、高誘電率(high-k)層４２を含み、これは該グループの材料の１つでもよく、薄い絶縁膜キャップ層４３を上部に設けて、界面６での仕事関数の低減を回避している。
キャップ層は、高誘電率(high-k)材料、例えば、ＡｌＮまたはＡｌＯＮまたは他のものである。フェルミレベルピンニングの有効な制御のため、キャップ層は、好ましくは２ｎｍまでの範囲である。このキャップ層は、第２実施形態に関して上述したように、ゲート５と併せて、Ａｌ２Ｏ３ベースのポリシリコン間／ブロック絶縁膜、ＨｆＡｌＯｘベースの絶縁膜、またはＳｉ伝導帯エッジ（ｎ型）に向かってピンニングを行う傾向を示す他の高誘電率(high-k)絶縁膜材料、例えば、ＨｆＳｉＯｘ，ＨｆＯ２などと併せて使用できる。
ＡｌＮ材料は、約８の誘電率を有するため、キャップ層４３のための好ましい材料である。例えば、ＨｆＡｌＯｘ−（あるいは同様な誘電率を有する他の高誘電率(high-k)材料）などの高誘電率(high-k)材料と併せて使用した場合、実効酸化膜厚（ＥＯＴ）の点でわずかな不利益をもたらし、Ａｌ２Ｏ３の場合（ｋ≒９．５）には殆ど不利益をもたらさない。従って、スタック４２〜４３は、ＥＯＴ仕様と合致するように再設計が可能である。
さらに、ＡｌＮは、Ｓｉ（基準レベルとして）に対して大きなバンドオフセットを有すること、例えば、伝導帯オフセットに関して３ｅＶより大きいことが報告されており、これは良好な絶縁特性を本質的に有することを意味する。従って、ＡｌＮキャップ層の追加は、フェルミレベルピンニングを制御することが可能になるとともに、その導入は厳しい保持要求と適合できる。
図４は、下記の場合について、ポリシリコン電極およびこれらの対応する相互コンダクタンスを有するｐＭＯＳデバイスについて測定したＩｄ−Ｖｇ曲線を示す。
（ｉ）基準スプリット（Ｄ２）。ＨｆＳｉＯｘゲート絶縁膜堆積と窒化物形成を採用している。
（ｉｉ）Ａｌ２Ｏ３ゲート絶縁膜堆積の後、窒化物形成を用いないスプリット（Ｄ５）。
（ｉｉｉ）Ａｌ２Ｏ３ゲート絶縁膜堆積の後、窒化物形成（アプライドマテリアルズ(Applied Materials)社のＣｅｎｔｕｒａ ＤＰＮでのＤＰＮ(Decoupled Plasma Nitridation)による）を用いたスプリット（Ｄ２２）。
（ｉｉ）Ａｌ２Ｏ３ゲート絶縁膜堆積の後、窒化物形成を用いないスプリット（Ｄ５）。
（ｉｉｉ）Ａｌ２Ｏ３ゲート絶縁膜堆積の後、窒化物形成（アプライドマテリアルズ(Applied Materials)社のＣｅｎｔｕｒａ ＤＰＮでのＤＰＮ(Decoupled Plasma Nitridation)による）を用いたスプリット（Ｄ２２）。
観測したように、窒化物形成の１つの効果は、閾値電圧をシフトさせることである。このシフトは、ＤＰＮによって誘導される仕事関数の変更に帰着する。ＤＰＮは、絶縁膜中において、絶縁膜／電極の界面では高い窒素含有量を、絶縁膜／基板の界面では低い窒素を導入することを可能にする。ＲＦ発生器をパルス駆動することによって、プラズマ種の電子エネルギーは著しく減少して、これにより窒素が絶縁膜の上面に導入されるのを確保する。
図５は、消去動作の際、浮遊ゲート３（ｎ＋−Ｓｉ）からポリシリコン間絶縁膜４を超えて金属ゲート（ＭＧ）５までのエネルギーバンド図で本発明の効果を示す。ΔＷは、窒化物形成ステップまたはキャップ層の導入なしで、ポリシリコン間絶縁膜４が、想定されるグループの高誘電率(high-k)材料の１つで構築された場合に発生するであろう仕事関数の低減である。このΔＷを回避することによって、制御ゲートから浮遊ゲートへのトンネル電流が抑圧されることは明らかである。
もし一定のトラップエネルギーレベルＥｔを有する欠陥がポリシリコン間絶縁膜４の中に存在する場合、トンネル−トラップ距離、即ち、キャリアが、このエネルギーレベルＥｔで電荷トラップに到達する前に、金属ゲート５からポリシリコン間絶縁膜４へ走行しなければならない距離は、金属ゲート５の仕事関数の低減とともに減少する。
もし制御ゲート５のより高い仕事関数が得られたり、維持される場合、浅い電荷トラップ、即ち、絶縁膜４の伝導帯の近くでエネルギーレベルＥｔを有する電荷トラップはアクセスできなくなり、これにより金属ゲート５から絶縁膜４を通って浮遊または電荷蓄積ゲート３に向かう電流を減少させる。
Claims (24)
- ２つのドープ領域の間にチャネルを備えた基板と、
チャネルの上部にあり、トンネル絶縁膜である第１絶縁膜と、
トンネル絶縁膜の上部にある電荷蓄積媒体と、
電荷蓄積媒体の上部にある第２絶縁膜と、
第２絶縁膜の上部にある制御ゲートとを備え、
第２絶縁膜と接触している制御ゲートの少なくとも下部層は、所定の高い仕事関数を有し、完全なデバイス製造後に、ある高誘電率材料のグループと接触した場合、その仕事関数を低減する傾向を示す材料で構築され、
第２絶縁膜の少なくとも上部層は、制御ゲートの下部層を第２絶縁膜の残りから隔離するものであって、制御ゲートの下部層の材料の仕事関数の低減を回避するために、該グループ外で選ばれた所定の高誘電率材料で構築されることを特徴とする不揮発性メモリデバイス。 - 第２絶縁膜の少なくとも上部層は、該グループの高誘電率材料で構築され、
該上部層は、高誘電率材料の窒化部分によって形成されることを特徴とする請求項１記載の不揮発性メモリデバイス。 - 第２絶縁膜は、実質的に全て窒化高誘電率材料で構築されることを特徴とする請求項２記載の不揮発性メモリデバイス。
- 該上部層は、該グループの高誘電率材料で構築された第２絶縁膜の高誘電率層の上部にあるキャップ層で形成されることを特徴とする請求項１記載の不揮発性メモリデバイス。
- キャップ層は、ＡｌＮまたはＡｌＯＮからなることを特徴とする請求項４記載の不揮発性メモリデバイス。
- 高誘電率材料の該グループは、Ａｌ２Ｏ３，ＨｆＳｉＯ，ＨｆＡｌＯおよびＨｆＬａＯを含むことを特徴とする請求項１〜５のいずれかに記載の不揮発性メモリデバイス。
- 制御ゲートの少なくとも下部層の材料は、その仕事関数がチャネル材料の仕事関数より大きいように選ばれることを特徴とする請求項１〜６のいずれかに記載の不揮発性メモリデバイス。
- 制御ゲートの少なくとも下部層の材料は、金属特性を持つ材料、例えば、金属または金属化合物であることを特徴とする請求項７記載の不揮発性メモリデバイス。
- 制御ゲートは、下部層として薄いスクリーン層と、その上にある厚いポリシリコンとを備え、金属挿入ポリシリコン構造を形成していることを特徴とする請求項８記載の不揮発性メモリデバイス。
- 制御ゲートは、実質的に全てｐ型半導体材料で構築されることを特徴とする請求項７記載の不揮発性メモリデバイス。
- 電荷蓄積媒体は、導電性の浮遊ゲートで形成されることを特徴とする請求項１〜１０のいずれかに記載の不揮発性メモリデバイス。
- 電荷蓄積媒体は、電荷トラップ層で形成されることを特徴とする請求項１〜１０のいずれかに記載の不揮発性メモリデバイス。
- 不揮発性メモリデバイスの製造方法であって、
ａ）２つのドープ領域の間にチャネルを備えた基板を用意するステップと、
ｂ）チャネルの上部に、トンネル絶縁膜である第１絶縁膜を設けるステップと、
ｃ）トンネル絶縁膜の上部に、電荷蓄積媒体を設けるステップと、
ｄ）電荷蓄積媒体の上部に、第２絶縁膜を設けるステップと、
ｅ）第２絶縁膜の上部に、制御ゲートを設けるステップとを含み、
第２絶縁膜と接触している制御ゲートの少なくとも下部層は、所定の高い仕事関数を有し、完全なデバイス製造後に、ある高誘電率材料のグループと接触した場合、その仕事関数を低減する傾向を示す材料で構築され、
制御ゲートを設ける前に、制御ゲートの下部層を第２絶縁膜の残りから隔離するために、第２絶縁膜の中に少なくとも上部層が構築され、該上部層は、制御ゲートの下部層の材料の仕事関数の低減を回避するために、該グループ外で選ばれた所定の材料で構築されることを特徴とする方法。 - 第２絶縁膜の少なくとも上部層は、該グループの高誘電率材料で構築され、
該上部層は、高誘電率材料の窒化物形成によって形成されることを特徴とする請求項１３記載の方法。 - 第２絶縁膜は、実質的に全て、ほぼ完全に窒化した高誘電率材料で構築されることを特徴とする請求項１４記載の方法。
- 窒化物形成は、ＤＰＮ(Decoupled Plasma Nitridation)ステップを含むことを特徴とする請求項１３または１４記載の方法。
- 窒化物形成は、アンモニアアニールステップを含むことを特徴とする請求項１３または１４記載の方法。
- 第２絶縁膜は、該グループの高誘電率材料で構築された高誘電率層を含み、
該上部層は、高誘電率層の上部にキャップ層を設けることによって構築されることを特徴とする請求項１３記載の方法。 - キャップ層は、ＡｌＮまたはＡｌＯＮからなることを特徴とする請求項１８記載の方法。
- 高誘電率材料の該グループは、Ａｌ２Ｏ３，ＨｆＳｉＯ，ＨｆＡｌＯおよびＨｆＬａＯを含むことを特徴とする請求項１３〜１９のいずれかに記載の方法。
- 制御ゲートの少なくとも下部層の材料は、その仕事関数がチャネル材料の仕事関数より大きいように選ばれることを特徴とする請求項１３〜２０のいずれかに記載の方法。
- 制御ゲートの少なくとも下部層の材料は、金属特性を持つ材料、例えば、金属または金属化合物であることを特徴とする請求項２１記載の方法。
- 制御ゲートは、下部層として薄いスクリーン層と、その上にある厚いポリシリコンとを備え、金属挿入ポリシリコン構造を形成していることを特徴とする請求項２２記載の方法。
- 制御ゲートは、実質的に全てｐ型半導体材料で構築されることを特徴とする請求項２１記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP07121292A EP2063459A1 (en) | 2007-11-22 | 2007-11-22 | Interpoly dielectric for a non-volatile memory device with a metal or p-type control gate |
| US99013007P | 2007-11-26 | 2007-11-26 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009135494A true JP2009135494A (ja) | 2009-06-18 |
Family
ID=39226178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008298071A Pending JP2009135494A (ja) | 2007-11-22 | 2008-11-21 | 消去飽和について改善したイミュニティを備えた不揮発性メモリデバイスおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US20090134453A1 (ja) |
| EP (1) | EP2063459A1 (ja) |
| JP (1) | JP2009135494A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2063459A1 (en) * | 2007-11-22 | 2009-05-27 | Interuniversitair Microelektronica Centrum vzw | Interpoly dielectric for a non-volatile memory device with a metal or p-type control gate |
| KR100945935B1 (ko) * | 2008-04-07 | 2010-03-05 | 주식회사 하이닉스반도체 | 불휘발성 메모리소자의 제조방법 |
| TWI426610B (zh) * | 2009-07-22 | 2014-02-11 | Nat Univ Tsing Hua | 電荷儲存元件及其製造方法 |
| US8546214B2 (en) | 2010-04-22 | 2013-10-01 | Sandisk Technologies Inc. | P-type control gate in non-volatile storage and methods for forming same |
| US8685802B2 (en) * | 2010-12-29 | 2014-04-01 | Universityof North Texas | Graphene formation on dielectrics and electronic devices formed therefrom |
| CN104247017B (zh) | 2012-10-31 | 2017-11-14 | 惠普发展公司，有限责任合伙企业 | 防止电荷丢失的存储器单元 |
| US10943996B2 (en) | 2016-11-29 | 2021-03-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor device including non-volatile memories and logic devices |
| US10283512B2 (en) | 2016-11-29 | 2019-05-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US10325918B2 (en) | 2016-11-29 | 2019-06-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| JP2009081316A (ja) * | 2007-09-26 | 2009-04-16 | Toshiba Corp | 不揮発性半導体記憶装置 |
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| US7332768B2 (en) * | 2001-04-27 | 2008-02-19 | Interuniversitair Microelektronica Centrum (Imec) | Non-volatile memory devices |
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| KR100684899B1 (ko) | 2005-05-18 | 2007-02-20 | 삼성전자주식회사 | 비휘발성 기억 장치 |
| EP1748473A3 (en) | 2005-07-28 | 2009-04-01 | INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) | Non-volatile memory transistor with distributed charge storage sites |
| US7759747B2 (en) * | 2006-08-31 | 2010-07-20 | Micron Technology, Inc. | Tantalum aluminum oxynitride high-κ dielectric |
| EP2063459A1 (en) | 2007-11-22 | 2009-05-27 | Interuniversitair Microelektronica Centrum vzw | Interpoly dielectric for a non-volatile memory device with a metal or p-type control gate |
-
2007
- 2007-11-22 EP EP07121292A patent/EP2063459A1/en not_active Withdrawn
-
2008
- 2008-11-21 US US12/275,888 patent/US20090134453A1/en not_active Abandoned
- 2008-11-21 JP JP2008298071A patent/JP2009135494A/ja active Pending
-
2011
- 2011-04-05 US US13/080,562 patent/US8119511B2/en not_active Expired - Fee Related
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| JP2008193095A (ja) * | 2007-02-02 | 2008-08-21 | Samsung Electronics Co Ltd | 高い誘電定数と大きいエネルギーバンドギャップとを有するブロッキング絶縁膜を有する電荷トラップ型メモリ素子及びその製造方法 |
| JP2009081316A (ja) * | 2007-09-26 | 2009-04-16 | Toshiba Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP2063459A1 (en) | 2009-05-27 |
| US20110183509A1 (en) | 2011-07-28 |
| US8119511B2 (en) | 2012-02-21 |
| US20090134453A1 (en) | 2009-05-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20111118 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130821 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130827 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140408 |