TWI556405B - 具有區域內層互連的單晶三維（３ｄ）積體電路（ｉｃ） - Google Patents

具有區域內層互連的單晶三維（３ｄ）積體電路（ｉｃ） Download PDF

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TWI556405B
TWI556405B TW103118804A TW103118804A TWI556405B TW I556405 B TWI556405 B TW I556405B TW 103118804 A TW103118804 A TW 103118804A TW 103118804 A TW103118804 A TW 103118804A TW I556405 B TWI556405 B TW I556405B
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派翠克 摩洛
全箕玟
麥 韋伯
唐諾德 尼爾森
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英特爾股份有限公司
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    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Description

具有區域內層互連的單晶三維(3D)積體電路(IC)
本發明之實施例大體上係關於積體電路(IC)，且更具體而言係關於單晶三維(3D)IC。
單晶IC通常包括在一平面基板(諸如矽晶圓)上所製造的若干電晶體(諸如金屬氧化物半導體場效電晶體(MOSFET))。雖然摩爾定律在數十年之間於IC產業中保持成立，但IC維度之橫向比例要維持現今低於20nm之MOSFET閘極維度變得困難。隨著裝置尺寸持續減小，持續標準平面縮放將會有一個變得不切實際的點。此反曲點可能係由於經濟學或物理學所造成，諸如過高的電容或基於量子的變異性。因此，在第三維度中電晶體之堆疊(通常稱為垂直縮放或3D整合)係朝向較大電晶體密度之一折衷的路徑。
雖然3D集合可以在封裝層處達成(例如藉由堆疊分開製造的晶片)，但一單晶3D方法提供最大的層間互連密度，其使3D電路以最低層及最緊密的電路密度被建 構。通常，單晶3D IC在基板上面需要兩個或更多個依序製造及互連之電晶體層。例如，從第一半導體基板處開始，電晶體之第一層以習知技術被製造。一施體基板接著結合至第一基板且施體基板之一部分被分離以離開在電晶體之第一層上方之半導體薄膜。此方法當然僅係許多獲取用於裝置之第二層之單一晶體基板之其中一種。接著在半導體薄膜中製造電晶體之第二層並且在電晶體層之間形成層間互連。雖然在電晶體層之間之較佳的對準可藉由單晶3D IC，但實現良好的經濟規模之層間互連之架構係重要的，其中單晶3D IC之平面佔據面積與電晶體層之數量成比例地減少。
100‧‧‧電晶體層
101‧‧‧單晶3D IC
102‧‧‧單晶3D IC
103‧‧‧單晶3D IC
104‧‧‧單晶3D IC
110‧‧‧基板
115A‧‧‧閘極電極
115B‧‧‧閘極電極
116A‧‧‧閘極電極金屬化部
116B‧‧‧閘極電極金屬化部
120A‧‧‧半導體本體
130A‧‧‧源極/汲極金屬化部
130B‧‧‧源極/汲極金屬化部
131A‧‧‧源極/汲極金屬化部
142A‧‧‧內部層互連金屬化部
142B‧‧‧內部層互連
150‧‧‧記憶體陣列
151‧‧‧單晶3D SRAM單元
155‧‧‧p通道負載電晶體
156‧‧‧負載電晶體
158‧‧‧驅動電晶體
159‧‧‧驅動電晶體
160‧‧‧內部層介電層
161‧‧‧通道閘極電晶體
200‧‧‧第二電晶體層
210‧‧‧層間介電層
211‧‧‧內部層介電層
212‧‧‧溝槽
214C‧‧‧閘極介電質
215A‧‧‧閘極電極
215B‧‧‧閘極電極
215C‧‧‧閘極電極
215D‧‧‧閘極電極
216A‧‧‧閘極電極接觸金屬化部
216B‧‧‧閘極電極接觸金屬化部
216C‧‧‧閘極電極側壁
217C‧‧‧閘極電極底部表面
218C‧‧‧閘極電極側壁
219C‧‧‧閘極電極頂部表面
221A‧‧‧半導體本體
222A‧‧‧半導體本體
223A‧‧‧半導體本體
223B‧‧‧半導體本體
225A‧‧‧半導體鰭部側壁
226A‧‧‧源極/汲極半導體底部表面
227A‧‧‧源極/汲極半導體側壁
228A‧‧‧源極/汲極半導體頂部表面
231A‧‧‧源極/汲極金屬化部
231B‧‧‧源極/汲極金屬化部
232A‧‧‧源極/汲極金屬化部
232B‧‧‧源極/汲極金屬化部
233A‧‧‧源極/汲極金屬化部
233B‧‧‧源極/汲極金屬化部
234A‧‧‧源極/汲極金屬化部頂部表面
240A‧‧‧層間閘極電極互連
240B‧‧‧層間閘極電極互連
241B‧‧‧層間閘極電極互連頂部表面
252B‧‧‧內部層互連金屬化部
300‧‧‧程序
301‧‧‧方法
310‧‧‧操作
320‧‧‧操作
330‧‧‧操作
340‧‧‧操作
350‧‧‧操作
401‧‧‧層間源極/汲極互連製造方法
402‧‧‧層間閘極電極互連製造方法
410‧‧‧操作
420‧‧‧操作
440‧‧‧操作
450‧‧‧操作
455‧‧‧操作
455‧‧‧操作
457‧‧‧操作
459‧‧‧深介電質蝕刻操作
461‧‧‧金屬填充及平坦化操作
470‧‧‧操作
473‧‧‧操作
480‧‧‧操作
483‧‧‧操作
485‧‧‧操作
487‧‧‧操作
490‧‧‧操作
493‧‧‧操作
495‧‧‧操作
514‧‧‧遮罩
640‧‧‧層間導通孔
706‧‧‧通信晶片
740‧‧‧導通孔
805‧‧‧遮罩
807‧‧‧保護性遮罩
814C‧‧‧閘極介電質
840‧‧‧層間導通孔
908‧‧‧保護性硬遮罩
940A‧‧‧塊金屬
941‧‧‧層間導通孔
945B‧‧‧功函數金屬
1000‧‧‧系統
1005‧‧‧行動計算平台
1006‧‧‧資料伺服機
1010‧‧‧封裝級整合系統
1015‧‧‧電池
1020‧‧‧擴展圖
1025‧‧‧RF(無線)積體電路
1030‧‧‧電力管理積體電路
1035‧‧‧控制器
1050‧‧‧封裝單晶3D IC
1060‧‧‧插入層
1100‧‧‧計算裝置
1102‧‧‧母板
1104‧‧‧處理器
1106‧‧‧通信晶片
在本文中所述之材料係經由實例來說明而不是限制於附圖中。為了簡單及清楚的說明，在圖式中所繪示之元件並不一定按比例繪示。例如，為了清楚起見，一些元件之尺寸相對於其他的元件可被誇大。再者，在認為適當時，元件符號在圖式中重覆複以指示相對應的或類似的元件。在圖式中：圖1A係依照一實施例之具有區域層間互連之單晶3D IC之等角視圖；圖1B係依照一實施例之在圖1A中所描繪之單晶3D IC之第二等角視圖；圖1C係依照一實施例之在圖1A及1B中所描繪之映 射至層間互連之SRAM單元電路；圖2A係依照一實施例之在圖1A中所描繪之單晶3D IC中之層間源極/汲極互連之橫截面圖；圖2B係依照一實施例之單晶3D IC中層間源極/汲極互連之橫截面圖；圖2C係依照一實施例之在圖1A中所描繪之單晶3D IC中層間閘極電極互連之橫截面圖；圖2D係依照一實施例之單晶3D IC中層間閘極電極互連之橫截面圖；圖2E係依照一實施例之單晶3D IC中層間閘極電極互連之橫截面圖；圖3係一流程圖，其依照實施例繪示形成具有區域層間互連之單晶3D IC的方法；圖4A係一流程圖，其依照實施例繪示形成層間源極/汲極互連的方法；圖4B係一流程圖，其依照實施例繪示形成層間閘極電極互連的方法；圖5A、5B、5C及5D係依照一實施例執行圖4A中所示之特定製造操作之層間源極/汲極互連區域之橫截面圖；圖6A、6B及6C係依照一實施例執行圖4B中所示之特定製造操作之層間閘極電極互連區域之橫截面圖；圖7A、7B、7C及7D係依照一實施例執行圖4B中所示之特定製造操作之層間閘極電極互連區域之橫截面 圖；圖8A、8B、8C及8D係依照一實施例執行圖4B中所示之特定製造操作之層間閘極電極互連區域之橫截面圖；圖9A、9B、9C及9D係依照一實施例執行圖4B中所示之特定製造操作之層間閘極電極互連區域之橫截面圖；圖10繪示利用依照本發明之實施例之具有區域層間互連之單晶3D IC的行動計算平台及資料伺服機，及；圖11依照本發明之一實施例係電子計算裝置之功能性方塊圖。
【發明內容及實施方式】
一個或多個實施例將參考附圖來描述。雖然特定組構及配置詳細地被描繪及討論，但應瞭解的是，此僅用於說明目的。熟悉相關技術之人員應瞭解，在不違背本說明之精神及範疇的情況下亦可具有其他組構及配置。熟悉相關技術之人員應可瞭解，在本文中所述之技術及/或配置除了在本文中詳細地描述外，亦可以利用各種不同其他的系統及應用。
以下將參考附圖之詳細說明，其形成本文之一部分及並且描述例示性實施例。此外，應瞭解，可使用其他實施例且結構上的及/或邏輯上的改變可在不違背本發明之標的物之範疇下被實行。應瞭解，方向及基準(例如上、 下、頂部、底部等等)僅僅被用來便於圖式中特徵之描述，而非旨在限制申請專利範圍標的物之應用。因此，以下詳細說明並不具有限制之意涵，且本發明之標的物之範疇藉由隨附申請專利範圍及其等效件來定義。
在以下的說明中，將闡述許多細節，然而，熟悉此項技術者應瞭解的是，本發明可在沒有這些特定細節的情況下來實現。在一些實例中，已知的方法及裝置係以方塊圖的形式來展示(而非以細節的方式)以避免混淆本發明。整個說明書中之“一實施例”或“一個實施例”意指結合實施例所述之一特定特徵、結構、功能或特性係包含在本發明之至少一個實施例中。因此，在整個說明書中之各個段落中術語“在一實施例中”或“在一個實施例中”的出現不一定指稱本發明之相同實施例。再者，特定特徵、結構、功能或特性可以任何適當的方式與一或多個實施例結合。例如，第一實施例可與任何段落之第二實施例結合，與該兩個實施例有關之特定特徵、結構、功能或特性並不會互相排斥。
如本發明及隨附申請專利範圍之描述中所使用，除非上下文中另有明確說明，否則單數形式「一」及「該」也意指包含複數形式。應瞭解，在本文中所用的術語「及/或」指稱且包含相關的所列項目之任何及所有一或多個可行的組合。
在本文中所使用之術語「耦合」及「連接」及其衍生詞係描述組件之間的功能上及結構上的關係。應瞭解，這 些術語彼此並不意指為同義詞。相反地，在一特定實施例中，「連接」可被用於指示兩個或更多個元件彼此直接實體、光學或電接觸。「耦合」可被用於指示兩個或更多個元件彼此直接或間接(在其之間用其他插入元件)實體、光學或電接觸及/或兩個或更多個元件彼此協作或互相作用(例如因果關係)。
在本文中所用的術語「上方」、「下方」、「之間」及「上面」意指組件或材料層相對於其他組件或層之相對位置，其中此實體關係顯著的。例如，在材料層的情況下，設置在另一層上方或下方之一層可直接地與其他層接觸或可具有一或多個插入層。再者，設置兩層之間之一層可直接地與該兩層接觸或可具有一或多個插入層。相反的，在一第二層「上」之一第一層係與該第二層直接接觸。類似的區別亦存在於組件總成的內容中。
其將在下文中詳述，依照實施例之單晶3D IC可採用一或多個區域層間互連。一「區域」層間互連係與在3D IC中之至少一個電晶體層上之至少一個電晶體之至少一個結構緊密地結合。例如，在特定實施例中，區域層間互連相交一閘極電極或至少一個電晶體之一源極/汲極區域。一區域「層間」互連延伸穿過設置在單晶3D IC中之第一(例如下方)或第二(例如上方)電晶體層之間之至少一個層間介電層。在本文中所述實施例之區域層間互連可有利地使在單晶3D IC之不同層中之電晶體之間直接垂直連接，而不會被橫向地圍繞互連之上覆或下面電晶體層 之佔據面積(即橫向或平面區域)來佈線。在本文中所述之區域層間互連可減少單晶3D IC之佔據面積。在特定實施例中，區域層間互連係多功能的，例如用作為特有的一或多個電晶體以及兩個或更多個電晶體之電互連的功能。例如，在一實施例中，一區域層間互連充當接觸在一電晶體層上之電晶體之半導體源極/汲極(即擴散)區域，且進一步用於使源極/汲極區域互連至在另一電晶體層上之另一電晶體之終端。以此方式，基板區域及製造複雜性大致上未必比同等尺寸的單電晶體層IC還來得大。
此亦將在下文中詳述，在特定實施例中，一單晶3D IC的形成可包含接收設置在基板上方之第一電晶體、設置在第一電晶體上方之第二電晶體與設置其之間之一或多個層間介電層。層間導通孔接著形成相交第二電晶體之一閘極電極或一半導體源極/汲極區域、延伸穿過一或多個層間介電層之至少一個及曝露電耦合至第一電晶體之導電通孔陸部。該層間導通孔接著以金屬填充而接觸導通孔陸部及閘極電極或源極/汲極區域以形成區域層間互連。
圖1A係依照本發明之一實施例之具有區域層間互連之單晶3D IC 101之等角視圖。圖1B係單晶3D IC 101之第二等角視圖。相對於圖1A，單晶3D IC 101在圖1B中係繞沿著圖1A中所示之垂直(z)維度延伸之線A-A’而旋轉；以及繞平行於沿著第一水平(x)維度橫向延伸之B-B’線之一線及繞平行於沿著第二水平(y)維度橫向延伸之C-C’線之一線而旋轉。單晶3D IC 101被設置在基 板110上，其可以係適於形成一IC之業界習知的任何基板，諸如半導體基板、半導體絕緣體(SOI)基板或絕緣體基板(例如藍寶石)、相似物及/或其之組合，但不以此為限。在一例示性實施例中，基板110包括一大致上單晶半導體，諸如矽，但不以此為限。設置在基板110上方的係電晶體層100，且設置在電晶體層100上方的係電晶體層200。在實施例中，一電晶體層包含至少一個半導體本體，其大致上有利地係單晶，然而多晶實施例亦係可行的。
如圖1A及1B中所示，電晶體層100包含在基板110之一區域上方橫向延伸之半導體本體120A。一橫向電晶體通常需要一半導體通道區域佔據基板之第一區域，同時半導體源極/汲極區域佔據基板之第二區域(不同於垂直定向，其中一通道區域佔據相同基板區域作為源極/汲極區域)。儘管在圖1A或1B中未圖示，但因為3D IC 101在線A-A’周圍具有180°旋轉對稱，所以第二半導體本體大致上相等於亦在電晶體層100上(即與半導體本體120A共平面)橫向延伸之半導體本體120A。第二電晶體層200包含半導體本體221A、222A及223B，每一個大致上有利地為單晶，然而多晶實施例亦係可行的。儘管沒有全部示於圖1A或1B中，但因為3D IC 101在線A-A’周圍具有180°旋轉對稱，所以三個額外半導體本體大致上相等於亦在電晶體層200中(即與半導體本體221A、222A及223B共平面)橫向延伸之半導體本體221A、 222A及223B(其中一個係半導體本體223A)。尤其，在此例示性實施例中，在電晶體層100、200兩者之所有半導體本體係鰭部，例如，參照圖1A所示，垂直於基板的上表面的鰭部的高度大於平行於基板的上表面的鰭部的寬度。雖然「finFET」架構表示在可製造的電晶體技術之領域中的當前狀態，然而替代性的實施例亦係可行的，其中在3D IC中用於一或多個電晶體層之一或多個半導體本體係平面或具有任何業界習知的其他非平面結構，諸如奈米帶、奈米線等等。再者，一個電晶體層可具有第一類型(例如鰭部)之半導體本體，而另一個電晶體層可具有第二類型(例如平面)之半導體本體。
在電晶體層100中，設置在半導體本體120A之摻雜的(例如n型或p型)源極/汲極區域係一對源極/汲極金屬化部130A、131A。在一對源極/汲極金屬化部130A、131A之間係具有在x維度上延伸之寬度及在y維度上延伸之長度之閘極電極115A。閘極電極115A設置在半導體本體120A之通道區域上方且具有閘極介電層(未圖示)被設置在閘極電極115A及半導體本體120A之間，以形成能夠經由在通道區域中的場效而在源極/汲極金屬化部130A、131A之間調變導電率之閘極堆疊。另一個閘極電極115B類似地延伸在源極/汲極金屬化部130B之間調變通道導電率之第二第一層電晶體(未圖示)上，且一對應的第二源極/汲極金屬化部(未圖示)位在閘極電極115B之相對置側上。各個閘極電極115A、115B係藉由閘極電極金屬化部116A、116B接觸。
在第二電晶體層200中，對於半導體本體221A、222A有類似的一對源極/汲極金屬化部232A、233A且對於半導體本體223B有一對源極/汲極金屬化部231B、233B。第二對源極/汲極金屬化部231A、233A進一步耦合至半導體本體223A之源極/汲極區域，而第二對源極/汲極金屬化部232B、233B耦合至大致上相同於半導體本體221A及222A之兩個半導體本體之源極/汲極區域。四個閘極電極215A、215B、215C及215D可控制第二層電晶體之通道區域。分別設置在閘極電極215A及215B上的係閘極電極接觸金屬化部216A及216B，其在閘極電極及一第二層互連金屬化部(未圖示)之間提供一功能性介面，例如作為一SRAM位元單元之字線。各種源極/汲極金屬化部、閘極電極、閘極電極金屬化部及閘極介電質可各為任何習知的組成物。在電晶體層100、200兩者中對於具有矽半導體本體之例示性實施例而言，源極/汲極金屬化部可包含一或多個歐姆金屬(例如矽化物)及一或多個塊金屬。同樣地，閘極電極可包含以下之一或多者：多晶矽；一功函數金屬；及/或一或多個塊金屬。該閘極介電質可例如包含任何習知的材料(例如二氧化矽、氮氧化矽等等)或業界習知的高K材料(例如具有至少10之大介電常數)。
在電晶體層之間係一或多個層間介電層。在圖1A、1B中所示之繪示實施例中，層間介電層210被設置成與內部層介電層160接觸，兩者皆以虛線繪示以免混淆3D IC 101之其他特徵。另一個內部層介電層可被設置在內部 層介電層160下方而使電晶體層100之各個導電區域隔離，且一或多個內部層介電層可被類似地設置在層間介電層210上方而使電晶體層200之各個導電區域隔離。為了清楚起見，各個層間介電質未在圖1A、1B中描繪。層間介電層210係與半導體本體221A、222A及223B之至少一部分直接接觸。在頂部層間介電層210及內部層介電層160之間的介面可例如由將施體基板結合至基板110產生。介電層160、210之組成物彼此通常可允許係相同或不同於業界習知的介電質組成物。例示性材料包含二氧化矽、氮化矽、矽氧氮化物、摻碳二氧化矽(CDO)或另一低k值材料。
根據實施例，至少兩個不同層之電晶體可藉由區域層間互連來耦合而在至少一個層中相交閘極電極或電晶體之源極/汲極區域，且垂直延伸(例如大致上正交於橫向電晶體)穿過上方及下方電晶體層之間之至少一個層間介電層。例如，如圖1A及1B中進一步繪示，3D IC 101包含兩對區域層間互連：該兩個源極/汲極金屬化部233A及233B分別相交於半導體本體221A、222A及231B之源極/汲極區域；而且兩個閘極電極互連240A及240B分別相交於閘極電極215C及215D。如圖所示，每個這些區域層間互連沿著z維度延伸通過層間介電層210而使其電接觸第一層電晶體之一或多個終端。
在一例示性實施例中，一單晶3D SRAM單元採用區域層間互連。圖1C繪示一3D SRAM陣列150，其包含複 數個此SRAM位元單元。擴展圖151描繪一3D SRAM單元映射至電晶體及圖1A及1B中描繪之區域層間互連之電路示意圖。在一實施例中，其中記憶體陣列150採用一個六電晶體(6T)SRAM單元，每個位元單元包含如圖1C中所示配置之六個電晶體。在此一實施例中，兩個p通道負載電晶體155、156係設置在電晶體層100(圖1A、1B)，而四個n通道電晶體包含兩個驅動電晶體158、159(圖1C)及兩個被設置在電晶體層200中(圖1A、1B)之通道閘極電晶體160、161。驅動電晶體158、159各包含兩個半導體本體(例如221A、222A)與電性並聯耦合在一起的三個終端，用於增加驅動電流/beta。驅動及負載電晶體形成兩個交叉耦合反相器，其中一個反相器之輸出係另一個反相器之輸入。兩個通道閘極電晶體160、161係藉由一字線(WL)閘控或耦合，且每個通道閘極電晶體將該等反相器中之一者的輸出耦合至一位元線(BL)。如圖1C所示，驅動電晶體158、159之閘極分別藉由層間閘極電極互連240A、240B被耦合至負載電晶體155、156之閘極，而驅動電晶體158、159之汲極藉由源極/汲極金屬化部233A、233B被耦合至負載電晶體155、156之汲極。在單晶3D SRAM單元151中之區域層間互連的使用可實現在6T位元單元之佔據面積中的顯著減少。針對其他單元(諸如XOR、INV等等)可預期一類似的佔據面積減少。
依照一實施例，在圖1A及1B中描繪之兩對區域層 間互連現在將依序討論，從圖2A開始，其係沿著包含圖1B中之B-B’線之平面所截取之一層間源極/汲極互連的橫截面圖。通常，在一電晶體層(例如上層)中，層間源極/汲極互連相交電晶體之源極/汲極半導體區域。在圖2A中描繪之例示性實施例中，其中半導體本體221A、222A係鰭部，源極/汲極金屬化部233A接觸至少一個半導體鰭部側壁225A、227A，且可有利地接觸相對置源極/汲極半導體側壁225A、227A兩者以及源極/汲極半導體頂部表面228A。在描繪之實施例中，源極/汲極金屬化部233A延伸通過(在下方)源極/汲極半導體底部表面226A，且通過層間介電層210以接觸與源極/汲極金屬化部233A橫向對準之內部層互連金屬化部142A之一部分。如圖2A所示，層間介電層210之其餘部分可被設置在源極/汲極半導體底部表面226A下面，例如由半導體本體所遮蔽。在替代性實施例中，例如其中半導體本體221A、222A係奈米帶或奈米線，源極/汲極金屬化部233A可額外地接觸源極/汲極半導體底部表面226A以完全地包覆所描繪源極/汲極區域之橫截面。對於具有平面半導體本體之實施例而言，類似於圖2A中之228A之頂部表面除了被嵌入至源極汲極區域之接觸的金屬化部之外亦可充當接觸的主表面，在此情況下亦可以有側壁接觸表面。
如圖1A、1B及2A所示，源極/汲極金屬化部233A經由設置在電晶體層200下方之插入內部層互連金屬化部142A而間接地與源極/汲極金屬化部130A電耦合。依照 一替代性實施例，圖2B係在單晶3D IC 102中之層間源極/汲極互連之橫截面圖。在此例示性實施例中，源極/汲極金屬化部233A直接地電連接至源極/汲極金屬化部130A而源極/汲極金屬化部233A垂直延伸通過層間介電層210及內部層介電層160兩者。此一實施例矽可行的，其中源極/汲極金屬化部233A係在源極/汲極金屬化部130A上方直接地側向對準。根據特定電路，源極/汲極金屬化部233A亦可直接地或間接地與在電晶體層100上之閘極電極電連接，或可電連接(例如間接地通過插入內部層互連)至在電晶體層100上之複數個電晶體終端及/或電晶體。
在另一實施例中，源極/汲極金屬化部頂部表面234A使源極/汲極半導體介接至設置在第二電晶體層中之內部層互連金屬化部(未圖示)。除了頂部表面之外，源極/汲極金屬化部233A係由內部層介電質211圍繞。以此方式，該源極/汲極金屬化部233A可進一步適合多點(3D)源極/汲極接觸以及區域層間互連的功能。因此，源極/汲極金屬化部233A可大致上保留相同於一平面、單電晶體層(2D)裝置的佔據面積，其將使用源極/汲極金屬化部頂部表面234A以產生功能上相當於源極/汲極金屬化部233A的互連。
繼續圖1A及1B中繪示之第二對區域層間互連的描述，一層間閘極電極互連通常相交電晶體層(例如上方)中之電晶體之閘極電極區域。如圖1B中虛線所示，層間 閘極電極互連240A相交閘極電極215C之一末端部分。此相交可進一步如圖2C中所示，其係沿著包含圖1B之C-C’線之平面之單晶3D IC 101的橫截面圖。對於圖1B及2C中描繪之例示性實施例，層間閘極電極互連240A接觸至少一個閘極電極側壁216C、218C，且可有利地接觸相對置閘極電極側壁216C、218C兩者以及閘極電極頂部表面219C。在描繪之實施例中，層間閘極電極互連240A延伸通過(在下方)閘極電極底部表面217C，且通過層間介電層210以接觸與層間閘極電極互連240A橫向對準之內部層互連金屬化部142B之一部分。如圖2C所示，層間介電層210之其餘部分可被設置在閘極電極底部表面217C下方，例如由閘極電極所遮蔽。在替代性實施例中，層間閘極電極互連240A可額外地接觸閘極電極底部表面217C以完全地包覆圖2C中所示之閘極電極215C之區域之橫截面。
如圖1A及1B所示，層間閘極電極互連240A經由設置在電晶體層200下方之插入內部層互連金屬化部142B而間接地與源極/汲極金屬化部130B電耦合。若層間閘極電極互連240A係直接地在源極/汲極金屬化部130B上方側向地對準，則層間閘極電極互連240A可替代地與源極/汲極金屬化部130B電連接。根據電路，層間閘極電極互連240A亦可直接地或間接地與在電晶體層100上之閘極電極電連接，或可電耦合(例如間接地通過插入內部層互連)至在電晶體層100上之複數個電晶體終端及/或電晶 體。例如，如圖2D所示，其係在單晶3D IC 103中之層間閘極電極互連之橫截面圖。依照此替代性實施例，層間閘極電極互連240A係設置在閘極電極215C上方且向下延伸通過層間介電層210以直接地接觸閘極電極115A。
在另一實施例中，閘極電極互連使閘極電極介接至設置在上方電晶體層中之內部層互連金屬化部。例如，層間閘極電極互連頂部表面241B可藉由原本由內部層介電質211所圍繞之閘極電極而使閘極電極215C介接至內部層互連金屬化部252B。以此方式，層間閘極電極互連240A可進一步充當多點(3D)閘極電極接觸以及區域層間互連的功能。因此，閘極電極215C可大致上保留相同佔據面積，由於其對於平面、單電晶體層(2D)來說需要佈線在功能上相當於層間閘極電極互連240A之內部層互連。
根據一替代性實施例，圖2E係在單晶3D IC 104中層間閘極電極互連之橫截面圖。在此例示性實施例中，層間閘極電極互連240A藉由設計或由於製造對準容差而僅靠抵閘極電極215C之一側壁。然而，可維持閘極電極接觸及層間互連功能。在圖2E中亦描繪內部層互連252B接觸層間閘極電極互連頂部表面241B，其視需要提供多點(3D)互連，且不會伴隨增加的佔據面積。
在例示性區域層間互連相關之若干結構元件現已詳細地描述的情況下，製造區域層間互連以垂直地整合圍電子裝置之方法將參考圖3中之流程圖來進一步描述。在繪示說明的實施方案中，程序300可包含一或多個操作、功能 或動作，如由一或多個操作310、320、330、340及/或350所示。然而，在本文中之實施例可包含任何數量的操作，使得一些操作可被略過等等。此外，為了清楚起見，各種實施例可包含額外未圖示的操作。
例示性方法301開始於操作310，其接收具有一第一或下方電晶體層(諸如圖1A、1B中之電晶體層100)之基板。由於此第一電晶體層已藉由習知的方法形成，因此在本文中沒有進一步提供其製造之描述。
方法301進行至操作320，其中第二電晶體層(諸如在圖1A、1B中之電晶體層200)被設置在第一電晶體層上方。雖然有許多合適的技術，但作為一實例，操作320需要轉移SOI基板之矽層至第一電晶體層被設置之主機基板上。該轉移可進一步需要在矽SOI層之表面上形成一氧化物，壓縮結合氧化物表面至一內部層介電質而覆蓋第一電晶體層，及從矽SOI層(例如在埋設的絕緣體層處等等)移除施體基板。應注意亦還有其他方法，實施例並不限於此方面。在半導體層轉移之後，透過習知的技術可製造部分的第二或上方電晶體層。例如，重複執行處理來製造第一電晶體層直到形成一層間互連。
方法301接著進行至操作330，其中一層間導通孔被蝕刻至第二電晶體層以曝露一閘極電極或在第二電晶體層上之電晶體之源極/汲極半導體。層間導通孔蝕刻被延伸通過在第二電晶體層上之電晶體之基底，且清除至少一個層間介電層以曝露在第一電晶體層中陸部之下面導通孔。 該層間導通孔蝕刻可以係任何習知的高深寬比蝕刻以變得具有選擇性而有利於在閘極電極或源極/汲極半導體上之目標薄膜組成物(例如層間介電質)。在特定實施例中，層間導通孔蝕刻可係大致上相同於被採用以在第一電晶體層中形成源極/汲極金屬化部，但例如需要一較長的持續時間。
在操作340中，層間導通孔例如以任何業界習知的金屬填充及平坦化技術被金屬化以適合用於所需的金屬。作為一實例，一源極/汲極金屬化部被沈積在曝露導通孔陸部上，且在源極/汲極半導體上採用使用大致上相同沈積技術(例如原子層沈積及/或電鍍等等)以形成在第一電晶體層中之源極/汲極金屬化部。作為一實例，一閘極電極互連被沈積在曝露導通孔陸部上以及在閘極電極上，其係採用大致上用以在第一電晶體層中形成閘極電極接觸金屬化部之相同沈積技術(例如原子層沈積及/或電鍍等等)而形成。取決於是否有多於一種類型的區域層間互連(例如層間閘極電極互連及層間源極/汲極互連)，操作330及340可重複以每次迭代貫通一類型的層間導通孔(例如曝露閘極電極或曝露源極/汲極半導體)及每次迭代填充一類型的層間導通孔。方法301接著結束於在操作350中單晶3D IC之完成。在一實施例中，單晶3D IC之完成僅需要在第二電晶體層上方形成後端互連處理。例如，第二層互連可被安置在區域層間互連之頂部表面上以電連接至第一層電晶體及第二層電晶體之閘極電極或源極 /汲極。在另一實施例中，單晶3D IC之完成進一步需要額外層轉換及額外重複在本文中所述之習知的電晶體製造技術及一或多個區域層間互連實施例。
依照一實施例，在圖4A中之流程圖的內容中提供各種特別用於層間源極/汲極互連製造方法401之操作的額外描述，而圖5A至5D則提供當執行方法401之特定製造操作時該層間源極/汲極互連區域的橫截面圖。首先請參考圖4A，方法401開始於操作410，在半導體本體之上層電晶體源極/汲極區域上方形成一開口。例如，如圖5A所示，遮罩514係形成在內部層介電層211上方，而關於遮罩514之特徵係與下面半導體本體221A之源極/汲極區域對準。方法401(圖4A)進行至操作420，其中執行一深介電質蝕刻以曝露半導體源極/汲極區域之至少一部分(例如一側壁)，且在下方電晶體層中曝露下面導通孔陸部。如圖5A所示，蝕刻操作420清除內部層介電質211以曝露頂部表面及半導體本體221A之兩個相對置側壁，且清除層間介電層210以曝露對準於遮罩514之特徵之內部層互連金屬化部142A之一部分。可使用一習知的介電質蝕刻(諸如非等向性電漿蝕刻)用於蝕刻操作420，其可留下直接設置在半導體本體221A下方之層間介電層210之其餘部分。此外，可利用稍微地各向同性蝕刻或非等向性及等向性蝕刻之組合來底切第二層電晶體鰭部221A之源極/汲極區域。圖5C進一步繪示說明一特定實施例，其中操作420需要雙鑲嵌類型處理，其中溝槽212 被進一步形成至內部層介電質211中。請參考圖4A，方法401結束於操作440，其中層間導通孔以金屬化部填充且平坦化。如圖5D所示，源極/汲極金屬化部233A接觸內部層互連金屬化部142A及半導體本體221A之源極/汲極區域兩者。
依照實施例，在圖4B中之流程圖的內容中提供層間閘極電極互連製造方法402之各種特定操作之描述，而圖6A-6C、7A-7D、8A-8F及9A-9D提供當執行方法402之特定操作時層間閘極電極互連區域之橫截面圖。首先請參考圖4B，方法402開始於操作450，其曝露半導體本體之一上層電晶體通道區域。通常，操作450可以任何更換閘極程序之習知的方式來執行，其中佔位或心軸閘極堆疊(例如在二氧化矽上之多晶矽)從上層電晶體移除，以準備插入一高k/金屬閘極電極。
藉由移除佔位閘極及曝露的通道半導體區域，層間閘極電極互連可在更換閘極程序之前、之後或期間被形成。例如，方法402進行至操作455，其中一個完整的更換閘極堆疊(高k介電質/金屬閘極)在蝕刻一層間導通孔之前被形成在曝露通道區域上方，或進行至操作480，其中一層間導通孔在任何更換閘極堆疊被形成在曝露通道區域上方之前被形成，或進行至操作490，其中一更換閘極介電質在蝕刻一層間導通孔之前被形成在曝露通道區域上方。對於後者的替代，層間閘極電極互連實質上與閘極電極之通道耦合部分完全地相交，而對於第一替代的層間閘 極電極互連與遠距於通道區域(例如在圖1A、1B中所描繪)之閘極電極之一部分相交。
圖6A繪示在操作455後之閘極電極層間互連區域，其中閘極堆疊包含閘極介電質214C(例如二氧化矽及/或高K材料)及形成在半導體本體221A之通道區域上方之閘極電極215C。返回至圖4B，在操作455之後，方法401進行至操作457，其中圍繞遠距於通道區域之閘極電極之一部分之介電質藉由層間導通孔而被曝露，或進行至操作470，其中通道區域藉由層間導通孔而被曝露。圖6B繪示前者之實例，其中一遮罩開口係形成在閘極電極215C上方，且內部層介電質211具有內部層介電質211之深介電質蝕刻，而且層間介電層210形成層間導通孔640。在進一步參考圖4B，深介電質蝕刻操作459可以係大致上如介電質蝕刻操作420(圖4A)所描述。方法402接著繼續金屬化部操作461，其中任何適當的金屬被沈積至層間導通孔中以接觸上層電晶體之閘極電極及在下方電晶體層中耦合至電晶體之終端之導通孔陸部。例如，如圖6C所示，包括使得與閘極電極215C之至少一側壁及與內部層互連142B之部分電阻接觸之一金屬之層間閘極電極互連240A係沈積在層間導通孔640中。隨著閘極電極層間互連被製造後，方法402接著返回至方法301之操作350(圖3)。
針對其中通道區域係藉由層間導通孔而被曝露的替代性實施例而言，若層間導通孔僅欲佔據先前藉由佔位閘極 所佔據之區域之一部分，則在操作470中，一遮罩開口對準在通道區域上方，且在操作473中蝕刻閘極電極。例如，如圖7A所示，閘極電極215C被蝕刻穿過以在導通孔740之底部處曝露閘極介電質214C。如圖7B所示，一後續的等向蝕刻接著清除來自導通孔740之底部之閘極介電質。半導體本體221A之一頂部表面亦可在閘極介電質蝕刻期間被曝露，然而半導體本體221A之側壁則保持藉由閘極介電質所覆蓋。如圖7C所示，導通孔蝕刻進行以清除層間介電層210至在內部層互連142B上的陸部。如本文中其他段落所描述，層間閘極電極互連240A接著與金屬填充及平坦化操作461一起完成。針對此實施例，方法402導致圖7D中所示之閘極電極互連結構，其不同於圖1A及1B中所示之結構，至少在某種程度上對於圖7D中所示之實施例，閘極電極層間互連240A係設置成接近半導體本體221A之通道區域且僅藉由閘極介電質814C分離。方法402接著返回至方法301以完成該3D IC。
返回至圖4B，在替代性實施例中，其中方法402進行至操作480，而層間導通孔在任何更換閘極堆疊被形成在曝露通道區域上方之前被形成，若層間導通孔僅欲佔據先前藉由佔位閘極佔據之區域之一部分，則一遮罩開口被形成在通道區域上方。例如，如圖8A所示，遮罩805界定小於佔位閘極之寬度之一開口。返回至圖4B，在操作483中，層間介電質被選擇性地蝕刻至通道半導體。例如，如圖8B中所描繪，在層間導通孔840之底部處曝露 之內部層互連142B之一部分之層間介電層210被移除。方法402(圖4B)接著進行至操作485，其中使用任何習知的技術形成閘極介電質。例如，如圖8C所示，閘極介電質814C係沈積在半導體本體221A之曝露通道區域上方。存在於內部層互連142B上之任何閘極介電質接著被選擇性地移除，例如藉由首先僅在頂部表面拓撲上選擇性地形成保護性遮罩807，如圖8D所示。方法402可接著進行移除保護性遮罩807(若存在)且執行金屬填充及平坦化操作461。如圖8D所示，在金屬填充之後，第一層間互連係僅藉由閘極介電質814C而與半導體本體221A之通道區域之一側壁分離。與本文中其他處段落所描述之其他特定實施例進一步相比，閘極介電質814C亦保留在層間互連及層間介電層210之間。方法402接著返回至方法301以完成該單晶3D IC。在特定實施例中，閘極介電質係設置在存在於半導體本體之頂部表面上之保護性硬遮罩的上方，在此情況下，由於電晶體實質上係一雙閘極或雙閘極裝置，如圖7B中所描繪，移除來自半導體本體之頂部表面之閘極介電質對電晶體操作上影響不大。
在替代性實施例中，方法402進行至操作490，其中在曝露通道區域上方之一更換閘極介電質分別在操作493及495中之層間導通孔之任何遮蔽及蝕刻之前形成。在此亦同樣的，在操作490中可使用任何閘極介電質形成程序。在操作493中形成通道區域之任何適當的遮罩開口以限制層間導通孔之佔據面積小於佔位閘極之佔據面積之 後，在操作495中層間導通孔以清除閘極介電質之方式被蝕刻，且層間介電質大致上如操作473及圖7B、7C之情況中所描述。此一實施例之一實例係在圖9A-9C中進一步被繪示說明，其中在閘極介電質形成之後，層間導通孔941之蝕刻確保沒有閘極介電質在半導體本體221A之基底下方。當層間導通孔在閘極介電質被形成之前(例如圖8D中所描繪)被蝕刻時，此係與所形成的閘極介電質結構有區別的一種結構屬性。在特定實施例中，閘極介電質被設置在存在於半導體本體之頂部表面上之一保護性硬遮罩上方。例如，一保護性硬遮罩908係存在於圖9A至9D中。在此實施例中，在層間導通孔蝕刻期間閘極介電質之移除(若有的話)對電晶體操作影響不大，因為電晶體實質上係在適當位置上具有硬遮罩908之雙閘極或雙閘極裝置。
在其他特定實施例中，閘極介電質蝕刻係選擇性地沿著半導體鰭部之底部移除閘極介電質而製成，而且閘極介電質之保持設置在半導體鰭部之頂部表面上。例如，一保護性遮罩可以被形成在閘極介電質之頂部上，大致上如操作487及圖8D之情況中所示。隨著閘極介電質從層間導通孔陸部移除，方法402繼續至操作461之層間導通孔之金屬填充。在特定實例中，如圖9D中所示，填充金屬包含一功函數金屬945B及一塊金屬940A。方法402接著返回至方法301(圖3)以完成該3D IC。
依照本發明之實施例，圖10繪示系統1000，其中一 行動計算平台1005及/或一資料伺服機1006採用具有區域層間互連之單晶3D IC。伺服機1006可以係任何商業伺服器，例如包含設置在與電子資料處理一起之的機架及網路中之任何數量的高效能計算平台，該伺服機1006係在包含一封裝單晶3D IC 1050之例示性實施例中。行動計算平台1005可以係任何以電子資料顯示器、電子資料處理、無線電子資料傳輸等等之各者所組構之可攜式裝置。例如，行動計算平台1005可以係平板電腦、智慧型電話、膝上型電腦等等之任何一者，或可包含顯示螢幕(例如一電容式、感應式、電阻式、觸控螢幕)、晶片級或封裝級整合系統1010及電池1015。
不管是設置在擴展圖1020中所示之整合系統1010中或是作為伺服機1006中之單獨封裝晶片，封裝單晶3D IC 1050包含採用具有藉由至少一個區域層間互連而互連之至少兩層的電晶體之單晶3D架構記憶體晶片(例如RAM)或處理器晶片(例如微處理器、多核心處理器、圖形處理器等等)。在一實施例中，單晶3D IC 1050係一微處理器，其包含採用複數個單元之SRAM快取記憶體，其各者具有藉由至少一個區域層間互連而互連之至少兩層的電晶體。例如，SRAM快取記憶體可藉由閘極電極層間互連而將驅動電晶體之閘極耦合至負載電晶體之閘極，且可藉由源極/汲極層間互連而將驅動電晶體之汲極耦合至負載電晶體之汲極，大致上如本文中其他段落所述。一或多個層間互連可相交在SRAM單元之上層中之一n型電晶 體之閘極電極或源極/汲極半導體區域，且進一步電耦合至在相同SRAM單元之下層中之p型電晶體之終端。單晶3D IC 1050可進一步與一或多個電力管理積體電路(PMIC)1030一起耦合至板、基板或插入層1060，RF(無線)積體電路(RFIC)1025包含寬頻RF(無線)傳輸器及/或接收器(TX/RX)(例如包含數位基頻且類比前端模組進一步包括在傳輸路徑上之功率放大器及在接收路徑上之低雜訊放大器)及其之控制器1035。
在功能上，PMIC1030可執行電池電力調節、DC至DC轉換等等，而因此具有將一輸入耦合至電池1015且具有一輸出提供一電流供應至其他功能模組。如進一步繪示說明，在例示性實施例中，RFIC1025具有一輸出耦合至天線(未圖示)以實施任何若干無線標準或協定，其包含Wi-Fi(IEEE802.11系列)、WiMAX(IEEE802.16系列)IEEE802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽及其之衍生物以及任何其他被稱為3G、4G、5G之無線協定，但不以此為限。在替代性實施方案中，這些板層模組之各者可被整合至耦合至單晶3D IC 1050之封裝基板之獨立IC上或在耦合至單晶3D IC 1050之封裝基板之單一IC中。
圖11係計算裝置1100之功能方塊圖，其依照本發明之至少一些實施方案來配置。計算裝置1100可發現於平台1005或伺服機1006內部，例如且進一步包含母板 1102，其包含若干組件，諸如處理器1104(例如應用處理器)，其可與本文中所述之區域層間互連協作；及至少一個通信晶片1106，但不以此為限。在實施例中，至少一個處理器1104及一或多個通信晶片1106等等。處理器1104可實體及/或電耦合至母板1102。在一些實例中，處理器1104包含在處理器1104中封裝之積體電路晶粒。一般而言，術語「處理器」或「微處理器」可指稱任何裝置或裝置之部分，其處理從暫存器及/或記憶體之電子資料以轉換該電子資料至其他儲存於暫存器及/或記憶體中之電子資料。
在各種實例中，一或多個通信晶片1106亦可實體及/或電耦合至母板1102。在另一實施方案中，通信晶片1106可以係處理器1104之部分。根據其應用，計算裝置1100可包含其他可以是或可以不是實體或電耦合至母板1102之組件。這些其他組件包含揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、固態驅動器(SSD)、光碟(CD)、數位多功能光碟(DVD)、等等)等等，但不以此為限。
通信晶片1106可使無線通信用於資料往返於計算裝 置1100之轉移。術語「無線」及其衍生詞可用於描述電路、裝置、系統、方法、技術、通信通道等等，其可通過透過非固態媒體來調變電磁輻射之使用而通信資料。該術語並不一定意指相關的裝置不包含任何無線，儘管在一些實施例可能不包含。通信晶片1106可實施包含任何若干無線標準或協定，但不以本文中其他段落所述為限。如所述，計算裝置1100可包含複數個通信晶片706。例如，第一通信晶片可專屬於較短範圍無線通信(諸如Wi-Fi及藍芽)；及第二通信晶片可專屬於較長範圍無線通信(諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等)。
如在本文中所述之任何實施方案所使用，術語「模組」指稱軟體、韌體及/或硬體組構之任何組合以提供在本文中所述之功能。軟體可體現為軟體封裝、程式碼及/或指令集或指令；且在在本文中所述之任何實施方案中所使用之「硬體」可包含例如個別地或儲存藉由可程式化迴路所執行之指令之固線式迴路、可程式化迴路、狀態機迴路及/或韌體之任何組合。該模組可共同地或分離地被體現為形成大系統(例如積體電路(IC)、系統晶片(SoC)等等)之部分之迴路。
雖然在本文中闡述之特定特徵已參考各種實施方案描述，但此描述並非以限制性意義來解釋。因此，在本發明之技術之人士應瞭解的係，在本文中所述之有關本發明之實施方案之各種修改以及其他實施方案認為在本發明之精 神及範疇中。
以下實例係有關特定例示性實施例。
垂直積體微電子裝置可包含：一第一電晶體，其包含在被設置於基板上方之第一電晶體層中橫向延伸的第一半導體本體；一第二電晶體，其包含：第二半導體本體，其在被設置於該基板上方之第二電晶體層中橫向延伸且藉由一或多個層間介電層而與該第一電晶體層垂直地分離；及閘極電極，其被設置在該第二半導體本體之一對源極/汲極區域之間的通道區域上方，使得具有一第一層間互連，其與該閘極電極或該源極/汲極區域之一者相交，延伸穿過該一或多個層間介電層之至少一者，且與該第一電晶體之終端電耦合。
在另一實例中，第二電晶體層被設置在第一電晶體層上方且第二半導體本體被設置在一或多個層間介電層上方，該第二半導體本體包括一鰭部，且第一層間互連沿著鰭部之源極/汲極區域之至少一個側壁而設置。
在另一實例中，第二電晶體層被設置在第一電晶體層上方且第二半導體本體被設置在一或多個層間介電層上方，該第二半導體本體包括一鰭部，且第一層間互連沿著鰭部之源極/汲極區域之至少兩個相對置側壁而設置，且與第一半導體本體之源極/汲極區域電耦合。
在另一實例中，第二電晶體層被設置在第一電晶體層上方而第二半導體本體被設置在一或多個層間介電層上方，且第一層間互連經由被設置在第二電晶體層下方之第 一插入互連金屬化部而與該終端電耦合。
在另一實例中，第二電晶體層被設置在第一電晶體層上方且第二半導體本體被設置在一或多個層間介電層上方，且第一層間互連沿著閘極電極之至少一個側壁而設置。
在另一實例中，第二電晶體層被設置在第一電晶體層上方且第二半導體本體被設置在一或多個層間介電層上方，該第二半導體本體包括一鰭部，第一層間互連沿著鰭部之源極/汲極區域之至少一個側壁而設置，且該裝置進一步具有第二層間互連，其沿著閘極電極之至少一個側壁而設置，且延伸穿過一或多個層間介電層之至少一者，且與在第一電晶體層中之電晶體電互連。
在另一實例中，第二電晶體層被設置在第一電晶體層上方且第二半導體本體被設置在一或多個層間介電層上方，該第二半導體本體包括一鰭部，第一層間互連沿著鰭部之源極/汲極區域之至少兩個相對置側壁而設置，且經由設置在第二電晶體層下方之第一插入互連金屬化部之源極/汲極而與該終端電耦合，且該裝置進一步具有第二層間互連，其沿著閘極電極之至少一個側壁而設置，且延伸穿過一或多個層間介電層之至少一者，且經由被設置在第二電晶體層下方之第二插入互連金屬化部而與第一電晶體層中之電晶體電互連。
在另一實例中，第一層間互連僅藉由閘極介電質而與第二半導體本體之通道區域之側壁分離。
在另一實例中，第一層間互連僅藉由閘極介電質而與第二半導體本體之通道區域之側壁分離，且其中閘極介電質係進一步設置在第一層間互連及一或多個層間介電層之至少一者之間。
在另一實例中，第一層間互連僅藉由閘極介電質而與第二半導體本體之通道區域之側壁分離，且其中第一層間互連係與一或多個層間介電層之至少一者直接接觸。
在另一實例中，一3D SRAM快取記憶體可在透過上面任何例示性區域層間互連結構所耦合之各個3D SRAM單元中具有多層電晶體。作為一實例，3D SRAM位元單元具有設置在基板上方之第一電晶體層上之兩個負載電晶體、兩個驅動電晶體及兩個設置在第一電晶體層上方之第二電晶體層上之通道閘極電晶體，而層間介電層設置在其之間，各個第一對層間互連接觸驅動電晶體之一個半導體汲極區域且延伸通過層間介電層，且各個第二對層間互連接觸驅動電晶體之一個閘極電極且延伸通過層間介電層。在另一實例中，第一及第二對層間互連電耦合負載電晶體之一終端。
在3D SRAM單元之另一實例中，負載及驅動電晶體包括橫向鰭部，該橫向鰭部具有設置在鄰近於設置在基板之第二區域上方半導體汲極區域之基板之第一區域上方之半導體通道區域，且第一及第二對層間互連電耦合至負載電晶體之終端並且垂直地延伸穿過層間介電層而大致上正交於橫向鰭部。
在3D SRAM單元之另一實例中，層間互連之第一對之一者及第二對之一者電耦合至兩個負載電晶體之第一者之汲極終端及兩個負載電晶體之第二者之閘極電極，而層間互連之第一對之另一者及第二對之另一者電耦合至兩個負載電晶體之第二者之汲極終端及兩個負載電晶體之該第一者之閘極電極。再者，層間互連之第一對之各者沿著汲極區域之至少兩個相對置側壁設置，且接觸設置在第二電晶體下方之分離插入互連金屬化部，而層間互連之第二對之各者沿著閘極電極之至少一個側壁或驅動電晶體之一者之半導體通道區域之至少一個側壁設置，且接觸分離插入互連金屬化部之一者。
在另一實例中，一微處理器包含一SRAM快取記憶體，其中該SRAM快取記憶體進一步包含單晶3D SRAM單元。在另一實例中，一行動計算平台包含該微處理器，以及一顯示螢幕通信地耦合至該微處理器，且一無線收發器通信地耦合至該微處理器。
在製造垂直積體微電子裝置之方法之一實例中，該方法可包含接收設置在基板上方之第一電晶體，在該第一電晶體上方設置一第二電晶體以具有一或多個層間介電層設置於其之間且藉由蝕刻第一層間導通孔而使第一及第二電晶體互連，其相交第二電晶體之閘極電極或半導體源極/汲極區域，延伸穿過一或多個層間介電層之至少一個，且曝露的第一導電導通孔陸部係電耦合至第一電晶體，接著在第一層間導通孔中沈積第一層間互連，金屬接觸第一導 通孔陸部及至少一個閘極電極及半導體源極/汲極區域。
在製造方法之另一實例中，半導體源極/汲極區域被設置在半導體鰭部之一部分中，蝕刻第一層間導通孔而曝露至少一個鰭部側壁，沈積第一層間互連進一步包括至少在鰭部側壁上沈積源極/汲極金屬化部，且第一導通孔陸部係接觸第一電晶體之至少一個閘極電極或半導體源極/汲極區域之互連金屬化部之一部分。
在製造方法之另一實例中，半導體源極/汲極區域被設置在半導體鰭部中，蝕刻第一層間導通孔而曝露頂部及兩個相對置鰭部側壁，且進一步曝露接觸第一電晶體之半導體源極/汲極區域之內部層互連金屬化部之一部分，且沈積第一層間互連進一步包括沈積一源極/汲極擴散金屬化部至鰭部頂部上、兩個鰭部側壁上及內部層互連金屬化部之曝露部分上。
在製造方法之另一實例中，蝕刻第一層間導通孔而曝露閘極電極頂部及閘極電極側壁，沈積第一層間互連進一步包括沈積閘極接觸金屬化部至閘極電極頂部及側壁上，且第一導通孔陸部係接觸第一電晶體之至少一個閘極電極或半導體源極/汲極區域之互連金屬化部之一部分。
在製造方法之另一實例中，在第一層間互連之頂部表面形成一第二層導通孔陸部用以電連接至第一電晶體及第二電晶體之閘極電極或源極/汲極。
在製造方法之另一實例中，半導體源極/汲極區域形成半導體鰭部之部分，蝕刻第一層間導通孔而曝露源極/ 汲極區域之兩個相對置側壁，沈積第一層間互連進一步包括在至少兩個相對置源極/汲極側壁上沈積源極/汲極擴散金屬化部，且該方法進一步包括使第二電晶體藉由蝕刻曝露第二電晶體之閘極電極之至少一個側壁之第二層間導通孔而與在第一電晶體層中之電晶體互連，且延伸穿過一或多個層間介電層之至少一個，並且曝露第二導電導通孔陸部，其係電耦合至在第一電晶體層中之電晶體之閘極電極或半導體源極/汲極區域之至少一個，且接著在第二層間導通孔中沈積第二層間互連，而該第二層間互連接觸閘極電極及第二導通孔陸部兩者。
在製造方法之另一實例中，蝕刻第一層間導通孔進一步包括蝕刻穿過閘極介電層，且沈積第一層間互連進一步包括沈積閘極電極金屬化部至閘極介電質之其餘部分上。
在製造方法之另一實例中，蝕刻第一層間導通孔進一步包括在蝕刻穿過一或多個層間介電層後蝕刻穿過閘極介電層，且沈積第一層間互連進一步包括沈積閘極電極金屬化部至閘極介電質之其餘部分上。
在製造方法之另一實例中，蝕刻第一層間導通孔進一步包括在蝕刻穿過一或多個層間介電層之前蝕刻穿過一或多個層間介電層後蝕刻穿過閘極介電層，且沈積第一層間互連進一步包括沈積閘極電極金屬化部至閘極介電質之其餘部分上。
在製造方法之另一實例中，蝕刻第一層間導通孔進一步包括在設置在半導體本體之頂部表面上之閘極介電層之 一部分上方形成一保護性遮罩之後而蝕刻穿過閘極介電層，且沈積第一層間互連進一步包括沈積閘極電極金屬化部至閘極介電質之其餘部分上。
應瞭解，本發明並不限於所描述之實施例，而是可以在不違背隨附申請專利範圍之範疇下來實施修改及變更。例如，上述實施例可包含特定組合的特徵。然而，上述實施例並不限於此方面，且在各種不同實施方案中，上述實施例可包含只進行此特徵之子集合、進行此特徵之不同順序、進行此特徵之不同組合及/或除了明確地列出特徵之外進行額外特徵。因此，本發明之範疇應參考隨附申請專利範圍與此等申請專利範圍所屬之等效件的全部範疇來確定。
100‧‧‧電晶體層
101‧‧‧單晶3D IC
110‧‧‧基板
115A‧‧‧閘極電極
115B‧‧‧閘極電極
116A‧‧‧閘極電極金屬化部
116B‧‧‧閘極電極金屬化部
120A‧‧‧半導體本體
130A‧‧‧源極/汲極金屬化部
130B‧‧‧源極/汲極金屬化部
131A‧‧‧源極/汲極金屬化部
142A‧‧‧內部層互連金屬化部
142B‧‧‧內部層互連
160‧‧‧內部層介電層
200‧‧‧第二電晶體層
210‧‧‧層間介電層
215A‧‧‧閘極電極
215B‧‧‧閘極電極
215C‧‧‧閘極電極
215D‧‧‧閘極電極
216A‧‧‧閘極電極接觸金屬化部
221A‧‧‧半導體本體
216B‧‧‧閘極電極接觸金屬化部
222A‧‧‧半導體本體
223A‧‧‧半導體本體
223B‧‧‧半導體本體
231A‧‧‧源極/汲極金屬化部
231B‧‧‧源極/汲極金屬化部
232A‧‧‧源極/汲極金屬化部
232B‧‧‧源極/汲極金屬化部
233A‧‧‧源極/汲極金屬化部
233B‧‧‧源極/汲極金屬化部
240A‧‧‧層間閘極電極互連
240B‧‧‧層間閘極電極互連

Claims (25)

  1. 一種垂直積體微電子裝置，包括：第一電晶體，其包含在被設置於基板上方之第一電晶體層中橫向延伸的第一半導體本體；第二電晶體，其包含：第二半導體本體，其在被設置於該基板上方之第二電晶體層中橫向延伸且藉由一或多個層間介電層而與該第一電晶體層垂直地分離；及閘極電極，其被設置在該第二半導體本體之一對源極/汲極區域之間的通道區域上方；及第一層間互連，其與該閘極電極或該源極/汲極區域之一者相交，延伸穿過該一或多個層間介電層之至少一者，且與該第一電晶體之終端電耦合其中，該第二半導體本體包括鰭部，垂直於該基板的上表面的該鰭部的高度大於平行於該基板的該上表面的該鰭部的寬度。
  2. 如申請專利範圍第1項之裝置，其中：該第二電晶體層被設置在該第一電晶體層上方且該第二半導體本體被設置在該一或多個層間介電層上方；且該第一層間互連係沿著該鰭部之源極/汲極區域的至少一個側壁而設置。
  3. 如申請專利範圍第1項之裝置，其中：該第二電晶體層被設置在該第一電晶體層上方且該第二半導體本體被設置在該一或多個層間介電層上方；且 該第一層間互連係沿著該鰭部之源極/汲極區域的至少兩個相對置側壁而設置，且與該第一半導體本體之源極/汲極區域電耦合。
  4. 如申請專利範圍第1項之裝置，其中：該第二電晶體層被設置在該第一電晶體層上方且該第二半導體本體被設置在該一或多個層間介電層上方；且該第一層間互連經由被設置在該第二電晶體層下方之第一插入互連金屬化部而與該終端電耦合。
  5. 如申請專利範圍第1項之裝置，其中：該第二電晶體層被設置在該第一電晶體層上方且該第二半導體本體被設置在該一或多個層間介電層上方；且該第一層間互連係沿著該閘極電極之至少一個側壁而設置。
  6. 如申請專利範圍第1項之裝置，其中：該第二電晶體層被設置在該第一電晶體層上方且該第二半導體本體被設置在該一或多個層間介電層上方；該第一層間互連係沿著該鰭部之源極/汲極區域的至少一個側壁而設置；且其中該裝置進一步包括：第二層間互連，其沿著該閘極電極之至少一個側壁而設置且延伸穿過該一或多個層間介電層之至少一者，且與該第一電晶體層中之電晶體電互連。
  7. 如申請專利範圍第1項之裝置，其中：該第二電晶體層被設置在該第一電晶體層上方且該第 二半導體本體被設置在該一或多個層間介電層上方；該第一層間互連係沿著該鰭部之源極/汲極區域的至少兩個相對置側壁而設置，且經由被設置在該第二電晶體層下方之第一插入互連金屬化部而與源極/汲極終端電耦合；且其中該裝置進一步包括：第二層間互連，其沿著該閘極電極之至少一個側壁而設置，延伸穿過該一或多個層間介電層之至少一者，且經由被設置在該第二電晶體層下方之第二插入互連金屬化部而與該第一電晶體層中之電晶體電互連。
  8. 如申請專利範圍第1項之裝置，其中該第一層間互連僅藉由閘極介電質而與該第二半導體本體之通道區域的側壁分離。
  9. 如申請專利範圍第1項之裝置，其中該第一層間互連僅藉由閘極介電質而與該第二半導體本體之通道區域的側壁分離，且其中該閘極介電質係進一步被設置於該第一層間互連與該一或多個層間介電層之至少一者之間。
  10. 如申請專利範圍第1項之裝置，其中該第一層間互連僅藉由閘極介電質而與該第二半導體本體之通道區域的側壁分離，且其中該第一層間互連係與該一或多個層間介電層之至少一者直接接觸。
  11. 一種單晶三維(3D)SRAM單元，包括：兩個負載電晶體，被設置在基板上方之第一電晶體層上； 兩個驅動電晶體及兩個通道閘極電晶體，被設置在該第一電晶體層上方之第二電晶體層上，且在其之間設置有層間介電層；第一對層間互連，每一層間互連接觸該驅動電晶體中之一者的半導體汲極區域且延伸穿過該層間介電層；及第二對層間互連，每一層間互連接觸該驅動電晶體中之一者的閘極電極且延伸穿過該層間介電層，其中，該負載及驅動電晶體包括橫向鰭部，垂直於該基板的上表面的該橫向鰭部的高度大於平行於該基板的該上表面的該橫向鰭部的寬度。
  12. 如申請專利範圍第11項之3D SRAM單元，其中：該橫向鰭部具有被設置在該基板之第一區域上方的半導體通道區域而鄰近於被設置在該基板之第二區域上方的半導體汲極區域；且該第一及第二對層間互連電耦合至該負載電晶體之終端且垂直地延伸穿過該層間介電層，大致上正交於該橫向鰭部。
  13. 如申請專利範圍第11項之3D SRAM單元，其中：該第一對層間互連中之一者與該第二對層間互連中之一者電耦合至該兩個負載電晶體之第一者的汲極終端與該兩個負載電晶體之第二者的閘極電極；該第一對層間互連中之另一者與該第二對層間互連中 之另一者電耦合至該兩個負載電晶體之該第二者的汲極終端與該兩個負載電晶體之該第一者的閘極電極；該第一對層間互連之各者係沿著該汲極區域之至少兩個相對置側壁而設置，且接觸被設置在該第二電晶體層下方之分離插入互連金屬化部；且該第二對層間互連之各者係沿著該閘極電極之至少一個側壁或該驅動電晶體中之一者之半導體通道區域的至少一個側壁而設置，且接觸該分離插入互連金屬化部中之一者。
  14. 一種微處理器，包括：SRAM快取記憶體，其中該SRAM快取記憶體進一步包括如申請專利範圍第11項所述之3D SRAM單元。
  15. 一種行動計算平台，包括：如申請專利範圍第14所述之微處理器；顯示螢幕，其被通信地耦合至該微處理器；及無線收發器，其被通信地耦合至該微處理器。
  16. 一種製造垂直積體微電子裝置之方法，該方法包括：接收被設置於基板上方之第一電晶體；設置第二電晶體於該第一電晶體上方，且具有一或多個層間介電層被設置在其之間；且藉由以下步驟來互連該第一及第二電晶體：蝕刻第一層間導通孔，該第一層間導通孔係：與該第二電晶體之閘極電極及半導體源極/汲極區域 的至少一者相交；延伸穿過該一或多個層間介電層之至少一者；且曝露被電耦合至該第一電晶體的第一導電導通孔陸部；且在該第一層間導通孔中沈積第一層間互連，該第一層間互連之金屬同時接觸該第一導通孔陸部及該閘極電極與該半導體源極/汲極區域之至少一者，其中，該半導體源極/汲極區域被設置在半導體鰭部之一部分中，垂直於該基板的上表面的該半導體鰭部的高度大於平行於該基板的該上表面的該半導體鰭部的寬度。
  17. 如申請專利範圍第16項之方法，其中：蝕刻該第一層間導通孔曝露至少一個鰭部側壁；沈積該第一層間互連進一步包括在至少該鰭部側壁上沈積源極/汲極金屬化部；且該第一導通孔陸部係接觸該第一電晶體之閘極電極或半導體源極/汲極區域之至少一者的互連金屬化部之一部分。
  18. 如申請專利範圍第16項之方法，其中：蝕刻該第一層間導通孔曝露頂部及兩個相對置鰭部側壁且進一步曝露接觸該第一電晶體之半導體源極/汲極區域的內部層互連金屬化部之一部分；且沈積該第一層間互連進一步包括在該半導體鰭部頂部上、在該兩個鰭部側壁上及在該內部層互連金屬化部之該曝露部分上沈積源極/汲極擴散金屬化部。
  19. 如申請專利範圍第16項之方法，其中：蝕刻該第一層間導通孔曝露閘極電極頂部及閘極電極側壁；沈積該第一層間互連進一步包括在該閘極電極頂部及側壁上沈積閘極接觸金屬化部；且該第一導通孔陸部係接觸該第一電晶體之閘極電極或半導體源極/汲極區域之至少一者的互連金屬化部之一部分。
  20. 如申請專利範圍第16項之方法，其進一步包括：在該第一層間互連之頂部表面上形成第二層導通孔陸部以同時電連接至該第一電晶體及該第二電晶體之該閘極電極或源極/汲極。
  21. 如申請專利範圍第16項之方法，其中：蝕刻該第一層間導通孔曝露該源極/汲極區域之兩個相對置側壁；沈積該第一層間互連進一步包括在至少該兩個相對置源極/汲極側壁上沈積源極/汲極擴散金屬化部；且其中該方法進一步包括藉由蝕刻第二層間導通孔而互連該第二電晶體與該第一電晶體層中之電晶體，該第二層間導通孔係：曝露該第二電晶體之該閘極電極的至少一個側壁；延伸穿過該一或多個層間介電層之至少一者；且曝露第二導電導通孔陸部，該第二導電導通孔陸部係電耦合至該第一電晶體層中之該電晶體的閘極電極或半導 體源極/汲極區域的至少一者；且在該第二層間導通孔中沈積第二層間互連，該第二層間互連同時接觸該閘極電極與該第二導通孔陸部。
  22. 如申請專利範圍第16項之方法，其中：蝕刻該第一層間導通孔進一步包括蝕刻穿過閘極介電層；且沈積該第一層間互連進一步包括在該閘極介電質的其餘部分上沈積閘極電極金屬化部。
  23. 如申請專利範圍第16項之方法，其中：蝕刻該第一層間導通孔進一步包括在蝕刻穿過該一或多個層間介電層之後蝕刻穿過閘極介電層；且沈積該第一層間互連進一步包括在該閘極介電質的其餘部分上沈積閘極電極金屬化部。
  24. 如申請專利範圍第16項之方法，其中：蝕刻該第一層間導通孔進一步包括在蝕刻穿過該一或多個層間介電層之前蝕刻穿過閘極介電層；且沈積該第一層間互連進一步包括在該閘極介電質的其餘部分上沈積閘極電極金屬化部。
  25. 如申請專利範圍第16項之方法，其中：蝕刻該第一層間導通孔進一步包括在被設置於半導體本體之頂部表面上的該閘極介電層的一部分上方形成保護性遮罩之後蝕刻穿過閘極介電層；且沈積該第一層間互連進一步包括在該閘極介電質的其餘部分上沈積閘極電極金屬化部。
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