KR20160022811A - 로컬 레벨간 상호접속부를 갖는 모놀리식 3차원(3d) ic들 - Google Patents

로컬 레벨간 상호접속부를 갖는 모놀리식 3차원(3d) ic들 Download PDF

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Abstract

모놀리식 3D IC들은 3D IC 내에 적어도 하나의 트랜지스터 레벨상에서 적어도 하나의 트랜지스터의 적어도 하나의 구조체와 친밀하게 통합된 하나 이상의 로컬 레벨간 상호접속부를 사용한다. 소정 실시예들에서, 로컬 레벨간 상호접속부는 적어도 하나의 트랜지스터의 게이트 전극 또는 소스/드레인 영역을 가로지르고, 3D IC에서 제1 트랜지스터 레벨과 제2 트랜지스터 레벨 사이에 배치된 적어도 하나의 레벨간 유전체층을 통하여 연장된다. 로컬 레벨간 상호접속부들은 상호접속되는 상부에 놓여진 또는 하부에 놓여진 트랜지스터 레벨의 풋프린트 주위(즉, 측면, 또는 평면, 영역)에 측면으로 라우팅하지 않고 3D IC의 상이한 레벨들에 있는 트랜지스터들간의 직접적인 수직 접속을 유리하게 행할 수 있다.

Description

로컬 레벨간 상호접속부를 갖는 모놀리식 3차원(3D) IC들{MONOLITHIC THREE-DIMENSIONAL(3D) ICS WITH LOCAL INTER-LEVEL INTERCONNECTS}
본 발명의 실시예들은 일반적으로 집적 회로들(ICs)에 관한 것으로, 보다 구체적으로 모놀리식 3차원(3D) IC들에 관한 것이다.
모놀리식 IC들은 일반적으로 실리콘 웨이퍼와 같은 평면 기판 위에 제조된 금속-산화물-반도체 전계 효과 트랜지스터들(MOSFETs)과 같은 다수의 트랜지스터들을 포함한다. 무어의 법칙이 IC 산업 내에서 수십년동안 진실을 유지해 왔지만, 현재 20nm 미만인 MOSFET 게이트 치수로 인해 IC 치수들의 측면 스케일링은 점점더 어렵게 되고 있다. 디바이스 사이즈들이 지속적으로 감소함에 따라, 계속해서 표준 평면 스케일링하는 것이 비실용적이 되는 시점이 올 것이다. 이 변곡점은 엄청나게 높은 캐패시턴스 또는 양자-기반 변동성과 같은, 경제학 또는 물리학의 덕분일 수 있었다. 따라서, 일반적으로 수직 스케일링 또는 3D 집적화로 지칭되는, 3차원의 트랜지스터의 적층은, 더 큰 트랜지스터 밀도를 향한 유망한 길이다.
3D 집적화는 예를 들어, 별도로 제조된 칩들을 적층함으로써 패키지 레벨에서 달성될 수 있지만, 모놀리식 3D 접근법은 최대 층간 상호접속 밀도를 제공하여, 3D 회로들이 최저 레벨 및 가장 조밀한 회로 밀도에서 구성되게 할 수 있다. 일반적으로, 모놀리식 3D IC들은 기판 상에서 순차적으로 제조되고 상호접속되는 2 이상의 레벨에 있는 트랜지스터들을 수반한다. 예를 들어, 제1 반도체 기판에서 시작하여, 제1 레벨의 트랜지스터가 종래 기술들에 의해 제조된다. 다음으로, 도너 기판은 제1 기판에 부착되고 도너 기판의 일부는 갈라져서 제1 레벨의 트랜지스터들 위에 반도체 박막이 남겨진다. 이 방법은 물론 디바이스들의 제2 층에 대한 단결정 기판을 취득하기 위한 많은 방식들 중 하나일 뿐이다. 다음으로, 제2 레벨의 트랜지스터들은 트랜지스터 레벨들 사이에 형성된 반도체 박막과 레벨간 상호접속부내에 제조된다. 트랜지스터 레벨들 사이의 더 큰 정렬이 모놀리식 3D IC들에서 가능할지라도, 레벨간 상호접속부의 아키텍처는 모놀리식 3D IC의 평면 풋프린트(footprint)가 트랜지스터 레벨들의 수에 비례하여 감소하는 양호한 규모의 경제를 달성하는데 있어서 중요하다.
본 명세서에 기술된 재료는 첨부 도면들에 한정이 아니라 예로서 예시되어 있다. 예시의 단순함 및 명료함을 위해, 도면들에 도시된 엘리먼트들은 반드시 일정한 비율로 그려지지는 않는다. 예를 들어, 일부 엘리먼트들의 치수들은 명료함을 위해 다른 엘리먼트들에 비하여 과장될 수 있다. 또한, 적절하다고 생각되는 경우, 대응하는 또는 유사한 엘리먼트들을 지시하기 위해 도면들 사이에 참조 라벨들이 반복되었다. 도면들에서:
도 1a는 실시예에 따른, 로컬 레벨간 상호접속부들을 갖는 모놀리식 3D IC의 등척도(isometric view)이다;
도 1b는 실시예에 따른, 도 1a에 도시된 모놀리식 3D IC의 제2 등척도이다;
도 1c는 실시예에 따른, 도 1a 및 도 1b에 도시된 레벨간 상호접속부들에 매핑된 SRAM 셀 회로이다;
도 2a는 실시예에 따른, 도 1a에 도시된 모놀리식 3D IC의 레벨간 소스/드레인 상호접속부의 단면도이다;
도 2b는 실시예에 따른, 모놀리식 3D IC의 레벨간 소스/드레인 상호접속부의 단면도이다;
도 2c는 실시예에 따른, 도 1a에 도시된 모놀리식 3D IC의 레벨간 게이트 전극 상호접속부의 단면도이다;
도 2d는 실시예에 따른, 모놀리식 3D IC의 레벨간 게이트 전극 상호접속부의 단면도이다;
도 2e는 실시예에 따른, 모놀리식 3D IC의 레벨간 게이트 전극 상호접속부의 단면도이다;
도 3은 실시예들에 따른, 로컬 레벨간 상호접속부들을 갖는 모놀리식 3D IC를 형성하는 방법들을 예시한 흐름도이다;
도 4a는 실시예들에 따른, 레벨간 소스/드레인 상호접속부를 형성하는 방법들을 예시한 흐름도이다;
도 4b는 실시예들에 따른, 레벨간 게이트 전극 상호접속부를 형성하는 방법들을 예시한 흐름도이다;
도 5a, 도 5b, 도 5c 및 도 5d는 실시예에 따른, 도 4a에 예시된 특별한 제조 동작이 수행된 레벨간 소스/드레인 상호접속 영역의 단면도들이다;
도 6a, 도 6b 및 6c는 실시예에 따른, 도 4b에 예시된 특별한 제조 동작이 수행된 레벨간 게이트 전극 상호접속 영역의 단면도들이다;
도 7a, 도 7b, 도 7c 및 도 7d는 실시예에 따른, 도 4b에 예시된 특별한 제조 동작이 수행된 레벨간 게이트 전극 상호접속 영역의 단면도들이다;
도 8a, 도 8b, 도 8c 및 도 8d는 실시예에 따른, 도 4b에 예시된 특별한 제조 동작이 수행된 레벨간 게이트 전극 상호접속 영역의 단면도들이다;
도 9a, 도 9b, 도 9c 및 도 9d는 실시예에 따른, 도 4b에 예시된 특별한 제조 동작이 수행된 레벨간 게이트 전극 상호접속 영역의 단면도들이다;
도 10은 본 발명의 실시예들에 따른, 로컬 레벨간 상호접속부들을 갖는 모놀리식 3D IC을 사용하는 모바일 컴퓨팅 플랫폼과 데이터 서버 기계를 예시한다;
도 11은 본 발명의 실시예에 따른 전자 컴퓨팅 디바이스의 기능 블록도이다.
하나 이상의 실시예들은 동봉된 도면들을 참조하여 기술된다. 특정 구성들 및 배열들이 상세히 도시되고 논의되지만, 이는 단지 예시의 목적으로 행해진 것임을 이해해야 한다. 관련 기술분야의 숙련된 자라면 본 설명의 사상 및 범위를 벗어나지 않고 다른 구성들 및 배열들이 가능하다는 것을 인식할 것이다. 본 명세서에 기술된 기술들 및/또는 배열들이 본 명세서에 상세히 기술된 것과는 다른 다양한 다른 시스템들 및 애플리케이션들에 이용될 수 있음은 관련 기술분야의 숙련된 자에게 명백할 것이다.
본 명세서의 일부를 형성하고, 예시적인 실시예들을 설명하는 첨부 도면에 대한 하기 상세한 설명을 참조한다. 또한, 기타 실시예들이 사용될 수 있으며, 청구된 과제의 범주로부터 벗어나지 않고 구조적 및/또는 논리적 변경이 이루어질 수 있음을 이해해야 한다. 예컨대 위, 아래, 상부, 하부 등의 방향 또는 참조는 단지 도면들에서의 특징들의 설명을 용이하게 하기 위해 사용될 수 있으며, 이들은 청구된 과제의 적용을 한정하려는 의도는 아니라는 것에 또한 유의해야 한다. 따라서, 하기 상세한 설명은 제한적인 의미로 취해서는 안되며, 청구된 과제의 범위는 오로지 첨부된 청구항들 및 이들의 균등물에 의해서만 정의된다.
하기 설명에서는, 복수의 상세사항이 제시되지만, 본 발명은 이들 특정 상세사항들 없이도 실시될 수 있다는 점이 본 분야의 숙련된 자에게 명백할 것이다. 일부 경우에, 본 발명을 모호하게 하는 것을 회피하기 위해서, 공지된 방법들 및 디바이스들은 상세하게 보다는 블록도 형태로 도시된다. 본 명세서 전체에 걸쳐 "실시예(an embodiment)" 또는 "일 실시예(one embodiment)"에 대한 언급은, 이 실시예와 관련하여 설명된 특별한 특징, 구조, 기능 또는 특성이 본 발명의 적어도 일 실시예에 포함되는 것을 의미한다. 따라서, 이 명세서 전반의 다양한 곳에서 구문 "실시예에서" 또는 "일 실시예에서"의 출현은 반드시 본 발명의 동일 실시예를 지칭하는 것은 아니다. 또한, 특별한 특징들, 구조들, 기능들 또는 특성들은 하나 이상의 실시예에서 임의의 적합한 방식으로 결합될 수 있다. 예를 들어, 제1 실시예는 2개의 실시예와 연관된 특별한 특징들, 구조들, 기능들, 또는 특성들이 상호 배타적이지 않는 경우에는 제2 실시예와 결합될 수 있다.
본 발명의 설명 및 첨부된 특허청구범위에서 사용되는 바와 같이, 단수 형태 "어떤", "한" 및 "그"는, 문맥이 명확하게 다른 것을 가리키지 않는 한, 복수 형태를 포함하는 것으로 보아야 한다. 또한, 본 명세서에서 사용되는 용어 "및/또는"은, 열거된 관련 항목들 중 하나 이상의 항목들의 임의의 및 모든 가능한 조합들을 지칭하고 포괄한다는 것을 이해해야 할 것이다.
용어 "결합된(coupled)" 및 "접속된(connected)"은, 이들의 파생어와 함께, 본 명세서에서 컴포넌트들 간의 기능적 또는 구조적 관계들을 설명하는데 사용될 수 있다. 이들 용어들은 서로에 대한 동의어로서 의도되는 것은 아니라는 것을 이해해야 한다. 오히려, 특별한 실시예들에서, "접속된"은 2개 이상의 엘리먼트들이 서로 직접 물리적, 광학적 또는 전기적으로 접촉함을 나타내는데 사용될 수 있다. "결합된"은 2개 이상의 엘리먼트들이 서로 직접적으로 또는 간접적으로(이들 사이에 다른 개재하는 엘리먼트들을 가짐) 물리적, 광학적 또는 전기적 접촉하는 것, 및/또는 2개 이상의 엘리먼트들이(예를 들어, 인과관계에서와 같이) 서로 상호작용하거나 협력하는 것을 나타내는데 이용될 수 있다.
본 명세서에 사용되는 "위에(over)", "아래에(under)", "사이에(between)" 및 "상에(on)"라는 용어들은, 그러한 물리적인 관계가 주목할 만한 경우에 다른 컴포넌트들 또는 층들에 대한 하나의 컴포넌트 또는 재료층의 상대적인 위치를 지칭한다. 예를 들어, 재료층들의 맥락에서, 다른 층 위에 또는 아래에 배치된 하나의 층은 다른 층과 직접적으로 접촉하고 있거나 하나 이상의 개재층들을 구비할 수 있다. 게다가, 2개의 층들 사이에 배치된 하나의 층은 2개의 층들과 직접적으로 접촉하고 있거나 하나 이상의 개재층들을 구비할 수 있다. 이에 반해, 제2 층 "상의" 제1 층은 그 제2 층과 직접 접촉한다. 컴포넌트 조립들의 맥락에서 유사한 차이들이 만들어 질 것이다.
이하 보다 상세하게 기술되는 바와 같이, 실시예들에 따른 모놀리식 3D IC들은 하나 이상의 로컬 레벨간 상호접속부들을 사용한다. "로컬(local)" 레벨간 상호접속부는 3D IC 내에 적어도 하나의 트랜지스터 레벨상에 적어도 하나의 트랜지스터의 적어도 하나의 구조와 친밀하게 통합된다. 예를 들어, 소정 실시예들에서, 로컬 레벨간 상호접속부는 적어도 하나의 트랜지스터의 게이트 전극 또는 소스/드레인 영역을 가로지른다. 로컬 "레벨간(inter-level)" 상호접속부는 모놀리식 3D IC에서 제1(예를 들어, 하위) 트랜지스터 레벨과 제2(예를 들어, 상위) 트랜지스터 레벨 사이에 배치된 적어도 하나의 레벨간 유전체층을 통하여 연장된다. 본 명세서에서 기술되는 로컬 레벨간 상호접속부 실시예들은, 상호접속되는 상부에 놓여진 또는 하부에 놓여진 트랜지스터 레벨의 풋프린트(즉, 측면 또는 평면 영역) 주위에 측면으로 라우팅되지 않고 모놀리식 3D IC의 상이한 레벨들의 트랜지스터들 간의 직접적인 수직 접속을 유리하게 행할 수 있다. 본 명세서에 기술되는 로컬 레벨간 상호접속부들은 모놀리식 3D IC의 풋프린트를 감소시킬 수 있다. 소정 실시예들에서, 로컬 레벨간 상호접속부는 예를 들어, 하나 이상의 트랜지스터에 고유한 기능을 제공하는 것은 물론 2개 이상의 트랜지스터들을 전기적으로 접속하는 다기능적이다. 예를 들어, 실시예에서, 로컬 레벨간 상호접속부는 하나의 트랜지스터 레벨 상의 트랜지스터의 반도체 소스/드레인(즉, 확산) 영역에 대한 접촉의 역할을 하고, 또한 다른 트랜지스터 레벨 상의 다른 트랜지스터의 단자에 소스/드레인 영역을 상호접속하는 역할을 한다. 이러한 방식으로, 기판 면적과 제조 복잡도는 비슷한 치수의 단일 트랜지스터 레벨 IC에 비해 실질적으로 그 이상이 아닐 수 있다.
또한, 이하 보다 상세하게 기술되는 바와 같이, 소정 실시예들에서, 모놀리식 3D IC의 형성은 기판 상에 배치된 제1 트랜지스터를 수용하고, 하나 이상의 레벨간 유전체층이 개재하여 배치되어 있는, 제1 트랜지스터 상에 제2 트랜지스터를 배치하는 것을 포함한다. 다음으로, 제2 트랜지스터의 게이트 전극 또는 반도체 소스/드레인 영역을 가로지르고, 하나 이상의 레벨간 유전체층들 중 적어도 하나를 통해 연장되며, 제1 트랜지스터에 전기적으로 결합된 도전성 비아 랜드를 노출시키는 레벨간 비아가 형성된다. 다음으로, 레벨간 비아는 비아 랜드 및 게이트 전극 양측 모두를 접촉하거나, 소스/드레인 영역을 접촉하는 금속으로 채워져서, 로컬 레벨간 상호접속부를 형성한다.
도 1a는 본 발명의 실시예에 따른, 로컬 레벨간 상호접속부들을 갖는 모놀리식 3D IC(101)의 등척도이다. 도 1b는 모놀리식 3D IC(101)의 제2 등척도이다. 도 1a에 관련하여, 모놀리식 3D IC(101)는 도 1b에서 도 1a에 나타낸 수직(z) 치수를 따라 연장되는 A-A' 라인에 대해서는 물론, 제1 수평(x) 치수를 따라 측면으로 연장되는 B-B' 라인에 평행한 라인에 대해, 및 제2 수평(y) 치수를 따라 측면으로 연장되는 C-C' 라인에 평행한 라인에 대해 회전한다. 모놀리식 3D IC(101)는 반도체 기판, SOI(semiconductor-on-insulator) 기판 또는 절연체 기판(예를 들어, 사파이어), 그와 유사한 것 및/또는 이들의 조합과 같은, 그러나 이에 국한되지 않는 IC를 형성하는데 적합한 본 분야에서 공지된 임의의 기판일 수 있는 기판(110) 상에 배치된다. 한가지 예시적 실시예에서, 기판(110)은 실리콘과 같은, 그러나 이에 국한되지 않는 실질적으로 단결정 반도체를 포함한다. 기판(110) 상에는 트랜지스터 레벨(100)이 배치되고, 트랜지스터 레벨(100) 상에는 트랜지스터 레벨(200)이 배치된다. 실시예들에서, 트랜지스터 레벨은 다결정 실시예들이 또한 가능할지라도, 유리하게는 실질적으로 단결정인, 적어도 하나의 반도체 보디를 포함한다.
도 1a 및 도 1b에 도시된 바와 같이, 트랜지스터 레벨(100)은 기판(110)의 영역 상에서 측면으로 연장되는 반도체 보디(120A)를 포함한다. 측면으로 배향된 트랜지스터는 (채널 영역이 소스/드레인 영역들과 같은 기판 영역을 차지하는 수직 배향과는 달리) 일반적으로 기판의 제1 영역을 차지하는 반도체 채널 영역을 수반하는 반면 반도체 소스/드레인 영역들은 기판의 제2 영역을 차지한다. 도 1a 또는 도 1b에서는 볼 수 없지만, 3D IC(101)가 A-A' 라인에 대해 180°회전 대칭성을 가지고 있기 때문에, 반도체 보디(120A)와 실질적으로 동일한 제2 반도체 보디는 또한 트랜지스터 레벨(100)상에서 측면으로 연장된다(즉, 반도체 보디(120A)와 동일 평면). 제2 트랜지스터 레벨(200)은, 다결정 실시예들이 또한 가능할지라도, 각각이 유리하게는 실질적으로 단결정인, 반도체 보디들(221A, 222A 및 223B)을 포함한다. 도 1a 또는 도 1b에서는 볼 수 없지만, 3D IC(101)는 A-A' 라인에 대해 180°회전 대칭성을 갖기 때문에, 반도체 보디들(221A, 222A 및 223B)과 실질적으로 동일한 3개의 추가 반도체 보디들은(하나는 반도체 보디(223A)임) 또한 트랜지스터 레벨(200) 내에서 측면으로 연장된다(즉, 반도체 보디들(221A, 222A 및 223B)과 동일 평면). 특히, 이 예시적인 실시예에서, 트랜지스터 레벨들(100, 200) 양측 모두에서의 모든 반도체 보디들은 핀들이다. "finFET" 아키텍처가 제조가능한 트랜지스터 기술의 현재 기술 수준을 나타내는 반면, 3D IC에서의 하나 이상의 트랜지스터 레벨에 대한 하나 이상의 반도체 보디들이 평면이거나, 나노리본, 나노와이어 등과 같은, 본 분야의 공지된 임의의 다른 비평면 구조체를 갖는 대안적인 실시예들이 또한 가능하다. 또한, 하나의 트랜지스터 레벨은 제 1 형태(예를 들어, 핀들)의 반도체 보디들을 가질 수 있는 반면에, 다른 트랜지스터 레벨은 제2 형태(예를 들어, 평면)의 반도체 보디들을 가질 수 있다.
트랜지스터 레벨(100) 내에는, 반도체 보디(120A)의 도핑된(예를 들어, n형 또는 p형) 소스/드레인 영역들 상에 배치된 한 쌍의 소스/드레인 금속화들(130A, 131A)이 있다. 한 쌍의 소스/드레인 금속화들(130A, 131A) 사이에는, x-치수로 연장되는 폭과 y-치수로 연장되는 길이를 갖는 게이트 전극(115A)이 있다. 게이트 전극(115A)이 게이트 전극(115A)과 반도체 보디(120A) 사이에 배치된 게이트 유전체층(도시 생략)을 갖는 반도체 보디(120A)의 채널 영역 상에 배치됨으로써, 채널 영역내에 전계 효과에 의해 소스/드레인 금속화들(130A, 131A) 간의 도전율을 변조할 수 있는 게이트 스택이 형성되게 된다. 다른 게이트 전극(115B)은 유사하게 소스/드레인 금속화들(130B)과 게이트 전극(115B)의 대향측 상의 대응하는 제2 소스/드레인 금속화들(도시 생략) 사이에 채널 도전율을 변조하는 제2의 제1 레벨 트랜지스터(도시 생략) 상에 연장된다. 게이트 전극들(115A, 115B)은 각각 게이트 전극 금속화들(116A, 116B)에 의해 접촉된다.
제2 트랜지스터 레벨(200) 내에는, 반도체 보디들(221A, 222A)에 대한 소스/드레인 금속화들(232A, 233A)의 유사한 쌍들과 반도체 보디(223B)에 대한 소스/드레인 금속화들(231B, 233B)의 쌍들이 있다. 제2 쌍의 소스/드레인 금속화들(231A, 233A)은 또한 반도체 보디(223A)의 소스/드레인 영역들에 결합되고, 제2 쌍의 소스/드레인 금속화들(232B, 233B)은 반도체 보디들(221A와 222A)과 실질적으로 동일한 2개의 반도체 보디들의 소스/드레인 영역들과 결합된다. 4개의 게이트 전극들(215A, 215B, 215C 및 215D)은 제2 레벨 트랜지스터들의 채널 영역들을 제어한다. 게이트 전극들(215A와 215B) 상에는, 예를 들어, SRAM 비트 셀의 워드라인으로서 기능하는 제2 레벨 상호접속 금속화(도시 생략)와 게이트 전극들 사이에 인터페이스를 각각 제공하는, 게이트 전극 접촉 금속화(216A와 216B)가 배치된다. 다양한 소스/드레인 금속화들, 게이트 전극들, 게이트 전극 금속화 및 게이트 유전체들은 각기 임의의 종래의 조성물일 수 있다. 트랜지스터 레벨들(100, 200) 양측 모두에서 실리콘 반도체 보디들을 갖는 예시적 실시예들의 경우, 소스/드레인 금속화들은 하나 이상의 오믹 금속(예를 들어, 실리사이드)과 하나 이상의 벌크 금속을 포함할 수 있다. 유사하게, 게이트 전극들은: 폴리실리콘; 일함수 금속; 및/또는 하나 이상의 벌크 금속 중 하나 이상을 포함할 수 있다. 게이트 유전체들은 예를 들어, 본 분야에서 공지된 임의의 종래의 재료(예를 들어, 실리콘 이산화물, 실리콘 산질화물 등) 또는 하이-K 재료(예를 들어, 적어도 10의 벌크 유전 상수를 가짐)를 포함할 수 있다.
트랜지스터 레벨들 사이에는 하나 이상의 레벨간 유전체층이 있다. 도 1a 및 도 1b에 나타난 예시적인 실시예에서, 레벨간 유전체층(210)은 레벨내 유전체층(160)과 접촉하여 배치되며, 이들 둘다 3D IC(101)의 다른 특징들을 모호하게 하지 않기 위해 파선으로 도시되어 있다. 하나 이상의 레벨내 유전체층은 레벨내 유전체층(160) 아래에 배치되어, 트랜지스터 레벨(100)의 다양한 전도성 영역들을 분리할 수 있고, 하나 이상의 레벨내 유전체층은 유사하게 레벨간 유전체층(210) 위에 배치되어, 트랜지스터 레벨(200)의 다양한 전도성 영역들을 분리할 수 있다. 명료성을 위하여, 다양한 레벨내 유전체들은 도 1a 및 도 1b에 도시되어 있지 않다. 레벨간 유전체층(210)은 반도체 보디들(221A, 222A 및 223B)의 적어도 일부와 직접적으로 접촉된다. 상부 레벨간 유전체층(210)과 레벨내 유전체층(160) 사이의 인터페이스는 예를 들어, 기판(110)에 도너 기판을 접합시킨 데서 발생한다. 유전체층들(160, 210)의 조성물은 일반적으로 허용할 수 있는 본 분야에서 공지된 임의의 유전체 조성물과 서로 동일하거나 상이할 수 있다. 예시적인 재료들은 실리콘 이산화물, 실리콘 질화물, 실리콘-옥시-질화물, 탄소-도핑된 실리콘 이산화물(CDO) 또는 다른 로우-k 재료를 포함한다.
실시예들에 따라, 적어도 2개의 상이한 레벨들의 트랜지스터들은 적어도 하나의 레벨에 있는 트랜지스터의 게이트 전극 또는 소스/드레인 영역을 가로지르고, 또한 상부 트랜지스터 레벨과 하부 트랜지스터 레벨 사이의 적어도 하나의 레벨간 유전체층을 통해 수직으로(예를 들어, 측면 배향된 트랜지스터들에 실질적으로 직교하는) 연장하는 로컬 레벨간 상호접속부들에 의해 결합된다. 예를 들어, 도 1a 및 도 1b에 또한 예시된 바와 같이, 3D IC(101)는 하기 2개의 쌍의 로컬 레벨간 상호접속부들을 포함한다: 각기 반도체 보디들(221A, 222A 및 231B)의 소스/드레인 영역들을 가로지르는 2개의 소스/드레인 금속화들(233A와 233B); 및 각기 게이트 전극들(215C와 215D)을 가로지르는 2개의 게이트 전극 상호접속부들(240A와 240B). 도시된 바와 같이, 이 로컬 레벨간 상호접속부들은 각각 제1 레벨 트랜지스터의 하나 이상의 단자에 전기적으로 접촉하게 하기 위해 레벨간 유전체층(210)을 통해 z-치수를 따라 연장된다.
예시적인 실시예에서, 모놀리식 3D SRAM 셀은 로컬 레벨간 상호접속부들을 사용한다. 도 1c는 복수의 그와 같은 SRAM 비트 셀들을 포함하는 3D SRAM 어레이(150)를 예시한다. 확대된 뷰(151)는 도 1a 및 도 1b에 도시된 트랜지스터들과 로컬 레벨간 상호접속부들에 매핑된 3D SRAM 셀의 회로 개략도를 묘사한다. 메모리 어레이(150)가 6-트랜지스터(6T) SRAM 셀을 사용하는 실시예에서, 각각의 비트 셀은 도 1c에 나타난 바와 같이 배열된 6개의 트랜지스터들을 포함한다. 이러한 일 실시예에서, 2개의 p-채널 로드 트랜지스터들(155, 156)은 트랜지스터 레벨(100)(도 1a, 도 1b)에 배치되는 반면, 2개의 드라이브 트랜지스터들(158, 159)(도 1c)과 2개의 패스-게이트 트랜지스터들(160, 161)을 포함하는, 4개의 n-채널 트랜지스터들은 트랜지스터 레벨(200)(도 1a, 도 1b)에 배치된다. 드라이브 트랜지스터들(158, 159)은 각각 증가된 드라이브 전류/베타를 위해 전기적으로 병렬로 함께 결합된 3개의 단자를 갖는 2개의 반도체 보디들(예를 들어, 221A, 222A)을 포함한다. 드라이브 및 로드 트랜지스터들은 하나의 인버터의 출력이 다른 인버터에 대한 입력이 되는, 2개의 교차 결합된 인버터들을 형성한다. 2개의 패스-게이트 트랜지스터들(160, 161)은 워드선(WL)에 의해, 게이트되거나 결합되고, 각각의 패스-게이트 트랜지스터는 비트 라인(BL)에 인버터들 중 하나의 출력을 결합한다. 도 1c에 예시된 바와 같이, 드라이브 트랜지스터들(158, 159)의 게이트들은, 각기 레벨간 게이트 전극 상호접속부들(240A, 240B)에 의해 로드 트랜지스터들(155, 156)의 게이트들에 결합되는 반면, 드라이브 트랜지스터들(158, 159)의 드레인들은 소스/드레인 금속화들(233A, 233B)에 의해 로드 트랜지스터들(155, 156)의 드레인들에 결합된다. 모놀리식 3D SRAM 셀(151) 내에 로컬 레벨간 상호접속부들의 사용은 6T 비트 셀의 풋프린트의 현저한 축소를 가능하게 한다. 유사한 풋프린트 축소가 XOR, INV 등과 같이, 다른 셀들에 대해 예측될 수 있다.
도 1a 및 도 1b에 도시된 로컬 레벨간 상호접속부들의 2개의 쌍들은, 실시예에 따른, 도 1b의 B-B' 라인을 포함하는 평면을 따라 절단된 레벨간 소스/드레인 상호접속부의 단면도인, 도 2a를 시작으로 차례로 지금부터 논의된다. 일반적으로, 레벨간 소스/드레인 상호접속부는 트랜지스터 레벨(예를 들어, 상위 레벨)의 트랜지스터의 소스/드레인 반도체 영역을 가로지른다. 반도체 보디들(221A, 222A)이 핀들인 도 2a에 도시된 예시적인 실시예에서, 소스/드레인 금속화(233A)는 적어도 하나의 반도체 핀 측벽(225A, 227A)과 접촉하고, 유리하게는 대향하는 소스/드레인 반도체 측벽(225A, 227A)은 물론, 소스/드레인 반도체 상부 표면(228A) 양측 모두와 접촉할 수 있다. 묘사된 실시예에서, 소스/드레인 금속화(233A)는 소스/드레인 금속화(233A)와의 측면 정렬에서 레벨내 상호접속 금속화(142A)의 일부와 접촉하기 위해 소스/드레인 반도체 하부 표면(226A)을 지나서(아래로) 또한 레벨간 유전체층(210)을 통해 연장된다. 도 2a에 도시된 바와 같이, 레벨간 유전체층(210)의 잔류물은 예를 들어, 반도체 보디에 의해 마스킹되는 바와 같이 소스/드레인 반도체 하부 표면(226A) 아래에 배치될 수 있다. 예를 들어, 반도체 보디들(221A, 222A)이 나노리본들 또는 나노 와이어들인, 대안적인 실시예들에서, 소스/드레인 금속화(233A)는 소스/드레인 영역의 도시된 횡단면 주위를 완벽하게 감싸기 위해 소스/드레인 반도체 하부 표면(226A)과 추가적으로 접촉될 수 있다. 평면 반도체 보디를 갖는 실시예들의 경우, 도 2a에서의 228A와 유사한 상부 표면은, 접촉 금속화가 소스 드레인 영역에 내장되는 경우를 제외하고 접촉의 1차 표면으로서 기능하며, 이 경우 측벽 접촉 표면 또한 존재할 수 있다.
도 1a, 도 1b 및 도 2a에 도시된 바와 같이, 소스/드레인 금속화(233A)는 트랜지스터 레벨(200) 아래 배치된 레벨내 상호접속 금속화(142A)가 개재됨으로써 간접적으로 소스/드레인 금속화(130A)와 전기적으로 결합된다. 도 2b는 대안적인 실시예에 따른, 모놀리식 3D IC(102)에서의 레벨간 소스/드레인 상호접속부의 단면도이다. 이 예시적인 실시예에서, 소스/드레인 금속화(233A)는 소스/드레인 금속화(130A)에 직접적으로 전기적으로 접속되며, 소스/드레인 금속화(233A)는 레벨내 유전체층(210)과 레벨내 유전체층(160) 양측 모두를 통해 수직으로 연장된다. 소스/드레인 금속화(233A)가 소스/드레인 금속화(130A) 바로 위에 놓여지도록 측면 정렬되는 실시예가 가능하다. 특별한 회로에 따라, 소스/드레인 금속화(233A)는 또한 트랜지스터 레벨(100)상의 게이트 전극과 직접적으로 또는 간접적으로 전기적으로 접속될 수 있거나, 트랜지스터 레벨(100) 상의 복수의 트랜지스터 단자들 및/또는 트랜지스터들에 전기적으로 접속될 수 있다(예를 들어, 개재되는 레벨내 상호접속부를 통해서 간접적으로).
추가적인 실시예들에서, 소스/드레인 금속화 상부 표면(234A)은 제2 트랜지스터 레벨 내에 배치된 레벨내 상호접속 금속화(도시 생략)에 소스/드레인 반도체를 인터페이스할 수 있다. 이 상부 표면을 제외하고, 소스/드레인 금속화(233A)는 레벨내 유전체(211)에 의해 둘러싸인다. 이러한 방식으로, 소스/드레인 금속화(233A)는 다점(3D) 소스/드레인 콘택은 물론 로컬 레벨간 상호접속부의 기능을 또한 제공할 수 있다. 이와 같이, 소스/드레인 금속화(233A)는 소스/드레인 금속화(233A)의 것과 기능적으로 동등한 상호접속부를 제조하기 위해 소스/드레인 금속화 상부 표면(234A)을 이용하는, 평면, 단일-트랜지스터-레벨(2D) 디바이스와 동일한 풋프린트를 실질적으로 유지할 수 있다.
계속해서, 도 1a 및 도 1b에 예시된 로컬 레벨간 상호접속부들의 제2 쌍을 설명하면, 레벨간 게이트 전극 상호접속부는 일반적으로 트랜지스터 레벨(예를 들어, 상위)의 트랜지스터의 게이트 전극 영역을 가로지른다. 도 1b에서 파선으로 도시된 바와 같이, 레벨간 게이트 전극 상호접속부(240A)는 게이트 전극(215C)의 단부를 가로지른다. 이 교차점은 도 1b에서의 C-C' 라인을 포함하는 평면을 따른 모놀리식 3D IC(101)의 단면도인 도 2c에서 또한 볼 수 있다. 도 1b 및 도 2c에 도시된 예시적인 실시예의 경우, 레벨간 게이트 전극 상호접속부(240A)는 적어도 하나의 게이트 전극 측벽(216C, 218C)과 접촉하고, 유리하게는 대향하는 게이트 전극 측벽들(216C, 218C)은 물론, 게이트 전극 상부 표면(219C) 양측 모두와 접촉할 수 있다. 묘사된 실시예에서, 레벨간 게이트 전극 상호접속부(240A)는 레벨간 게이트 전극 상호접속부(240A)와의 측면 정렬에서 레벨내 상호접속 금속화(142B)의 일부와 접촉하기 위해 게이트 전극 하부 표면(217C)을 지나서(아래로) 또한 레벨간 유전체층(210)을 통해 연장된다. 도 2c에 도시된 바와 같이, 레벨간 유전체층(210)의 잔류물은 예를 들어, 게이트 전극에 의해 마스킹되는 바와 같이 게이트 전극 하부 표면(217C) 아래에 배치될 수 있다. 대안적인 실시예들에서, 레벨간 게이트 전극 상호접속부(240A)는 도 2c에 도시된 게이트 전극(215C)의 영역의 횡단면 주위를 완벽하게 감싸기 위해 게이트 전극 하부 표면(217C)과 추가적으로 접촉될 수 있다.
도 1a 및 도 1b에 도시된 바와 같이, 레벨간 게이트 전극 상호접속부(240A)는 트랜지스터 레벨(200) 아래에 배치된 개재되는 레벨내 상호접속 금속화(142B)에 의해 간접적으로 소스/드레인 금속화(130B)와 전기적으로 결합된다. 레벨간 게이트 전극 상호접속부(240A)는 대안적으로 레벨간 게이트 전극 상호접속부(240A)가 소스/드레인 금속화(130B) 바로 위에 놓여지도록 측면 정렬되는 경우, 직접적으로 소스/드레인 금속화(130B)와 전기적으로 접속될 수 있다. 회로에 따라서, 레벨간 게이트 전극 상호접속부(240A)는 또한 트랜지스터 레벨(100) 상의 게이트 전극과 직접적으로 또는 간접적으로 전기적으로 접속될 수 있거나, 트랜지스터 레벨(100)상의 복수의 트랜지스터 단자들 및/또는 트랜지스터들에 전기적으로 결합될 수 있다(예를 들어, 개재되는 레벨간 상호접속부를 통해서 간접적으로). 예를 들어, 도 2d에 도시된 바와 같으며, 이 도면은 모놀리식 3D IC(103)에서의 레벨간 게이트 전극 상호접속부의 단면도이다. 이러한 대안적인 실시예에 따라, 레벨간 게이트 전극 상호접속부(240A)는 게이트 전극(215C) 상에 배치되고, 게이트 전극(115A)과 직접적으로 접촉하기 위해 레벨간 유전체층(210)을 통해 하향 연장된다.
추가적인 실시예들에서, 게이트 전극 상호접속부는 상위 트랜지스터 레벨 내에 배치된 레벨내 상호접속 금속화에 게이트 전극을 인터페이스한다. 예를 들어, 레벨간 게이트 전극 상호접속 상부 표면(241B)은 레벨내 상호접속 금속화(252B)에 게이트 전극(215C)을 인터페이스할 수 있으며, 게이트 전극은 그 외에는 레벨내 유전체(211)에 의해 둘러싸여 있다. 이러한 방식으로, 레벨간 게이트 전극 상호접속부(240A)는 다점(3D) 게이트 전극 콘택은 물론 로컬 레벨간 상호접속부의 기능을 또한 제공할 수 있다. 이와 같이, 게이트 전극(215C)은 레벨간 게이트 전극 상호접속부(240A)와 기능적으로 동등한 레벨내 상호접속부를 라우트(route)하는데 필요한 평면, 단일-트랜지스터-레벨(2D)과 같이 동일한 풋프린트를 실질적으로 유지할 수 있다.
도 2e는 대안적인 실시예에 따른, 모놀리식 3D IC(104)에서의 레벨간 게이트 전극 상호접속부의 단면도이다. 이 예시적인 실시예에서, 레벨간 게이트 전극 상호접속부(240A)는 설계에 의해 또는 제조 정렬 허용오차의 결과로서, 게이트 전극(215C)의 하나의 측벽에만 인접한다. 그럼에도 불구하고, 게이트 전극 콘택과 레벨간 상호접속 기능성은 유지된다. 또한, 도 2e에는 원할 경우, 풋프린트의 수반되는 증가없이, 다점(3D) 상호접속부를 제공하는, 레벨간 게이트 전극 상호접속 상부 표면(241B)와 접촉하는 레벨내 상호접속부(252B)가 도시되어 있다.
현재 상세히 기술된 예시적인 로컬 레벨간 상호접속부와 연관된 다수의 구조적인 엘리먼트들을 사용하여, 마이크로전자 디바이스를 수직으로 통합하기 위해 로컬 레벨간 상호접속부들을 제조하는 방법들은 도 3에서의 흐름도를 참조하여 추가적으로 기술된다. 예시된 구현에서, 프로세스(300)는 동작들(310, 320, 330, 340 및/또는 350) 중 하나 이상에 의해 예시된 바와 같은 하나 이상의 동작, 기능 또는 액션을 포함할 수 있다. 그러나, 본 명세서에서의 실시예들은 일부가 스킵(skip)될 수 있도록 또는 이와 유사한 것을 수행할 수 있도록 임의 개수의 동작들을 포함할 수 있다. 또한, 다양한 실시예들은 명확성을 위해 도시하지 않은 추가적인 동작들을 포함할 수 있다.
예시적인 방법(301)은, 도 1a 및 도 1b에서의 트랜지스터 레벨(100)과 같은, 제1, 또는 하위, 트랜지스터 레벨을 갖는 기판을 수용하는 동작(310)에서 시작한다. 이 제1 트랜지스터 레벨이 임의의 종래의 수단에 의해 형성될 수 있기 때문에, 이 제조의 추가적인 설명은 본 명세서에서 제공되지 않는다.
방법(301)은 도 1a 및 도 1b에서의 트랜지스터 레벨(200)과 같은, 제2 트랜지스터 레벨이 제1 트랜지스터 레벨 상에 배치되는 동작(320)으로 진행한다. 수많은 적당한 기술들이 있지만, 일례로서, 동작(320)은 제1 트랜지스터 레벨이 배치되는 호스트 기판 상에 SOI 기판의 실리콘층을 전사하는 것을 수반한다. 이러한 전사는 실리콘 SOI층의 표면 상에 산화물을 형성하고, 제1 트랜지스터 레벨을 커버하는 레벨내 유전체에 산화물 표면을 압축 본딩(compression bonding)하며, 예를 들어, 매립된 절연층에서 실리콘 SOI층으로부터 도너 기판(donor substrate)을 제거하는 것, 등을 추가로 수반할 수 있다. 유의해야 할 점은 다른 방법들이 또한 존재하며, 실시예들은 이러한 점에서 제한되지 않는다는 것이다. 반도체층이 전사한 후, 제2 또는 상위 트랜지스터층은, 종래의 기술들을 통해 부분적으로 제조된다. 예를 들어, 제1 트랜지스터층을 제조하기 위해 수행되는 프로세스는 레벨간 상호접속부가 형성될 때까지 반복된다.
다음으로, 방법(301)은 제2 트랜지스터 레벨상의 트랜지스터의 게이트 전극 또는 소스/드레인 반도체를 노출시키기 위해 제2 트랜지스터 레벨 내에 레벨간 비아가 에칭되는 동작(330)으로 진행한다. 레벨간 비아 에치(etch)는 제2 트랜지스터 레벨 상의 트랜지스터의 베이스를 지나서 연장되고, 제1 트랜지스터 레벨 내에 하부에 놓여진 비아 랜딩을 노출시키기 위해 적어도 하나의 레벨간 유전체층을 클리어(clear)한다. 레벨간 비아 에치는 게이트 전극 또는 소스/드레인 반도체 상에 타겟 필름 조성물(예를 들어, 레벨간 유전체의 것)을 선호하는 선택도를 갖도록 조정된 임의의 종래의 높은 종횡비 에치일 수 있다. 특별한 실시예에서, 레벨간 비아 에치는 제1 트랜지스터 레벨에서의 소스/드레인 금속화를 형성하기 위해 사용되는 것과 실질적으로 동일한 것일 수 있지만, 예를 들어, 더 긴 지속시간을 갖는다.
동작(340)에서, 레벨간 비아는, 예를 들어, 원하는 금속(들)에 적합한 본 분야에서 공지된 임의의 금속 충전(fill) 및 평탄화 기술을 사용하여 금속화된다. 일례로서, 소스/드레인 금속화는 제1 트랜지스터 레벨 내에 소스/드레인 금속화를 형성하기 위해 사용되는 실질적으로 동일한 퇴적 기술(들)(예를 들어, 원자층 퇴적 및/또는 플레이팅 등)을 이용하여 노출된 비아 랜드 상에 그리고 소스/드레인 반도체상에 퇴적된다. 일례로서, 게이트 전극 상호접속부는 제1 트랜지스터 레벨 내에 게이트 전극 접촉 금속화를 형성하기 위해 사용되는 실질적으로 동일한 퇴적 기술(들)(예를 들어, 원자층 퇴적 및/또는 플레이팅 등)을 이용하여 노출된 비아 랜드 상에 그리고 게이트 전극상에 퇴적된다. 로컬 레벨간 상호접속부(예를 들어, 레벨간 게이트 전극 상호접속부와 레벨간 소스/드레인 상호접속부)의 유형이 2 이상 존재하는지 여부에 따라, 동작들(330과 340)은 한가지 유형의 레벨간 비아를 오프닝하는 (예를 들어, 게이트 전극을 노출하거나 소스/드레인 반도체를 노출하는) 각각의 반복과 한가지 유형의 레벨간 비아를 충전(fill)하는 각각의 반복을 반복할 수 있다. 다음으로, 방법(301)은 동작(350)에서 모놀리식 3D IC의 완성으로 종료한다. 일 실시예에서, 모놀리식 3D IC의 완성은 제2 트랜지스터 레벨 위에 형성되는 백엔드 상호접속 프로세싱만을 수반한다. 예를 들어, 제2 레벨 상호접속부들은 제1 레벨 트랜지스터와 제2 트랜지스터의 게이트 전극 또는 소스/드레인 양측 모두에 전기적으로 접속하기 위해 로컬 레벨간 상호접속부의 상부 표면들 상에 랜딩(land)될 수 있다. 다른 실시예에서, 모놀리식 3D IC의 완성은 종래의 트랜지스터 제조 기술들과 본 명세서에서 기술되는 하나 이상의 로컬 레벨간 상호접속부 실시예들 양측 모두의 추가적인 반복 및 추가적인 층 전사를 또한 수반한다.
레벨간 소스/드레인 상호접속부 제조 방법(401)에 특별한 다양한 동작들의 추가적인 설명은, 실시예에 따라, 방법(401)의 특별한 제조 동작이 수행되는 것과 같이 레벨간 소스/드레인 상호접속 영역의 단면도들을 제공하는 도 5a 내지 도 5d와 함께 도 4a에서의 흐름도의 맥락에서 제공된다. 첫번째로 도 4a를 참조하면, 방법(401)은 반도체 보디의 상부 레벨 트랜지스터 소스/드레인 영역 위에 개구를 형성하는 동작(410)에서 시작한다. 예를 들어, 도 5a에 예시된 바와 같이, 마스크(514)는 레벨내 유전체층(211) 상에 형성되며, 마스크(514)의 특징부들은 하부에 놓여진 반도체 보디(221A)의 소스/드레인 영역에 대하여 정렬된다. 방법(401)(도 4a)은 깊은 유전체 에치가 반도체 소스/드레인 영역의 적어도 일부(예를 들어, 한쪽 측벽)를 노출시키고 하위 트랜지스터 레벨에서 하부에 놓여진 비아 랜딩을 노출시키도록 수행되는 동작(420)으로 진행한다. 도 5a에 도시된 바와 같이, 에치 동작(420)은 반도체 보디(221A)의 상부 표면과 2개의 대향하는 측벽들을 노출시키기 위해 레벨내 유전체(211)를 클리어하고, 마스크(514)에서 하나의 특징부에 정렬된 레벨내 상호접속 금속화(142A)의 일부를 노출시키기 위해 레벨간 유전체층(210)을 클리어한다. 이방성 플라즈마 에치와 같은, 종래의 유전체 에치는 에치 동작(420)에 이용될 수 있으며, 이것은 반도체 보디(221A) 바로 아래에 배치된 레벨간 유전체층(210)의 잔류물을 남길 수 있다. 대안적으로, 약간의 등방성 에치 또는 이방성 에치와 등방성 에치의 조합은 제2 레벨 트랜지스터 핀(221A)의 소스/드레인 영역을 언더컷(undercut)하기 위해 이용될 수 있다. 도 5c는 동작(420)이 듀얼-다마신 유형의 프로세스를 수반하는 특정 실시예를 추가로 예시한 것이며, 여기서 트렌치들(212)은 레벨내 유전체(211)내에 추가로 형성되어 있다. 도 4a로 되돌아 가면, 방법(401)은 레벨간 비아가 금속으로 채워지고 평면화되는 동작(440)에서 종료된다. 도 5d에 도시된 바와 같이, 소스/드레인 금속화(233A)는 레벨내 상호접속 금속화(142A)와 반도체 보디(221A)의 소스/드레인 영역 양측 모두와 접촉한다.
레벨간 게이트 전극 상호접속부 제조 방법(402)에 대한 특별한 다양한 동작들의 설명은, 실시예들에 따라, 방법(402)의 특별한 동작들이 수행되는 레벨간 게이트 전극 상호접속 영역의 단면도들을 제공하는 도 6a-도 6c, 도 7a-도 7d, 도 8a-도 8f, 및 도 9a-도 9d 및 도 4b에서의 흐름도의 맥락에서 제공된다. 첫번째로 도 4b를 참조하면, 방법(402)은 반도체 보디의 상위 레벨 트랜지스터 채널 영역을 노출시키는 동작(450)에서 시작한다. 일반적으로, 동작(450)은 하이-k/금속 게이트 전극의 삽입을 대비하여 상위 레벨 트랜지스터로부터 플레이스홀더 또는 맨드릴 게이트 스택(예를 들어, 실리콘 이산화물 상의 폴리실리콘)을 제거하는 교체 게이트 프로세스의 종래의 임의의 방식으로 수행될 수 있다.
플레이스홀더 게이트를 제거하고 채널 반도체 영역을 노출시킴으로써, 레벨간 게이트 전극 상호접속부는 교체 게이트 프로세스 이전에, 이후에 또는 과정동안 형성될 수 있다. 예를 들어, 방법(402)은 레벨간 비아를 에칭하기 전에 노출된 채널 영역 상에 완전한 교체 게이트 스택(하이-k 유전체/금속 게이트)이 형성되는 동작(455)으로 진행하거나, 노출된 채널 영역 상에 임의의 교체 게이트 스택이 형성되기 전에 레벨간 비아가 형성되는 동작(480)으로 진행하거나, 레벨간 비아를 에칭하기 전에 노출된 채널 영역 상에 교체 게이트 유전체가 형성되는 동작(490)으로 진행한다. 후자의 대안의 경우, 레벨간 게이트 전극 상호접속부는 정확하게 게이트 전극의 채널-결합 부분을 필수적으로 가로지르는 한편, 제1 대안의 경우 레벨간 게이트 전극은 채널 영역으로부터 말단인 게이트 전극의 일부를 가로지른다(예를 들어, 도 1a 및 도 1b에 도시된 바와 같이).
도 6a는 반도체 보디(221A)의 채널 영역 상에 게이트 유전체(214C)(예를 들어, 실리콘 이산화물 및/또는 하이-K 재료)와 게이트 전극(215C)을 포함하는 게이트 스택이 형성되는 동작(455)을 뒤따르는 게이트 전극 레벨간 상호접속 영역을 예시한다. 도 4b로 복귀하면, 동작(455)에 이어서, 방법(401)은 채널 영역으로부터 말단인 게이트 전극의 일부를 둘러싸는 유전체가 레벨간 비아에 의해 노출되게 되는 동작(457)으로 진행하거나, 채널 영역이 레벨간 비아에 의해 노출되게 되는 동작(470)으로 진행한다. 도 6b는 레벨내 유전체(211)와 레벨간 유전체층(210)의 깊은 유전체 에치로 게이트 전극(215C) 및 레벨내 유전체층(211) 상에 마스크 개구부를 형성하여 레벨간 비아(640)를 형성하는 전자의 예를 예시한다. 도 4b를 추가적으로 참조하면, 깊은 유전체 에치 동작(459)은 실질적으로 유전체 에치 동작(420)(도 4a)에 대해 설명한 것과 같을 수 있다. 다음으로, 방법(402)은 상위 레벨 트랜지스터의 게이트 전극과 하위 트랜지스터 레벨에서의 트랜지스터의 단자에 결합하는 비아 랜딩 양측 모두와 접촉하기 위해 레벨간 비아 내에 임의의 적당한 금속이 퇴적되는 금속화 동작(461)으로 진행한다. 예를 들어, 도 6c에 도시된 바와 같이, 게이트 전극(215C)의 적어도 측벽과 오믹 콘택(ohmic contact)되고 또한 레벨내 상호접속부(142B)의 일부와 오믹 콘택되는 금속을 포함하는 레벨간 게이트 전극 상호접속부(240A)는, 레벨간 비아(640)내에 퇴적된다. 게이트 전극 레벨간 상호접속부가 제조됨으로써, 방법(402)은 그 다음으로 방법(301)(도 3)의 동작(350)으로 복귀한다.
레벨간 비아에 의해 채널 영역이 노출되게 되는 대안적인 실시예의 경우, 레벨간 비아가 플레이스홀더 게이트에 의해 이전에 점유된 영역의 일부만을 점유하기 위한 것이라면 동작(470)에서 채널 영역 상에 마스크 개구부가 정렬되고, 게이트 전극은 동작(473)에서 에치된다. 예를 들어, 도 7a에 도시된 바와 같이, 게이트 전극(215C)은 비아(740)의 하부에서 게이트 유전체(214C)를 노출시키기 위해 에치된다. 도 7b에 도시된 바와 같이, 그 다음으로 차후 이방성 에치를 통해 비아(740)의 하부로부터 게이트 유전체를 클리어한다. 반도체 보디(221A)의 상부 표면이 또한 게이트 유전체 에치동안 노출될 수 있지만, 반도체 보디(221A)의 측벽들은 게이트 유전체에 의해 커버된 채로 남겨진다. 도 7c에 도시된 바와 같이, 레벨내 상호접속부(142B)상에 랜딩된 레벨간 유전체층(210)을 클리어하기 위한 비아 에치가 진행된다. 다음으로, 레벨간 게이트 전극 상호접속부(240A)는 본 명세서의 다른 곳에서 기술한 바와 같이, 금속 충전 및 평탄화 동작(461)으로 완성된다. 이러한 실시예들의 경우, 방법(402)은 도 7d에 예시된 게이트 전극 상호접속 구조체를 야기하는데, 이는 적어도 도 7d에 예시된 실시예의 경우, 게이트 전극 레벨간 상호접속부(240A)가 게이트 유전체(814C)만으로 분리되는, 반도체 보디(221A)의 채널 영역에 근접하여 배치된다는 범위에서 도 1a 및 도 1b에 예시된 구조체와는 상이하다. 다음으로, 방법(402)은 3D IC의 완성을 위해 방법(301)으로 복귀한다.
도 4b로 복귀하면, 방법(402)이 노출된 채널 영역 상에 임의의 교체 게이트 스택이 형성되기 전에 레벨간 비아가 형성되는 동작(480)으로 진행하는 대안적인 실시예들에서, 플레이스홀더 게이트에 의해 이전에 점유된 영역의 일부만을 레벨간 비아가 점유한다면 채널 영역 상에는 마스크 개구부가 형성된다. 예를 들어, 도 8a에 도시된 바와 같이, 마스크(805)는 플레이스홀더 게이트의 폭보다 작은 개구를 정의한다. 도 4b로 복귀하면, 동작(483)에서, 레벨간 유전체는 채널 반도체에 대해 선택적으로 에칭된다. 예를 들어, 도 8b에 도시된 바와 같이, 레벨간 유전체층(210)이 제거되어 레벨간 비아(840)의 하부에서 레벨내 상호접속부(142B)의 일부가 노출되게 된다. 다음으로, 방법(402)(도 4b)은 게이트 유전체가 임의의 종래의 기술을 이용하여 형성되는 동작(485)으로 진행한다. 예를 들어, 도 8c에 도시된 바와 같이, 게이트 유전체(814C)는 반도체 보디(221A)의 노출된 채널 영역 상에 퇴적된다. 다음으로, 레벨내 상호접속부(142B) 상에 존재하는 임의의 게이트 유전체는 예를 들어, 도 8d에 도시된 바와 같이, 상부 표면 토폴로지 상에만 보호 마스크(807)를 첫번째로 선택적으로 형성함으로써 선택적으로 제거된다. 다음으로, 방법(402)은 보호 마스크(807)(존재할 경우)를 제거하고 금속 충전 및 평탄화 동작(461)을 수행하는 것을 진행할 수 있다. 도 8d로부터 명백한 바와 같이, 금속 충전(metal fill)에 이어서 제1 레벨간 상호접속부는 게이트 유전체(814C)에 의해서만 반도체 보디(221A)의 채널 영역의 측벽으로부터 분리된다. 본 명세서의 다른 곳에서 기술한 임의의 다른 실시예들에 대한 추가적인 비교시, 게이트 유전체(814C)는 또한 레벨간 상호접속부와 레벨간 유전체층(210) 사이에 남겨진다. 다음으로, 방법(402)은 모놀리식 3D IC의 완성을 위해 방법(301)으로 복귀한다. 소정 실시예들에서, 게이트 유전체는 반도체 보디의 상부 표면 상에 존재하는 보호 하드마스크 상에 배치되며, 이 경우, 도 7b에 도시된 바와 같이, 반도체 보디의 상부 표면으로부터 게이트 유전체의 제거는, 트랜지스터 동작에 거의 영향을 미치지 않으며, 그 이유는 트랜지스터가 필수적으로 바이-게이트 또는 듀얼-게이트 디바이스이기 때문이다.
대안적인 실시예에서, 방법(402)은 각각, 동작들(493과 495)에서 레벨간 비아의 임의의 마스킹 및 에칭 전에 노출된 채널 영역 상에 교체 게이트 유전체를 형성하는 동작(490)으로 진행한다. 여기서 또한, 임의의 게이트 유전체 형성 프로세스는 동작(490)에서 이용될 수 있다. 플레이스홀더 게이트의 것보다 적게 레벨간 비아의 풋프린트를 제한하기 위해 동작(493)에서 채널 영역의 임의의 적당한 마스크 개구부를 형성한 후, 동작(473)과 도 7b, 도 7c의 맥략에서 기술된 바와 같이, 실질적으로 게이트 유전체와 레벨간 유전체를 클리어하는 방식으로 동작(495)에서 레벨간 비아가 에칭된다. 이러한 실시예의 일례가 도 9a 내지 도 9c에서 추가로 도시되는데, 여기서 게이트 유전체의 형성 이후에 레벨간 비아(941)의 에칭은 반도체 보디(221A)의 베이스 아래에 게이트 유전체가 존재하지 않도록 보장한다. 이것은 게이트 유전체가 형성되기 전에 레벨간 비아가 에칭될 때 형성된 게이트 유전체 구조체와는 별개의 하나의 구조적인 속성이다(예를 들어, 도 8d에 도시된 바와 같이). 소정 실시예들에서, 게이트 유전체는 반도체 보디의 상부 표면에 존재하는 보호 하드마스크 상에 배치된다. 예를 들어, 보호 하드마스크(908)는 도 9a 내지 도 9d에 존재한다. 이러한 실시예들에서, 레벨간 비아 에치 동안 게이트 유전체의 제거는 트랜지스터 동작에 대해 있어도 거의 영향을 미치지 않으며, 이는 트랜지스터가 필수적으로 하드마스크(908)가 있는 바이-게이트 또는 듀얼-게이트 디바이스이기 때문이다.
소정의 다른 실시예들에서, 게이트 유전체 에치는 선택적이다; 반도체 핀의 하부를 따른 게이트 유전체의 제거와 반도체 핀의 상부 표면 상에 배치된 게이트 유전체의 보존. 예를 들어, 실질적으로 동작(487)과 도 8d의 맥락에서 설명된 바와 같이, 보호 마스크는 게이트 유전체의 상부에 형성될 수 있다. 레벨간 비아 랜딩으로부터 게이트 유전체를 제거하고, 방법(402)은 동작(461)에서 레벨간 비아의 금속 충전을 진행한다. 도 9d에 나타낸 특정 예에서, 충전 금속은 일함수 금속(945A)과 벌크 금속(940A)을 포함한다. 다음으로, 방법(402)은 3D IC의 완성을 위해 방법(301)(도 3)으로 복귀한다.
도 10은 모바일 컴퓨팅 플랫폼(1005) 및/또는 데이터 서버 기계(1006)가 본 발명의 실시예들에 따른, 로컬 레벨간 상호접속부들을 갖는 모놀리식 3D IC를 사용한 시스템(1000)을 예시한다. 서버 기계(1006)는 예를 들어, 예시적인 실시예에서 패키지된 모놀리식 3D IC(1050)를 포함하는, 전자 데이터 프로세싱을 위해 함께 네트워킹되고 랙(rack)내에 배치된 임의 수의 고성능 컴퓨팅 플랫폼들을 포함하는 임의의 상업적인 서버일 수 있다. 모바일 컴퓨팅 플랫폼(1005)은 각각의 전자 데이터 디스플레이, 전자 데이터 프로세싱, 무선 전자 데이터 송신, 또는 그와 유사한 것을 위해 구성된 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(1005)은 태블릿, 스마트 폰, 랩탑 컴퓨터 등 중 임의의 것일 수 있고, 디스플레이 스크린(예를 들어, 용량성, 유도성, 저항성, 터치스크린), 칩-레벨 또는 패키지-레벨 통합 시스템(1010) 및 배터리(1015)를 포함할 수 있다.
확대된 뷰(1020)에서 예시된 통합 시스템(1010) 내에 배치되든지, 서버 기계(1006) 내에 독립 패키지형 칩으로서 배치되든지, 패키지된 모놀리식 3D IC(1050)는 적어도 하나의 로컬 레벨간 상호접속부에 의해 상호접속된 트랜지스터들의 적어도 2개의 레벨을 갖는 모놀리식 3D 아키텍처를 사용하는 메모리 칩(예를 들어, RAM) 또는 프로세서 칩(예를 들어, 마이크로프로세서, 멀티-코어 마이크로프로세서, 그래픽 프로세서 또는 그와 유사한 것)을 포함한다. 실시예에서, 모놀리식 3D IC(1050)는 각각이 적어도 하나의 로컬 레벨간 상호접속부에 의해 상호접속된 트랜지스터들의 적어도 2개의 레벨을 갖는, 복수의 셀들을 사용하는 SRAM 캐시 메모리를 포함하는 마이크로프로세서이다. 예를 들어, SRAM 캐시 메모리는, 실질적으로 본 명세서의 다른 곳에서 기술한 바와 같이, 게이트 전극 레벨간 상호접속부들에 의해 드라이브 트랜지스터들의 게이트들을 로드 트랜지스터들의 게이트들에 결합할 수 있고, 소스/드레인 레벨간 상호접속부에 의해 드라이브 트랜지스터들의 드레인들을 로드 트랜지스터들의 드레인들에 결합할 수 있다. 하나 이상의 레벨간 상호접속부는 SRAM 셀의 상위 레벨에서의 n형 트랜지스터의 게이트 전극 또는 소스/드레인 반도체 영역을 가로지를 수 있고, 또한 동일한 SRAM 셀의 하위 레벨에 있는 p형 트랜지스터의 단자에 전기적으로 결합된다. 모놀리식 3D IC(1050)는 PMIC(Power Management Integrated Circuit)(1030), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)를 포함하는 RFIC(RF(무선) Integrated Circuit)(1025)(예를 들어, 디지털 기저대역 및 전송 경로 상의 전력 증폭기 및 수신 경로 상의 저 노이즈 증폭기를 더 포함하는 아날로그 프론트 엔드 모듈을 포함함), 및 그의 제어기(1035) 중 하나 이상과 함께, 보드, 기판 또는 인터포저(1060)에 추가로 결합될 수 있다.
기능적으로, PMIC(1030)는 배터리 전력 조절, DC-투-DC 변환 등을 수행하고, 따라서 배터리(1015)에 결합되는 입력 및 다른 기능 모듈들에 전류 공급을 제공하는 출력을 갖는다. 추가로 예시된 바와 같이, 예시적 실시예에서, RFIC(1025)는, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생어 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만, 이에 국한되지 않는 임의의 다수의 무선 표준들 또는 프로토콜들을 구현하도록 안테나(도시 생략)에 결합되는 출력을 갖는다. 대안적인 구현들에서, 이들 보드-레벨 모듈들 각각은 모놀리식 3D IC(1050)의 패키지 기판에 결합된 개별 IC들상에 또는 모놀리식 3D IC(1050)의 패키지 기판에 결합된 단일 IC내에 집적될 수 있다.
도 11은 본 개시 내용의 적어도 일부 구현들에 따라 배열되는 컴퓨팅 디바이스(1100)의 기능 블록도이다. 컴퓨팅 디바이스(1100)는 예를 들어, 플랫폼(1005) 또는 서버 기계(1006) 내부에서 발견될 수 있으며, 본 명세서에서 논의된 로컬 레벨간 상호접속부들을 포함할 수 있는, 프로세서(1104)(예를 들어, 애플리케이션 프로세서)와 적어도 하나의 통신 칩(1106)과 같은, 그러나 이에 국한되지 않는 다수의 컴포넌트들을 호스팅하는 마더보드(1102)를 더 포함한다. 실시예들에서, 적어도 하나의 프로세서(1104), 하나 이상의 통신 칩(1106) 또는 그와 유사한 것들. 프로세서(1104)는 마더보드(1102)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 일부 예들에서, 프로세서(1104)는 프로세서(1104) 내에 패키징된 집적 회로 다이를 포함한다. 일반적으로, 용어 "프로세서" 또는 "마이크로프로세서"는 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수도 있는 다른 전자 데이터로 변환하기 위해 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수도 있다.
다양한 예들에서, 하나 이상의 통신 칩들(1106)은 또한 마더보드(1102)에 물리적으로 및/또는 전기적으로 결합될 수 있다. 추가적인 구현들에서, 통신 칩들(1106)은 프로세서(1104)의 일부일 수 있다. 그 응용들에 따라, 컴퓨팅 디바이스(1100)는 마더보드(1102)에 물리적으로 및 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 기타 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 크립토 프로세서, 칩셋, 안테나, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, 고체 상태 드라이브(SSD), 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등과 같은) 대용량 저장 디바이스 등을 포함하지만, 이에 제한되지 않는다.
통신 칩(1106)은 컴퓨팅 디바이스(1100)에게의 및 이것으로부터의 데이터의 전송을 위한 무선 통신을 가능하게 할 수 있다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이 용어는 연관된 디바이스들이 배선을 전혀 포함하지 않는다는 것을 시사하는 것은 아니지만, 일부 실시예들에서 이들은 그렇지 않을 수도 있다. 통신 칩들(1106)은 본 명세서의 다른 곳에서 설명된 것들을 포함하지만 이에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 논의된 바와 같이, 컴퓨팅 디바이스(1100)는 복수의 통신 칩들(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용일 수 있으며, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신에 전용일 수 있다.
본 명세서에 기술되는 어떤 구현에 사용된 것처럼, 용어 "모듈"은 본 명세서에 기술되는 기능성을 제공하도록 구성되는 소프트웨어, 펌웨어 및/또는 하드웨어의 임의의 조합을 지칭한다. 소프트웨어는 소프트웨어 패키지, 코드 및/또는 명령어 세트 또는 명령어들로서 구현될 수 있고, 본 명세서에 기술된 임의의 구현에 이용된 바와 같이, "하드웨어"는, 예를 들어 프로그램가능 회로에 의해 실행되는 명령어들을 저장하는 펌웨어, 상태 머신 회로, 프로그램가능 회로 및/또는 하드와이어드 회로를 단독으로 또는 임의의 조합으로 포함할 수 있다. 모듈들은 집합적으로 또는 개별적으로, 보다 큰 시스템의 일부를 형성하는 회로, 예를 들어 집적 회로(IC), 시스템 온 칩(SoC) 등으로서 구현될 수 있다.
본 명세서에서 제시된 소정의 특징들이 다양한 구현을 참조하여 설명되었지만, 이 설명은 제한하는 의미로 해석하려는 의도는 아니다. 따라서, 본 명세서에 기술된 구현들의 다양한 수정뿐만 아니라 본 개시 내용이 속하는 본 분야의 숙련된 자에게 명백한 다른 구현들은 본 개시 내용의 사상 및 범위 내에 있는 것으로 간주된다.
하기 예들은 특별한 예시적인 실시예들과 관련된다.
수직 통합형 마이크로전자 디바이스는, 기판 상에 배치된 제1 트랜지스터 레벨 내에 측면으로 연장되는 제1 반도체 보디를 포함하는 제1 트랜지스터, 기판 상에 배치된 제2 트랜지스터 레벨 내에 측면으로 연장되고 하나 이상의 레벨간 유전체층들에 의해 제1 트랜지스터 레벨로부터 수직으로 분리된 제2 반도체 보디를 포함하는 제2 트랜지스터, 및 제2 반도체 보디의 한 쌍의 소스/드레인 영역들 사이의 채널 영역 상에 배치된 게이트 전극을 포함하여, 제1 레벨간 상호접속부가 게이트 전극 또는 소스/드레인 영역들 중 하나를 가로지르고, 하나 이상의 레벨간 유전체층들 중 적어도 하나를 통해 연장되며, 제1 트랜지스터의 단자와 전기적으로 결합되도록 할 수 있다.
추가적인 예에서, 제2 트랜지스터 레벨은 제1 트랜지스터 레벨 상에 배치되고, 하나 이상의 레벨간 유전체층들 상에 배치된 상기 제2 반도체 보디를 갖고, 제2 반도체 보디는 핀을 포함하고, 제1 레벨간 상호접속부는 핀의 소스/드레인 영역의 적어도 하나의 측벽을 따라 배치된다.
추가적인 예에서, 제2 트랜지스터 레벨은 제1 트랜지스터 레벨 상에 배치되고, 하나 이상의 레벨간 유전체층들 상에 배치된 상기 제2 반도체 보디를 갖고, 제2 반도체 보디는 핀을 포함하고, 제1 레벨간 상호접속부는 핀의 소스/드레인 영역의 적어도 2개의 대향하는 측벽을 따라 배치되고, 제1 반도체 보디의 소스/드레인 영역과 전기적으로 결합된다.
추가적인 예에서, 제2 트랜지스터 레벨은 제1 트랜지스터 레벨 상에 배치되고, 하나 이상의 레벨간 유전체층들 상에 배치된 상기 제2 반도체 보디를 갖고, 제1 레벨간 상호접속부는 제2 트랜지스터 레벨 아래에 배치된 제1 개재 상호접속 금속화를 통해 단자와 전기적으로 결합된다.
추가적인 예에서, 제2 트랜지스터 레벨은 제1 트랜지스터 레벨 상에 배치되고, 하나 이상의 레벨간 유전체층들 상에 배치된 상기 제2 반도체 보디를 갖고, 제1 레벨간 상호접속부는 게이트 전극의 적어도 하나의 측벽을 따라 배치된다.
추가적인 예에서, 제2 트랜지스터 레벨은 제1 트랜지스터 레벨 상에 배치되고, 하나 이상의 레벨간 유전체층들 상에 배치된 상기 제2 반도체 보디를 갖고, 제2 반도체 보디는 핀을 포함하고, 제1 레벨간 상호접속부는 핀의 소스/드레인 영역의 적어도 하나의 측벽을 따라 배치되고, 디바이스는 게이트 전극의 적어도 하나의 측벽을 따라 배치되고 하나 이상의 레벨간 유전체층들 중 적어도 하나를 통해 연장되며 제1 트랜지스터 레벨에 있는 트랜지스터와 전기적으로 상호접속되는 제2 레벨간 상호접속부를 더 포함한다.
추가적인 예에서, 제2 트랜지스터 레벨은 제1 트랜지스터 레벨 상에 배치되고, 하나 이상의 레벨간 유전체층들 상에 배치된 상기 제2 반도체 보디를 갖고, 제2 반도체 보디는 핀을 포함하고, 제1 레벨간 상호접속부는 핀의 소스/드레인 영역의 적어도 2개의 대향하는 측벽을 따라 배치되고, 제2 트랜지스터 레벨 아래에 배치된 제1 개재 상호접속 금속화를 통해 소스/드레인 단자와 전기적으로 결합되며, 디바이스는 게이트 전극의 적어도 하나의 측벽을 따라 배치되고 하나 이상의 레벨간 유전체층들 중 적어도 하나를 통해 연장되며 제2 트랜지스터 레벨 아래에 배치된 제2 개재 상호접속 금속화를 통해 제1 트랜지스터 레벨에 있는 트랜지스터와 전기적으로 상호접속되는 제2 레벨간 상호접속부를 더 포함한다.
추가적인 예에서, 제1 레벨간 상호접속부는 게이트 유전체에 의해서만 제2 반도체 보디의 채널 영역의 측벽으로부터 분리된다.
추가적인 예에서, 제1 레벨간 상호접속부는 게이트 유전체에 의해서만 제2 반도체 보디의 채널 영역의 측벽으로부터 분리되고, 게이트 유전체는 또한 제1 레벨간 상호접속부와 하나 이상의 레벨간 유전체층들 중 적어도 하나 사이에 배치된다.
추가적인 예에서, 제1 레벨간 상호접속부는 게이트 유전체에 의해서만 제2 반도체 보디의 채널 영역의 측벽으로부터 분리되고, 제1 레벨간 상호접속부는 하나 이상의 레벨간 유전체층들 중 적어도 하나와 직접적으로 접촉된다.
추가적인 예에서, 3D SRAM 캐시 메모리는 상술한 예시적인 로컬 레벨간 상호접속 구조체들 중 임의의 것을 통해 결합되는 각각의 3D SRAM 셀에서의 다수 레벨의 트랜지스터를 가질 수 있다. 일례로서, 3D SRAM 비트 셀은 기판 상의 제1 트랜지스터 레벨 상에 배치된 2개의 로드 트랜지스터들, 레벨간 유전체층이 개재하여 배치되어 있는, 제1 트랜지스터 레벨 상의 제2 트랜지스터 레벨 상에 배치된 2개의 드라이브 트랜지스터들 및 2개의 패스-게이트 트랜지스터들, 각각이 드라이브 트랜지스터들 중 하나의 드라이브 트랜지스터의 반도체 드레인 영역과 접촉하고 레벨간 유전체층을 통해 연장되는 제1 쌍의 레벨간 상호접속부, 및 각각이 드라이브 트랜지스터들 중 하나의 드라이브 트랜지스터의 게이트 전극과 접속되며 레벨간 유전체층을 통해 연장되는 제2 쌍의 레벨간 상호접속부를 갖는다. 추가적인 예에서, 제1 및 제2 쌍의 레벨간 상호접속부는 로드 트랜지스터들의 단자를 전기적으로 결합한다.
3D SRAM 셀의 추가적인 예에서, 로드 및 드라이브 트랜지스터들은 기판의 제2 영역들 상에 배치된 반도체 드레인 영역들에 인접한 기판의 제1 영역들 상에 배치된 반도체 채널 영역들을 갖는 측면 배향된 핀들을 포함하고, 제1 및 제2 쌍들의 레벨간 상호접속부는 로드 트랜지스터들의 단자에 전기적으로 결합되고, 레벨간 유전체층을 통해 수직으로 연장되며, 측면 배향된 핀들에 실질적으로 직교한다.
3D SRAM 셀의 추가적인 예에서, 레벨간 상호접속부들의 제1 쌍 중 하나와 제2 쌍 중 하나는 2개의 로드 트랜지스터들 중 첫번째 로드 트랜지스터의 드레인 단자와 2개의 로드 트랜지스터들 중 두번째 로드 트랜지스터의 게이트 전극에 전기적으로 결합되는 반면, 레벨간 상호접속부들의 제1 쌍 중 다른 하나와 제2 쌍 중 다른 하나는 2개의 로드 트랜지스터들 중 두번째 로드 트랜지스터의 드레인 단자와 2개의 로드 트랜지스터들 중 첫번째 로드 트랜지스터의 게이트 전극에 전기적으로 결합된다. 또한, 레벨간 상호접속부들의 제1 쌍은 각각 드레인 영역의 적어도 2개의 대향하는 측벽들을 따라 배치되고, 또한 제2 트랜지스터 레벨 아래에 배치된 분리된 개재 상호접속 금속화와 접촉되는 반면, 레벨간 상호접속부들의 제2 쌍은 각각 게이트 전극의 적어도 하나의 측벽 또는 드라이브 트랜지스터들 중 하나의 드라이브 트랜지스터의 반도체 채널 영역의 적어도 하나의 측벽을 따라 배치되며, 분리된 개재 상호접속 금속화들 중 하나와 접촉한다.
추가적인 예에서, 마이크로프로세서는 SRAM 캐시 메모리를 포함하고, SRAM 캐시 메모리는 모놀리식 3D SRAM 셀을 더 포함한다. 추가적인 예에서, 모바일 컴퓨팅 플랫폼은, 마이크로프로세서는 물론, 마이크로프로세서에 통신가능하게 결합된 디스플레이 스크린, 및 마이크로프로세서에 통신가능하게 결합된 무선 송수신기를 포함한다.
수직 통합형 마이크로전자 디바이스를 제조하는 방법의 예에서, 본 방법은 기판 상에 배치된 제1 트랜지스터를 수용하는 단계, 하나 이상의 레벨간 유전체층이 개재하여 배치되도록 제1 트랜지스터 상에 제2 트랜지스터를 배치하는 단계, 및 제2 트랜지스터의 게이트 전극 또는 반도체 소스/드레인 영역을 가로지르고, 하나 이상의 레벨간 유전체층들 중 적어도 하나를 통해 연장되며, 제1 트랜지스터에 전기적으로 결합되는 제1 도전성 비아 랜드를 노출하는 제1 레벨간 비아를 에칭한 다음, 제1 레벨간 비아 내에 제1 레벨간 상호접속부를 퇴적시킴으로써 제1 및 제2 트랜지스터를 상호접속하는 단계를 포함할 수 있으며, 금속은 게이트 전극과 반도체 소스/드레인 영역 중 적어도 하나와 제1 비아 랜드 양측 모두와 접촉된다.
제조 방법의 추가적인 예에서, 반도체 소스/드레인 영역은 반도체 핀의 일부에 배치되고, 제1 레벨간 비아를 에칭하는 것은 적어도 하나의 핀 측벽을 노출시키는 것이고, 제1 레벨간 상호접속부를 퇴적하는 것은 적어도 핀 측벽 상에 소스/드레인 금속화를 퇴적하는 것을 더 포함하고, 제1 비아 랜드는 제1 트랜지스터의 게이트 전극 또는 반도체 소스/드레인 영역 중 적어도 하나를 접촉하는 상호접속 금속화의 일부이다.
제조 방법의 추가적인 예에서, 반도체 소스/드레인 영역은 반도체 핀 내에 배치되고, 제1 레벨간 비아를 에칭하는 것은 상부 및 2개의 대향하는 핀 측벽들을 노출시키고, 또한 제1 트랜지스터의 반도체 소스/드레인 영역과 접촉하는 레벨내 상호접속 금속화의 일부를 노출시키는 것이며, 제1 레벨간 상호접속부를 퇴적하는 것은 핀의 상부 위에, 2개의 핀 측벽들 상에, 및 레벨내 상호접속 금속화의 노출된 부분 상에 소스/드레인 확산 금속화를 퇴적하는 것을 더 포함한다.
제조 방법의 추가적인 예에서, 제1 레벨간 비아를 에칭하는 것은 게이트 전극 상부 및 게이트 전극 측벽을 노출시키는 것이고, 제1 레벨간 상호접속부를 퇴적하는 것은 게이트 전극 상부 및 측벽 상에 게이트 콘택 금속화를 퇴적하는 것을 더 포함하고, 제1 비아 랜드는 제1 트랜지스터의 게이트 전극 또는 반도체 소스/드레인 영역 중 적어도 하나와 접촉하는 상호접속 금속화의 일부이다.
제조 방법의 추가적인 예에서, 본 방법은 제1 트랜지스터와 제2 트랜지스터의 게이트 전극 또는 소스/드레인 양측 모두에 전기적으로 접속하기 위해 제1 레벨간 상호접속부의 상부 표면 상에 제2 레벨 비아 랜드를 형성하는 단계를 더 포함한다.
제조 방법의 추가적인 예에서, 반도체 소스/드레인 영역은 반도체 핀의 일부를 형성하고, 제1 레벨간 비아를 에칭하는 것은 소스/드레인 영역의 2개의 대향하는 측벽들을 노출시키는 것이고, 제1 레벨간 상호접속부를 퇴적하는 것은 적어도 2개의 대향하는 소스/드레인 측벽들 상에 소스/드레인 확산 금속화를 퇴적하는 것을 더 포함하고, 본 방법은 제2 트랜지스터의 게이트 전극의 적어도 하나의 측벽을 노출시키고, 하나 이상의 레벨간 유전체층들 중 적어도 하나를 통해 연장되며, 제1 트랜지스터 레벨에 있는 트랜지스터의 게이트 전극 또는 반도체 소스/드레인 영역 중 적어도 하나에 전기적으로 결합되는 제2 도전성 비아 랜드를 노출시키는 제2 레벨간 비아를 에칭하고 제2 레벨간 비아 내에 게이트 전극과 제2 비아 랜드 양측 모두와 접속되는 제2 레벨간 상호접속부를 퇴적시킴으로써 제1 트랜지스터 레벨에 있는 트랜지스터와 상기 제2 트랜지스터를 상호접속하는 단계를 더 포함한다.
제조 방법의 추가적인 예에서, 제1 레벨간 비아를 에칭하는 것은 게이트 유전체층을 통해 에칭하는 것을 더 포함하고, 제1 레벨간 상호접속부를 퇴적하는 것은 게이트 유전체의 잔류 부분 상에 게이트 전극 금속화를 퇴적하는 것을 더 포함한다.
제조 방법의 추가적인 예에서, 제1 레벨간 비아를 에칭하는 것은 하나 이상의 레벨간 유전체층들을 통한 에칭 후에 게이트 유전체층을 통해 에칭하는 것을 더 포함하고, 제1 레벨간 상호접속부를 퇴적하는 것은 게이트 유전체의 잔류 부분 상에 게이트 전극 금속화를 퇴적하는 것을 더 포함한다.
제조 방법의 추가적인 예에서, 제1 레벨간 비아를 에칭하는 것은 하나 이상의 레벨간 유전체층들을 통한 에칭 전에 게이트 유전체층을 통해 에칭하는 것을 더 포함하고, 제1 레벨간 상호접속부를 퇴적하는 것은 게이트 유전체의 잔류 부분 상에 게이트 전극 금속화를 퇴적하는 것을 더 포함한다.
제조 방법의 추가적인 예에서, 제1 레벨간 비아를 에칭하는 것은 반도체 보디의 상부 표면 상에 배치된 게이트 유전체층의 일부 상에 보호 마스크를 형성한 후에 게이트 유전체층을 통해 에칭하는 것을 더 포함하고, 제1 레벨간 상호접속부를 퇴적하는 것은 게이트 유전체의 잔류 부분 상에 게이트 전극 금속화를 퇴적하는 것을 더 포함한다.
본 발명이 상술한 이들 실시예들에 제한되는 것이 아니라 첨부한 청구항들의 범위로부터 벗어나지 않고 변형 및 변경으로 실시될 수 있다는 것이 인식될 것이다. 예를 들어, 상술한 실시예들은 특징들의 특정한 조합을 포함할 수 있다. 그러나, 상술한 실시예들은 이에 관련하여 제한되지 않고, 다양한 구현들에서, 상술한 실시예들은 이러한 특징들의 서브세트만을 착수하거나, 이러한 특징들의 상이한 순서를 착수하거나, 이러한 특징들의 상이한 조합을 착수하거나, 및/또는 명시적으로 열거된 이들 특징 이외의 추가의 특징들을 착수하는 것을 포함할 수 있다. 따라서, 본 발명의 범위는, 첨부된 청구항들을 참조하여, 이러한 청구항들에 부여된 것에 대한 등가물들의 전체 범위와 함께 결정되어야 한다.

Claims (25)

  1. 수직 통합형 마이크로전자 디바이스(vertically integrated microelectronic device)로서,
    기판 상에 배치된 제1 트랜지스터 레벨 내에 측면으로 연장되는 제1 반도체 보디를 포함하는 제1 트랜지스터;
    상기 기판 상에 배치된 제2 트랜지스터 레벨 내에 측면으로 연장되고 하나 이상의 레벨간 유전체층들에 의해 상기 제1 트랜지스터 레벨로부터 수직으로 분리된 제2 반도체 보디; 및
    상기 제2 반도체 보디의 한 쌍의 소스/드레인 영역들 사이의 채널 영역 상에 배치된 게이트 전극
    을 포함하는 제2 트랜지스터; 및
    상기 게이트 전극 또는 상기 소스/드레인 영역들 중 하나를 가로지르고, 상기 하나 이상의 레벨간 유전체층들 중 적어도 하나를 통해 연장되며, 상기 제1 트랜지스터의 단자와 전기적으로 결합되는 제1 레벨간 상호접속부
    를 포함하는, 수직 통합형 마이크로전자 디바이스.
  2. 제1항에 있어서,
    상기 제2 트랜지스터 레벨은 상기 제1 트랜지스터 레벨 상에 배치되고, 상기 하나 이상의 레벨간 유전체층들 상에 배치된 상기 제2 반도체 보디를 갖고;
    상기 제2 반도체 보디는 핀을 포함하고;
    상기 제1 레벨간 상호접속부는 상기 핀의 소스/드레인 영역의 적어도 하나의 측벽을 따라 배치되는, 수직 통합형 마이크로전자 디바이스.
  3. 제1항에 있어서,
    상기 제2 트랜지스터 레벨은 상기 제1 트랜지스터 레벨 상에 배치되고, 상기 하나 이상의 레벨간 유전체층들 상에 배치된 상기 제2 반도체 보디를 갖고;
    상기 제2 반도체 보디는 핀을 포함하고;
    상기 제1 레벨간 상호접속부는 상기 핀의 소스/드레인 영역의 적어도 2개의 대향하는 측벽을 따라 배치되고, 또한 상기 제1 반도체 보디의 소스/드레인 영역과 전기적으로 결합되는, 수직 통합형 마이크로전자 디바이스.
  4. 제1항에 있어서,
    상기 제2 트랜지스터 레벨은 상기 제1 트랜지스터 레벨 상에 배치되고, 상기 하나 이상의 레벨간 유전체층들 상에 배치된 상기 제2 반도체 보디를 갖고;
    상기 제1 레벨간 상호접속부는 상기 제2 트랜지스터 레벨 아래에 배치된 제1 개재 상호접속 금속화를 통해 단자와 전기적으로 결합되는, 수직 통합형 마이크로전자 디바이스.
  5. 제1항에 있어서,
    상기 제2 트랜지스터 레벨은 상기 제1 트랜지스터 레벨 상에 배치되고, 상기 하나 이상의 레벨간 유전체층들 상에 배치된 상기 제2 반도체 보디를 갖고;
    상기 제1 레벨간 상호접속부는 상기 게이트 전극의 적어도 하나의 측벽을 따라 배치되는, 수직 통합형 마이크로전자 디바이스.
  6. 제1항에 있어서,
    상기 제2 트랜지스터 레벨은 상기 제1 트랜지스터 레벨 상에 배치되고, 상기 하나 이상의 레벨간 유전체층들 상에 배치된 상기 제2 반도체 보디를 갖고;
    상기 제2 반도체 보디는 핀을 포함하고;
    상기 제1 레벨간 상호접속부는 상기 핀의 소스/드레인 영역의 적어도 하나의 측벽을 따라 배치되고;
    상기 디바이스는,
    상기 게이트 전극의 적어도 하나의 측벽을 따라 배치되고 상기 하나 이상의 레벨간 유전체층들 중 적어도 하나를 통해 연장되며 상기 제1 트랜지스터 레벨에 있는 트랜지스터와 전기적으로 상호접속되는 제2 레벨간 상호접속부를 더 포함하는, 수직 통합형 마이크로전자 디바이스.
  7. 제1항에 있어서,
    상기 제2 트랜지스터 레벨은 상기 제1 트랜지스터 레벨 상에 배치되고, 상기 하나 이상의 레벨간 유전체층들 상에 배치된 상기 제2 반도체 보디를 갖고;
    상기 제2 반도체 보디는 핀을 포함하고;
    상기 제1 레벨간 상호접속부는 상기 핀의 소스/드레인 영역의 적어도 2개의 대향하는 측벽을 따라 배치되고, 상기 제2 트랜지스터 레벨 아래에 배치된 제1 개재 상호접속 금속화를 통해 소스/드레인 단자와 전기적으로 결합되며;
    상기 디바이스는,
    상기 게이트 전극의 적어도 하나의 측벽을 따라 배치되고, 상기 하나 이상의 레벨간 유전체층들 중 적어도 하나를 통해 연장되며, 상기 제2 트랜지스터 레벨 아래에 배치된 제2 개재 상호접속 금속화를 통해 상기 제1 트랜지스터 레벨에 있는 트랜지스터와 전기적으로 상호접속되는 제2 레벨간 상호접속부를 더 포함하는, 수직 통합형 마이크로전자 디바이스.
  8. 제1항에 있어서,
    상기 제1 레벨간 상호접속부는 게이트 유전체에 의해서만 상기 제2 반도체 보디의 채널 영역의 측벽으로부터 분리되는, 수직 통합형 마이크로전자 디바이스.
  9. 제1항에 있어서,
    상기 제1 레벨간 상호접속부는 게이트 유전체에 의해서만 상기 제2 반도체 보디의 채널 영역의 측벽으로부터 분리되고, 상기 게이트 유전체는 또한 상기 제1 레벨간 상호접속부와 상기 하나 이상의 레벨간 유전체층들 중 적어도 하나 사이에 배치되는, 수직 통합형 마이크로전자 디바이스.
  10. 제1항에 있어서,
    상기 제1 레벨간 상호접속부는 게이트 유전체에 의해서만 상기 제2 반도체 보디의 채널 영역의 측벽으로부터 분리되고, 상기 제1 레벨간 상호접속부는 상기 하나 이상의 레벨간 유전체층들 중 적어도 하나와 직접적으로 접촉되는, 수직 통합형 마이크로전자 디바이스.
  11. 모놀리식 3차원(3D) SRAM 셀로서,
    기판 상의 제1 트랜지스터 레벨 상에 배치된 2개의 로드 트랜지스터들;
    레벨간 유전체층이 개재하여 배치되어 있는, 상기 제1 트랜지스터 레벨 위의 제2 트랜지스터 레벨 상에 배치된 2개의 드라이브 트랜지스터들 및 2개의 패스-게이트 트랜지스터들;
    각각이 상기 드라이브 트랜지스터들 중 하나의 드라이브 트랜지스터의 반도체 드레인 영역과 접촉하고 상기 레벨간 유전체층을 통해 연장되는 제1 쌍의 레벨간 상호접속부; 및
    각각이 상기 드라이브 트랜지스터들 중 하나의 드라이브 트랜지스터의 게이트 전극과 접촉하며 상기 레벨간 유전체층을 통해 연장되는 제2 쌍의 레벨간 상호접속부
    를 포함하는, 모놀리식 3D SRAM 셀.
  12. 제11항에 있어서,
    상기 로드 및 드라이브 트랜지스터들은 상기 기판의 제2 영역들 상에 배치된 반도체 드레인 영역들에 인접한 기판의 제1 영역들 상에 배치된 반도체 채널 영역들을 갖는 측면 배향된 핀들을 포함하고;
    상기 제1 및 제2 쌍들의 레벨간 상호접속부는 상기 로드 트랜지스터들의 단자들에 전기적으로 결합되고, 상기 레벨간 유전체층을 통해 수직으로 연장되며, 상기 측면 배향된 핀들에 실질적으로 직교하는, 모놀리식 3D SRAM 셀.
  13. 제11항에 있어서,
    상기 레벨간 상호접속부들의 상기 제1 쌍 중 하나와 상기 제2 쌍 중 하나는 상기 2개의 로드 트랜지스터들 중 첫번째 로드 트랜지스터의 드레인 단자와 상기 2개의 로드 트랜지스터들 중 두번째 로드 트랜지스터의 게이트 전극에 전기적으로 결합되고;
    상기 레벨간 상호접속부들의 상기 제1 쌍 중 다른 하나와 상기 제2 쌍 중 다른 하나는 상기 2개의 로드 트랜지스터들 중 두번째 로드 트랜지스터의 드레인 단자와 상기 2개의 로드 트랜지스터들 중 첫번째 로드 트랜지스터의 게이트 전극에 전기적으로 결합되고;
    상기 레벨간 상호접속부들의 제1 쌍은 각각 상기 드레인 영역의 적어도 2개의 대향하는 측벽들을 따라 배치되고, 또한 상기 제2 트랜지스터 레벨 아래에 배치된 분리된 개재 상호접속 금속화와 접촉되며;
    상기 레벨간 상호접속부들의 제2 쌍은 각각 상기 게이트 전극의 적어도 하나의 측벽 또는 상기 드라이브 트랜지스터들 중 하나의 드라이브 트랜지스터의 반도체 채널 영역의 적어도 하나의 측벽을 따라 배치되며, 상기 분리된 개재 상호접속 금속화들 중 하나와 접촉되는, 모놀리식 3D SRAM 셀.
  14. 마이크로프로세서로서,
    SRAM 캐시 메모리
    를 포함하고,
    상기 SRAM 캐시 메모리는 제11항의 3D SRAM 셀을 더 포함하는, 마이크로프로세서.
  15. 모바일 컴퓨팅 플랫폼으로서,
    제14항의 마이크로프로세서;
    상기 마이크로프로세서에 통신가능하게 결합된 디스플레이 스크린; 및
    상기 마이크로프로세서에 통신가능하게 결합된 무선 송수신기
    를 포함하는, 모바일 컴퓨팅 플랫폼.
  16. 수직 통합형 마이크로전자 디바이스를 제조하는 방법으로서,
    기판 상에 배치된 제1 트랜지스터를 수용하는 단계;
    하나 이상의 레벨간 유전체층이 개재하여 배치되도록 상기 제1 트랜지스터 상에 제2 트랜지스터를 배치하는 단계; 및
    상기 제2 트랜지스터의 게이트 전극 및 반도체 소스/드레인 영역 중 적어도 하나를 가로지르고;
    상기 하나 이상의 레벨간 유전체층들 중 적어도 하나를 통해 연장되며;
    상기 제1 트랜지스터에 전기적으로 결합되는 제1 도전성 비아 랜드를 노출하는 제1 레벨간 비아를 에칭하고;
    상기 제1 레벨간 비아 내에 제1 레벨간 상호접속부 -상기 제1 레벨간 상호접속부의 금속은 상기 게이트 전극과 상기 반도체 소스/드레인 영역 중 적어도 하나와 상기 제1 비아 랜드 양측 모두와 접촉됨- 를 퇴적시킴으로써 상기 제1 및 제2 트랜지스터를 상호접속하는 단계
    를 포함하는, 방법.
  17. 제16항에 있어서,
    상기 반도체 소스/드레인 영역은 반도체 핀의 일부에 배치되고;
    상기 제1 레벨간 비아를 에칭하는 것은 적어도 하나의 핀 측벽을 노출시키고;
    상기 제1 레벨간 상호접속부를 퇴적하는 것은 적어도 상기 핀 측벽 상에 소스/드레인 금속화를 퇴적하는 것을 더 포함하고;
    상기 제1 비아 랜드는 상기 제1 트랜지스터의 게이트 전극 또는 반도체 소스/드레인 영역 중 적어도 하나를 접촉하는 상호접속 금속화의 일부인, 방법.
  18. 제16항에 있어서,
    상기 반도체 소스/드레인 영역은 반도체 핀 내에 배치되고;
    상기 제1 레벨간 비아를 에칭하는 것은 상부 및 2개의 대향하는 핀 측벽들을 노출시키고 또한 상기 제1 트랜지스터의 반도체 소스/드레인 영역과 접촉하는 레벨내 상호접속 금속화의 일부를 노출시키고;
    상기 제1 레벨간 상호접속부를 퇴적하는 것은 상기 핀의 상부 위에, 상기 2개의 핀 측벽들 상에, 및 상기 레벨내 상호접속 금속화의 노출된 부분 상에 소스/드레인 확산 금속화를 퇴적하는 것을 더 포함하는, 방법.
  19. 제16항에 있어서,
    상기 제1 레벨간 비아를 에칭하는 것은 게이트 전극 상부 및 게이트 전극 측벽을 노출시키고;
    상기 제1 레벨간 상호접속부를 퇴적하는 것은 상기 게이트 전극 상부 및 측벽 상에 게이트 콘택 금속화를 퇴적하는 것을 더 포함하고;
    상기 제1 비아 랜드는 상기 제1 트랜지스터의 게이트 전극 또는 반도체 소스/드레인 영역 중 적어도 하나와 접촉하는 상호접속 금속화의 일부인, 방법.
  20. 제16항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터의 게이트 전극 또는 소스/드레인 양측 모두에 전기적으로 접속하기 위해 상기 제1 레벨간 상호접속부의 상부 표면 상에 제2 레벨 비아 랜드를 형성하는 단계를 더 포함하는, 방법.
  21. 제16항에 있어서,
    상기 반도체 소스/드레인 영역은 반도체 핀의 일부를 형성하고;
    상기 제1 레벨간 비아를 에칭하는 것은 상기 소스/드레인 영역의 2개의 대향하는 측벽들을 노출시키고;
    상기 제1 레벨간 상호접속부를 퇴적하는 것은 적어도 상기 2개의 대향하는 소스/드레인 측벽들 상에 소스/드레인 확산 금속화를 퇴적하는 것을 더 포함하고;
    상기 방법은,
    상기 제2 트랜지스터의 게이트 전극의 적어도 하나의 측벽을 노출시키고;
    상기 하나 이상의 레벨간 유전체층들 중 적어도 하나를 통해 연장되며;
    상기 제1 트랜지스터 레벨에 있는 트랜지스터의 게이트 전극 또는 반도체 소스/드레인 영역 중 적어도 하나에 전기적으로 결합되는 제2 도전성 비아 랜드를 노출시키도록 제2 레벨간 비아를 에칭하고, 상기 제2 레벨간 비아 내에 제2 레벨간 상호접속부 -상기 제2 레벨간 상호접속부는 상기 게이트 전극과 상기 제2 비아 랜드 양측 모두와 접촉됨- 를 퇴적시킴으로써 상기 제1 트랜지스터 레벨에 있는 트랜지스터와 상기 제2 트랜지스터를 상호접속하는 단계
    를 더 포함하는, 방법.
  22. 제16항에 있어서,
    상기 제1 레벨간 비아를 에칭하는 것은 게이트 유전체층을 통해 에칭하는 것을 더 포함하고;
    상기 제1 레벨간 상호접속부를 퇴적하는 것은 상기 게이트 유전체의 잔류 부분 상에 게이트 전극 금속화를 퇴적하는 것을 더 포함하는, 방법.
  23. 제16항에 있어서,
    상기 제1 레벨간 비아를 에칭하는 것은 상기 하나 이상의 레벨간 유전체층들을 통한 에칭 후에 게이트 유전체층을 통해 에칭하는 것을 더 포함하고;
    상기 제1 레벨간 상호접속부를 퇴적하는 것은 상기 게이트 유전체의 잔류 부분 상에 게이트 전극 금속화를 퇴적하는 것을 더 포함하는, 방법.
  24. 제16항에 있어서,
    상기 제1 레벨간 비아를 에칭하는 것은 상기 하나 이상의 레벨간 유전체층들을 통한 에칭 전에 게이트 유전체층을 통해 에칭하는 것을 더 포함하고;
    상기 제1 레벨간 상호접속부를 퇴적하는 것은 상기 게이트 유전체의 잔류 부분 상에 게이트 전극 금속화를 퇴적하는 것을 더 포함하는, 방법.
  25. 제16항에 있어서,
    상기 제1 레벨간 비아를 에칭하는 것은 반도체 보디의 상부 표면 상에 배치된 상기 게이트 유전체층의 일부 상에 보호 마스크를 형성한 후에 게이트 유전체층을 통해 에칭하는 것을 더 포함하고;
    상기 제1 레벨간 상호접속부를 퇴적하는 것은 상기 게이트 유전체의 잔류 부분 상에 게이트 전극 금속화를 퇴적하는 것을 더 포함하는, 방법.
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