JP4839904B2

JP4839904B2 - 半導体装置、集積回路、及び電子機器

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Publication number: JP4839904B2
Application number: JP2006072688A
Authority: JP
Inventors: 克己森; 浩行島田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-03-16
Filing date: 2006-03-16
Publication date: 2011-12-21
Anticipated expiration: 2026-03-16
Also published as: JP2007250863A

Description

本発明は、半導体装置、集積回路、及び電子機器に関するものである。

近年、薄膜トランジスタ（Thin Film Transistor;TFT）の高速化を目的として、大きな結晶粒を有する半導体膜を形成することで、ＴＦＴのチャネル領域に結晶粒界が入り込まないようにする技術が検討されている。例えば特許文献１には、基板上に微細孔を形成し、この微細孔を結晶成長の起点として半導体膜の結晶化を行うことで、大粒径のシリコン結晶粒を形成する技術が開示されている。さらに特許文献２では、かかる半導体膜の不純物注入領域（例えばソース／ドレイン領域）についても略単結晶粒により形成し、不純物活性化を円滑に行えるようにして半導体装置の高速化を図っている。
特開平１１−８７２４３号公報特開２００５−２９４６２８号公報

上記各特許文献に記載の技術によれば、ＴＦＴ自体の高速化を実現することができる。しかし集積回路における各種デバイスの複合化や高集積化を実現しようとすれば、それに伴って配線幅が狭小化するため、相対的な配線長が大きくなり、結果としてトランジスタ間の伝播遅延が増大する。かかる問題に対処するには、配線材料の低抵抗化や層間絶縁膜の低誘電率化では限界があるため、配線長を抜本的に短くできるデバイスの３次元配置を検討する必要がある。そして、デバイスの３次元配置に際しては、積層されたデバイス層間の電気的接続をも考慮したデバイス配置が重要であり、また当該電気的接続が工程の複雑化を招くのであればデバイスの３次元配置の効果を減殺することとなる。
従って本発明の目的は、複数のデバイス層を積層配置してなる半導体装置におけるデバイス層間の接続構造をチップ面積の増大や製造工程の複雑化を招くことなく実現し、好ましくは前記層間接続の信頼性の向上も実現した半導体装置、及びその製造方法を提供することにある。

本発明は、上記課題を解決するために、基板上に第１のデバイス層と第２のデバイス層とを順に積層してなり、前記第２のデバイス層は、表面に複数の微細孔を有する起点部層と、前記起点部層を起点として形成された略単結晶粒を含む半導体膜を用いて形成されたデバイスを有するデバイス形成層と、を備えており、前記第２のデバイス層のデバイスを構成する結晶化半導体膜の側端面に、絶縁材料からなる側壁部材が設けられ、前記第１のデバイス層の少なくとも一部と前記第２のデバイス層とを貫通する貫通孔内に設けられたコンタクト部により前記第１のデバイス層に属するデバイスと前記第２のデバイス層に属するデバイスとが電気的に接続されており、前記コンタクト部は、前記第２のデバイス層のうち、複数の前記結晶化半導体膜の間の領域に設けられていることを特徴とする。
本発明の半導体装置は、第１のデバイス層上に積層された前記第２のデバイス層について、微細孔を起点として成長させた略単結晶粒の集合からなる半導体膜を所望形状に加工して薄膜デバイスを形成し、かかる薄膜デバイスについて単結晶半導体基板を用いたのと同様のデバイス特性を得られるようにしたものである。本明細書で結晶化半導体膜というときは、上記略単結晶粒の集合からなる半導体膜をパターニングしたものを指す。
上記構成によれば、前記貫通孔の形成位置を前記第２のデバイス層に属する結晶化半導体膜の間に配しているので、前記貫通孔を形成する際に前記結晶化半導体膜の側壁部材を貫通孔の位置規制手段として機能させることができる。これにより、貫通孔の形成位置が設計よりずれた場合にも、前記位置規制機能により所望位置に貫通孔を開口させることができる。従って、本構成によれば貫通孔を安定に形成することができ、コンタクト部によるデバイス間の導通接続に不良が生じるのを防止することができる。

前記第１のデバイス層は、半導体基板上に形成されたデバイスと、当該デバイスを覆って形成された層間絶縁膜とを備えている構成とすることができる。すなわち、第１のデバイス層については、シリコン基板上に通常の半導体プロセスを用いて形成されるデバイスを具備したものとすることができる。

前記第１のデバイス層は、表面に複数の微細孔を有する起点部層と、前記起点部層を起点として形成された略単結晶粒を含む半導体膜を用いて形成されたデバイスを有するデバイス形成層と、を備えている構成とすることができる。すなわち、第１のデバイス層についても、半導体膜を用いた薄膜デバイスを具備した構成とすることができる。この構成によれば、例えばガラス基板上に半導体素子を形成してなる電気光学装置における半導体素子の高集積化、高性能化、信頼性向上を図ることができる。

前記側壁部材は、シリコン窒化物を用いて形成されていることが好ましい。このような構成とすれば、通常シリコン酸化物を用いて形成されるデバイス層の絶縁膜に対する選択比を大きくすることができるので、貫通孔を開口させる際の側壁部材による貫通孔の位置規制機能をより高めることができる。

本発明の集積回路は、先に記載の半導体装置を備えたことを特徴とする集積回路であり、本発明の電子機器は、先に記載の半導体装置を備えたことを特徴とする電子機器である。
本発明の半導体装置は、３次元構造の半導体デバイスを具備した高集積化が容易な半導体装置であり、またデバイス接続構造の信頼性に優れたものであるため、半導体装置を集積して構成されるあらゆる集積回路、液晶表示装置及び有機ＥＬ表示装置等の電気光学装置、その他一般的電子機器、例えば、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型プロジェクタ、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型テレビ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなどに活用することができる。

［半導体装置］
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明の一実施形態である半導体装置の概略構成を示す部分断面図である。なお、本発明に係る「半導体装置」は、後述する略単結晶粒を有する半導体膜を用いて形成される装置一般をいい、本発明において「デバイス」と総称しているトランジスタ、ダイオード、抵抗、インダクタ、キャパシタ、その他能動素子又は受動素子を含むものである。

図１に示す半導体装置１００は、シリコン基板１０５とシリコン基板１０５上に形成された半導体素子（デバイス）を含む第１のデバイス層１０１と、第１のデバイス層１０１上に積層された第２のデバイス層１０２とを備えている。なお、図１は本実施形態の半導体装置１００におけるデバイス層１０１，１０２間のデバイス接続構造を説明するための図であり、各デバイス層１０１，１０２に形成されたトランジスタ等については、デバイス層１０１，１０２に形成し得るデバイスを例示するものであって、特定構造のデバイスを構成するものではない。

第１のデバイス層１０１は、シリコン基板１０５上に形成されたＭＯＳトランジスタＱ１１及び素子分離領域１１４と、ＭＯＳトランジスタＱ１１を覆う層間絶縁膜１０６と、層間絶縁膜１０６上に形成された接続配線１２１〜１２３を含んで構成されている。ＭＯＳトランジスタＱ１１は、シリコン基板１０５に形成されたソース／ドレイン領域１１２ａ、１１２ｂを備えるものであり、ソース／ドレイン領域１１２ａ、１１２ｂ間のシリコン基板１０５上にゲート絶縁膜１１３が形成され、ゲート絶縁膜１１３上にゲート電極１１６が形成されている。ゲート電極１１６の図示両側の端面には、それぞれサイドウォール（側壁部材）１１８が形成されている。ゲート電極１１６近傍のシリコン基板１０５には、前記ソース／ドレイン領域１１２ａ、１１２ｂの低濃度不純物注入領域が形成されており、トランジスタＱ１１は、いわゆるＬＤＤ（Lightly Doped Drain）構造を有するものとなっている。素子分離領域１１４は、シリコン基板１０５表面に形成された溝部からなり、当該溝部をもってトランジスタＱ１１は他のデバイスから電気的に分離されている。

トランジスタＱ１１を覆って層間絶縁膜１０６が形成されており、層間絶縁膜１０６上にアルミニウム等からなる接続配線１２１〜１２３が形成されている。層間絶縁膜１０６を貫通してそれぞれトランジスタＱ１１のゲート電極１１６、ソース／ドレイン領域１１２ｂに達する２本のコンタクトホールが形成されており、前記コンタクトホール内には、タングステン等の金属材料を埋め込んでなるコンタクト部（プラグ）Ｃ１、Ｃ２が形成されている。そして、コンタクト部Ｃ１を介してゲート電極１１６と接続配線１２２とが電気的に接続され、コンタクト部Ｃ２を介してソース／ドレイン領域１１２ｂと接続配線１２３とが電気的に接続されている。

第２のデバイス層１０２は、上記第１のデバイス層１０１の接続配線１２１〜１２３及び層間絶縁膜１０６を覆って形成された絶縁膜からなる起点部層２１１と、該起点部層２１１上に形成されたデバイス形成層２１２とを備えている。起点部層２１１は、絶縁膜としてのシリコン酸化物膜上に微細孔Ｇ１を形成した構成である。微細孔Ｇ１は、起点部層２１１上に形成した非晶質シリコン膜を溶融結晶化して結晶化半導体膜を形成する際に、１つの結晶核を種とした結晶成長を優先的に進行させる作用を奏するものであり、「グレインフィルタ」とも称されるものである。また実際には、微細孔Ｇ１は起点部層２１１の表面に複数配列形成され、かかる複数の微細孔を起点として起点部層２１１上に平面形状の結晶化半導体膜を形成するものとなっている。そして、デバイス形成層２１２では、前記平面形状の結晶化半導体膜をパターニングして用いることで各種デバイスが構成されるようになっている。また、結晶化半導体膜２０１，２０２には、シリコン窒化物（ＳｉＮ等）を用いたサイドウォール２０１ｓ、２０２ｓがそれぞれ形成されている。

起点部層２１１上のデバイス形成層２１２には、結晶化半導体膜２０１を用いたデバイスである薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）Ｑ１２が形成されている。結晶化半導体膜２０１の図示右側に位置する結晶化半導体膜２０２は、詳細を図示しない他のデバイスに用いられている。薄膜トランジスタＱ１２、及び結晶化半導体膜２０２を覆って層間絶縁膜１０７が形成されている。層間絶縁膜１０７上にはアルミニウム等からなる接続配線１２４，１２５が形成されている。層間絶縁膜１０７を貫通する複数のコンタクトホールが形成されており、これらのコンタクトホール内にタングステン等を配置してなるコンタクト部Ｃ３及びＣ４が形成されている。コンタクト部Ｃ３を介して接続配線１２５と薄膜トランジスタＱ１２のゲート電極１１６とが電気的に接続され、コンタクト部Ｃ４を介して接続配線１２４と薄膜トランジスタＱ１２のソース／ドレイン領域とが電気的に接続されている。

そして、本実施形態の半導体装置１００では、第２のデバイス層１０２に形成されたデバイスであるトランジスタＱ１２と、第１のデバイス層１０１に形成されたデバイスであるトランジスタＱ１１とを電気的に接続するコンタクト部Ｃ５が設けられている。コンタクト部Ｃ５は、図１に示すように、上層側から層間絶縁膜１０７と起点部層２１１と層間絶縁膜１０６を貫通してトランジスタＱ１１のソース／ドレイン領域１１２ａに達するコンタクトホール内にタングステン等の金属材料を埋め込んで形成されている。また、前記コンタクトホールは、デバイス形成層２１２における結晶化半導体膜２０１，２０２の非形成領域（結晶化半導体膜２０１，２０２の間の領域）に設けられている。

ここで、結晶化半導体膜２０１，２０２にはサイドウォール２０１ｓ、２０２ｓが形成されているので、前記コンタクトホールは、デバイス形成層２１２のサイドウォール２０１ｓ、２０２ｓに囲まれた領域内に形成されている。そして、サイドウォール２０１ｓ、２０２ｓは層間絶縁膜を１０６、起点部層２１１を構成するシリコン酸化物に対するエッチング選択比の高いシリコン窒化物を用いて形成されているので、製造時にコンタクトホールの形成位置が多少ずれて結晶化半導体膜２０１，２０２に接近しても、前記サイドウォール２０１ｓ、２０２ｓによってコンタクトホールの位置ずれが抑制され、所望の位置に安定にコンタクトホールを形成することができる。従って本実施形態によれば、デバイス層１０１，１０２間のデバイス接続構造を安定にかつ高い信頼性をもって形成することができる。

また、上記サイドウォールによるコンタクトホールの位置規制作用を積極的に利用して、結晶化半導体膜２０１、２０２に近い位置にコンタクトホールを形成することもできる。このような構成とすることで、コンタクト部Ｃ５の接続信頼性を確保しつつ、コンタクトホールの形成領域を狭小化することができるので、デバイス形成層２１２におけるデバイス集積度を向上させることができる。

なお、本実施形態では、３層の絶縁膜（層間絶縁膜１０６，１０７及び起点部層２１１）を貫通するコンタクトホールを形成する場合について図示して説明したが、下層側の第１のデバイス層１０１の層間絶縁膜１０６上には配線層が形成されているため、かかる配線層の接続配線を経由してトランジスタＱ１１、Ｑ１２を電気的に接続してもよい。このような構成とすれば、コンタクトホールを浅くすることができるので、コンタクトホールを小径化することができ、半導体装置の集積度向上を図ることができる。
また、本実施形態では、サイドウォール２０１ｓ、２０２ｓをシリコン窒化物を用いて形成した場合について説明したが、サイドウォール２０１ｓ、２０２ｓの構成材料は、層間絶縁膜１０７の構成材料に対してエッチング選択比を大きくとれる絶縁材料であれば特に限定されない。また、層間絶縁膜１０７の構成材料に応じて適宜変更することもできる。

薄膜トランジスタＱ１２を構成する結晶化半導体膜２０１、及びこれに隣接する結晶化半導体膜２０２は、起点部層２１１に形成された微細孔Ｇ１を起点として結晶成長させた略単結晶粒を含む半導体膜をパターニングしてなる半導体膜であり、具体的には、微細孔Ｇ１を含む起点部層２１１上に非晶質シリコン膜を形成し、かかる非晶質シリコン膜に対してレーザ光を照射して非晶質シリコン膜を溶融結晶化させることにより形成することができる。このようにして形成した半導体膜は、微細孔Ｇ１を略中心として成長した略単結晶粒の集合体となり、Σ３、Σ９、Σ２７といった規則粒界を含むが不規則粒界を含まない半導体膜となる。一般に、不規則粒界は多くの不対電子を含むため、そこに形成する素子の特性の低下や特性のばらつきの大きな要因となるが、上記略単結晶粒は不対電子を含まないため、当該略単結晶粒に素子を形成することで優れた特性を有する素子を実現可能になる。

以上詳細に説明したように、本実施形態の半導体装置１００は、シリコン基板１０５上に形成された第１のデバイス層１０１上に、略単結晶粒を含む半導体膜を用いて形成されたデバイスを備える第２のデバイス層１０２を積層した３次元構造の半導体装置であり、さらに上記第２のデバイス層１０２の結晶化半導体膜２０１，２０２の側壁部にサイドウォール２０１ｓ、２０２ｓが形成されたものとなっている。そして、第１のデバイス層１０１のトランジスタＱ１１と第２のデバイス層１０２のトランジスタＱ１２との接続構造において、第２のデバイス層１０２から第１のデバイス層１０１に至るコンタクトホールを、第２のデバイス層１０２の結晶化半導体膜２０１，２０２の間に形成しているので、これらの結晶化半導体膜２０１，２０２のサイドウォール２０１ｓ、２０２ｓによってコンタクトホールの形成位置が規制され、正確な位置に安定にコンタクトホールを形成可能な構造となっている。従って本実施形態の半導体装置によれば、デバイスを３次元配置することによる高集積化を実現しつつ、デバイス層間の接続構造について優れた信頼性を得られ、また当該接続構造を安定に形成できることによるさらなる高集積化を実現できるものとなっている。

本実施形態では、シリコン基板１０５を用いて形成した第１のデバイス層１０１上に、微細孔Ｇ１を起点として成長させた略単結晶粒を含む半導体膜を用いてなる第２のデバイス層１０２を積層した構成におけるデバイス層間の接続構造について説明したが、第２のデバイス層１０２上にさらに結晶化半導体膜を具備した第３のデバイス層が形成されている場合にも、第２のデバイス層と第３のデバイス層との接続構造、あるいは第１のデバイス層と第３のデバイス層との接続構造に本発明を適用できるのは勿論である。また、第３のデバイス層上にさらに他のデバイス層が形成されている場合も同様である。

また、シリコン基板１０５上に第１のデバイス層１０１を形成した構成に代えて、第１のデバイス層として第２のデバイス層１０２と同様の結晶化半導体膜を用いた構成も採用することができる。このような構成の具体例としては、ガラス基板上に半導体素子を設けてなる電気光学装置等を挙げることができる。

［半導体装置の製造方法］
次に、本発明の半導体装置の製造方法について、図２から図４を参照して説明する。
本発明に係る半導体装置の製造方法は、シリコン基板１０５上に形成された第１のデバイス層１０１上に、第２のデバイス層１０２を積層形成するとともに、前記第１のデバイス層１０１に形成されたデバイスと前記第２のデバイス層１０２に形成されたデバイスとの接続構造を形成するものである。
なお、第１のデバイス層１０１の形成工程については、通常の半導体プロセスを用いたＭＯＳトランジスタの形成工程に準ずるものであるから、以下では、第１のデバイス層１０１の形成工程については説明を省略する。

（微細孔形成工程）
まず、通常の半導体プロセスを用いて、図１に示したように、シリコン基板１０５上にトランジスタＱ１１等の各種デバイスを形成し、当該デバイスを覆う層間絶縁膜１０６を形成する。その後、層間絶縁膜１０６にコンタクトホールを貫通させ、かかるコンタクトホール内にタングステン等からなるコンタクト部Ｃ１、Ｃ２を形成する。さらに、層間絶縁膜１０６上にアルミニウム等からなる接続配線１２１〜１２３をパターン形成することで、第１のデバイス層１０１をシリコン基板１０５上に形成することができる。

次に、第１のデバイス層１０１上に絶縁膜としてのシリコン酸化物膜（起点部層２１１）を形成する。第１のデバイス層１０１上へのシリコン酸化物膜の形成方法としては、プラズマ化学気相堆積法（ＰＥＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、あるいはスパッタリング法などの物理気相堆積法が挙げられる。例えば、ＰＥＣＶＤ法により厚さ数１００ｎｍのシリコン酸化物膜を形成できる。

次に、図２（Ａ）に示すように、第１のデバイス層１０１上のシリコン酸化物膜の所定位置に微細孔Ｇ１を形成して、起点部層２１１を得る。例えば、フォトリソグラフィ工程及びエッチング工程を行うことにより、シリコン酸化物膜の面内の所定位置に、断面が円形の微細孔Ｇ１を開口できる。エッチング方法としては、例えばＣＨＦ_３ガスのプラズマを用いた反応性イオンエッチングなどが挙げられる。

ここで、微細孔Ｇ１は、後述する溶融結晶化工程において、１つの結晶核を種とした結晶成長を優先的に進行させる役割を担う「グレインフィルタ」である。微細孔Ｇ１は例えば円筒状に形成することが好適であるが、円筒状以外の形状（例えば、円錐状、角柱状、角錐状など）としてもよい。また、比較的径の大きい孔（例えば５００ｎｍ程度）を形成した後に基板全面に新たな絶縁膜（本例では酸化シリコン膜）を堆積して上記孔の径を狭めることによって微細孔Ｇ１の開口径を調整してもよい。

（成膜工程）
次に、図２（Ｂ）に示すように、微細孔Ｇ１内及び起点部層２１１上に非晶質シリコン膜（非単結晶シリコン膜）２００ａを形成する。非晶質シリコン膜２００ａは、ＰＥＣＶＤ法、ＬＰＣＶＤ法、常圧化学気相堆積法（ＡＰＣＶＤ法）、スパッタリング法などによって形成することができる。なお、本工程では、非単結晶半導体膜として、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。本工程では、溶融結晶化により得られる略結晶粒の大粒径化を図るべく比較的に厚く成膜することが望ましく、具体的には、非晶質シリコン膜２００ａを１５０ｎｍ以上の膜厚に形成すると好適である。

（溶融結晶化工程）
次に、図２（Ｃ）に示すように、非晶質シリコン膜２００ａに対してレーザを照射することにより非晶質シリコン膜２００ａの溶融結晶化を行う。例えば、ＸｅＣｌパルスエキシマレーザ（波長３０８ｎｍ、パルス幅３０ｎｓｅｃ）を用い、エネルギー密度：０．４〜１．５Ｊ／ｃｍ^２でレーザ照射を行うことが好適である。なお、エキシマレーザに代えて、固体レーザ、ガスレーザなどを用いてもよい。この工程により、後述するように、略単結晶状態の結晶性シリコン膜（単結晶シリコン膜）２００が形成される。

ここで、照射されたＸｅＣｌパルスエキシマレーザは非晶質シリコン膜２００ａの表面近傍でほとんどが吸収される。これはＸｅＣｌパルスエキシマレーザの波長（３０８ｎｍ）における非晶質シリコン及び結晶性シリコンの吸収係数がそれぞれ０．１３９ｎｍ^−１、０．１４９ｎｍ^−１と大きいためである。また、起点部層２１１を構成するシリコン酸化物膜は、上記レーザに対して略透明であってこのレーザのエネルギーをほとんど吸収しないため、レーザ照射によって溶融しない。これにより、微細孔Ｇ１以外の領域にある非晶質シリコン膜２００ａは、膜厚方向全域に渡ってほぼ完全に溶融した状態となる。また、微細孔Ｇ１内にある非晶質シリコン膜２００ａは上側が溶融し、かつ微細孔Ｇ１の底部では溶融しない状態（部分溶融状態）となる。

レーザ照射後のシリコンの凝固は、微細孔Ｇ１の内部から先に進行し、その後非晶質シリコン膜２００ａの略完全溶融状態となっている部分（表面側の部分）に至る。このとき、微細孔Ｇ１の底部近傍ではいくつかの結晶粒が発生するが、微細孔Ｇ１の断面寸法（本実施形態では、円の直径）を１個の結晶粒と同程度か少し小さい程度にしておくことにより、微細孔Ｇ１の上部（開口端）には１個の結晶粒のみが到達するようになる。これにより、非晶質シリコン膜２００ａの略完全溶融状態の部分では微細孔Ｇ１の上部に到達した１個の結晶粒を核として結晶成長が進行するようになり、図２（Ｄ）に示すように、微細孔Ｇ１を略中心とした領域に略単結晶状態の結晶性シリコン膜２００ｂが形成される。なお、このとき結晶化の影響により、図示のように前記結晶性シリコン膜２００ｂの表面における平坦性が低くなる場合がある。

本実施形態において「略単結晶」とは、結晶粒が単一である場合のみならずこれに近い状態、すなわち、複数の結晶が組み合わせられていてもその数が少なく、半導体薄膜の性質の観点からほぼ単結晶により形成された半導体薄膜と同等の性質を備えている場合も含む。結晶性シリコン膜２００ｂは、内部に欠陥が少なく、半導体膜の電気特性の点で、エネルギバンドにおける禁制帯中央部付近の捕獲準位密度が少なくなる効果が得られる。また、結晶粒界がほぼ無いと見なせるために、電子や正孔といったキャリアが流れる際の障壁を大きく減少できる効果が得られる。この結晶性シリコン膜２００ｂを、後述するようにして、薄膜トランジスタ（デバイス）の能動層（ソース／ドレイン領域やチャネル領域）に用いると、オフ電流値が小さく移動度の大きな優良な薄膜トランジスタとなる。

（平坦化工程）
前記略単結晶状態の結晶性シリコン膜２００ｂの表面における平坦性が低くなっている場合には、前記結晶性シリコン膜２００ｂの表面をＣＭＰ（化学的機械的研磨）によって平坦化する。以下、結晶性シリコン膜２００ｂの表面をＣＭＰ（化学的機械的研磨）によって平坦化する工程を説明する。
結晶性シリコン膜２００ｂの表面粗度が大きくなるのは、特に前記微細孔Ｇ１を近接させて配置した場合である。すなわち、結晶性シリコン膜２００ｂの面内で各微細孔Ｇ１のそれぞれを中心として成長した結晶粒がぶつかり合うので、結晶粒同士の境界（粒界）が隆起し、結晶性シリコン膜２００ｂの表面に凹凸が生じるのである。

図２（Ｄ）に示す平坦化工程では、結晶性シリコン膜２００ｂの表面の平滑化を図るとともに、基板側近傍のリーク電流を低減する、すなわちパンチスルー現象を避けるため、当該結晶性シリコン膜２００ｂの膜厚を減少させる処理も併せて行う。この場合、結晶性シリコン膜２００ｂの膜厚が５０ｎｍ以下となるまで研磨を行うことが好ましい。

ここで、前記ＣＭＰを行う好適な条件の一例を説明する。例えば、軟質ポリウレタン製のパッドと、アンモニア系又はアミン系等のアルカリ溶液にシリカ粒子等の研磨材を分散させた研磨液とを組み合わせて用いる。前記研磨液は水素イオン濃度がＰＨ９．０以下のアルカリ溶液であり、かかる研磨液を用いたＣＭＰにより、前記結晶性シリコン膜２００ｂの表面粗さを１ｎｍ以下とすることができる。これにより、図２（Ｅ）に示すように、表面粗さが１ｎｍ以下の表面平坦性に優れ、かつ薄膜化による素子の微細化も達成し得る高品質な結晶性シリコン膜である結晶化半導体膜２００が得られる。

（素子形成工程）
次に、薄膜トランジスタ（デバイス）を例にして、上述した製造方法により製造される結晶化半導体膜２００を用いたデバイス（薄膜トランジスタＱ１２）の形成工程について説明する。

図３及び図４は、素子形成工程について説明する図である。
まず、図３（Ａ）に示すように、結晶化半導体膜２００をパターニングして、薄膜トランジスタの形成に不要となる部分を除去して整形することで、結晶化半導体膜２０１を形成する。このとき、隣接して形成した複数の略単結晶粒を含むようにパターニングを行ってもよい。

次に、図３（Ｂ）に示すように、熱酸化処理により結晶化半導体膜２０１の表面にゲート絶縁膜１１３を形成する。高密度プラズマによる直接酸化法を用いてもよい。あるいは、電子サイクロトロン共鳴ＰＥＣＶＤ法（ＥＣＲ−ＣＶＤ法）やＰＥＣＶＤ法を用いて形成することもできる。

次に、図３（Ｃ）に示すように、タンタルまたはアルミニウムの金属薄膜をスパッタリング法により形成した後、パターニングすることによって、ゲート電極１１６を形成する。次に、このゲート電極１１６をマスクとしてドナーまたはアクセプターとなる不純物イオンを打ち込み、ソース／ドレイン領域２００Ｂ、２００Ｃとチャネル領域２００Ａをゲート電極２００Ｄに対して自己整合的に作製する。ＮＭＯＳトランジスタを作製する場合、例えば、不純物元素としてリン（Ｐ）を１×１０^１６ｃｍ^−２程度の濃度でソース／ドレイン領域となるべき結晶化半導体膜２０１の平面領域に打ち込む。その後、ＸｅＣｌエキシマレーザを照射エネルギー密度４００ｍＪ／ｃｍ^２程度で照射するか、２５０℃〜４５０℃程度の温度で熱処理することにより不純物元素の活性化を行う。

次に、結晶化半導体膜２０１及びゲート電極１１６上を含む起点部層２１１上の領域に、シリコン窒化物（ＳｉＮ等）からなる絶縁膜をＣＶＤ法やスパッタ法を用いて形成し、その後、異方性エッチング処理を施してゲート絶縁膜１１３及び起点部層２１１の表面を露出させることで、図３（Ｄ）に示すように、ゲート電極１１６の側端面にサイドウォール１１８を形成するとともに、結晶化半導体膜２０１の側端面にサイドウォール２０１ｓを形成する。

次に、図４（Ａ）に示すように、ゲート電極１１６、結晶化半導体膜２０１，２０２等を覆う層間絶縁膜１０７を、シリコン酸化物膜等を成膜することにより形成する。例えば、ＰＥＣＶＤ法で約５００ｎｍの層間絶縁膜１０７を形成する。なお、結晶化半導体膜２０２については図３では省略していたが、結晶化半導体膜２０１と同様の製造プロセスを経て形成されるものであるから、結晶化半導体膜２０１と同様、その表面には絶縁膜が形成され、側端面にはサイドウォール２０２ｓが形成されたものとなっている。

次に、ゲート電極１１６に至るコンタクトホール１０７ａを層間絶縁膜１０７に開口するとともに、ソース／ドレイン領域２００Ｂに至るコンタクトホール１０７ｂを前記層間絶縁膜１０７及びゲート絶縁膜１１３に開口する。また、第１のデバイス層１０１に属するトランジスタＱ１１と第２のデバイス層１０２に属するトランジスタＱ１２とを電気的に接続するために、第１のデバイス層１０１に属するトランジスタＱ１１のソース／ドレイン領域１１２ａに至るコンタクトホール１０７ｃを層間絶縁膜１０７、起点部層２１１、及び層間絶縁膜１０６に開口する。

上記コンタクトホール１０７ｃは、当該コンタクトホール１０７ｃに形成されるコンタクト部を介して接続される結晶化半導体膜２０１の外側の領域であり、かつ隣接するデバイスの結晶化半導体膜２０２の外側の領域に形成する。すなわち、図４（Ａ）に示すように、隣接する結晶化半導体膜２０１，２０２の側端面に形成されたサイドウォール２０１ｓ、２０２ｓの間にコンタクトホール１０７ｃを開口させる。このような形成方法とすることで、層間絶縁膜１０７、起点部層２１１、及び層間絶縁膜１０６を構成するシリコン酸化物に対する選択比が大きいシリコン窒化物からなるサイドウォール２０１ｓ、２０２ｓの間を経由してコンタクトホール１０７ｃを開口させることとなるので、コンタクトホール１０７ｃの形成位置が若干ずれたとしても、サイドウォール２０１ｓ、２０２ｓがエッチングされにくいために、コンタクトホール１０７ｃの形成位置が設計位置よりも結晶化半導体膜２０１，２０２側にずれることはなくなる。従って本実施形態によれば、コンタクトホール１０７ｃを確実に結晶化半導体膜２０１，２０２の間を経由させて層間絶縁膜１０６，１０７及び起点部層２１１を貫通させて形成でき、デバイス層１０１，１０２間の導通接続を安定に形成することができる。

次に、図４（Ｂ）に示すように、コンタクトホール内にのみ選択的にタングステン等を埋め込むことでコンタクト部Ｃ３〜Ｃ５を形成する。次いで、図４（Ｃ）に示すように、層間絶縁膜１０７上にアルミニウム膜をパターン形成して前記タングステンのプラグと電気的に接続することで、図１に示した第２のデバイス層１０２（起点部層２１１及びデバイス形成層２１２）を形成することができ、本実施形態の半導体装置１００を製造することができる。なお、第２のデバイス層１０２上にさらに第３のデバイス層を形成する場合には、上記第２のデバイス層１０２の形成工程を順次繰り返すことで形成することができる。

（集積回路、電気光学装置、電子機器）
次に、上述した半導体装置を含んで構成される集積回路、電気光学装置、電子機器の具体例について説明する。
本発明における集積回路とは、一定の機能を奏するように半導体装置及び関連する配線等が集積され配線された回路（チップ）をいう。
本発明における電気光学装置とは、本発明に係る半導体装置を備えた、電気的作用によって発光するあるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、ＥＬ（エレクトロルミネッセンス）素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等をいう。
本発明の電子機器とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。その構成に特に限定が無いが、例えば、ＩＣカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクタ、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイ等を含むものである。

＜集積回路＞
図５は、本発明に係る集積回路の一実施の形態であるメモリセルアレイの構成を示す図である。図５に示すメモリセルアレイは、２つのストアノードＮ１及びＮ２を有するＳＲＡＭのメモリセル４１と、メモリセル４１にデータを書き込むと共にメモリセル４１からデータを読み出す書込／読出回路４２と、これとは別系統でメモリセル４１からデータを読み出す読出回路４３と、データの書き込み又は読み出しの際にワードラインを駆動するワードライン駆動回路４４とを含んでいる。

メモリセル４１は、反転回路ＩＮＶ１及びＩＮＶ２と、全体として１つのポートを構成するＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２とを含んでいる。反転回路ＩＮＶ１は、入力が第１のストアノードＮ１に接続されており、出力が第２のストアノードＮ２に接続されている。また、反転回路ＩＮＶ２は、入力が第２のストアノードＮ２に接続されており、出力が第１のストアノードＮ１に接続されている。トランジスタＱＮ１のソース〜ドレイン経路は、第１のストアノードＮ１とビットラインＢＬａとの間に接続されている。トランジスタＱＮ２のソース〜ドレイン経路は、第２のストアノードＮ２とビットラインＢＬｂとの間に接続されている。トランジスタＱＮ１及びＱＮ２のゲートは、ワードラインＷＬに接続されている。

上記メモリセルアレイでは、本発明に係る複数のデバイス層を積層してなる構造を備えた半導体装置を適用した構成とされている。例えばメモリセルを構成する反転回路（インバータ）ＩＮＶ１、ＩＮＶ２のうち、一方の反転回路ＩＮＶ１を第１のデバイス層に形成し、他の反転回路ＩＮＶ２を第２のデバイス層に形成した構成とすることができる。あるいは、メモリセル４１が形成されたデバイス層と、書込／読出回路４２が形成されたデバイス層と、ワードライン駆動回路４４が形成されたデバイス層とを積層してなる構造のメモリセルアレイとして構成することができる。このような構成とすることで、デバイス層間の電気的接続を安定に形成可能であり、かつ信頼性にも優れたメモリセルアレイとなる。また、従来に比してチップ面積を著しく狭めることができるので、集積回路の高集積化、小型化、高性能化が容易になる。
とすることもできる。

＜電気光学装置＞
図６に、本発明に係る電気光学装置５００における回路接続図を示す。本実施形態の電気光学装置（表示装置）５００は、各画素領域に電界発光効果により発光可能な発光層ＯＥＬＤ、それを駆動するための電流を記憶する保持容量と、薄膜トランジスタＴ１〜Ｔ４とを備えて構成されている。ドライバ５０１からは、走査線Ｖsel及び発光制御線Ｖgpが各画素領域に供給されている。ドライバ５０２からは、データ線Ｉdataおよび電源線Ｖddが各画素領域に供給されている。走査線Ｖselとデータ線Ｉdataとを制御することにより、各画素領域に対する電流プログラムが行われ、発光層ＯＥＬＤによる発光が制御可能になっている。

上記構成を具備した電気光学装置５００では、本発明に係る複数のデバイス層を積層してなる構造を備えた半導体装置を適用した構成とされている。例えば、前記複数の薄膜トランジスタＴ１〜Ｔ４を、複数のデバイス層に分けて配置した構成を採用することで、画素領域に占めるスイッチング素子の形成領域を狭めることができる。また本発明に係る導通接続構造によって安定に形成可能であり、信頼性にも優れた電気光学装置となる。
なお、上記駆動回路は、発光要素に電界発光素子を使用する場合の回路の一例であり他の回路構成も可能である。また、ドライバ５０１、５０２のそれぞれを構成する集積回路を本発明に係る半導体装置によって形成することも好適である。

＜電子機器＞
図７は、上述した電気光学装置を含んで構成される電子機器の具体例を説明する図である。図７（Ａ）は携帯電話への適用例であり、当該携帯電話６３０はアンテナ部６３１、音声出力部６３２、音声入力部６３３、操作部６３４、および本発明の電気光学装置５００を備えている。このように本発明に係る電気光学装置は電子機器の表示部として利用可能である。図７（Ｂ）はビデオカメラへの適用例であり、当該ビデオカメラ６４０は受像部６４１、操作部６４２、音声入力部６４３、および本発明の電気光学装置５００を備えている。図７（Ｃ）はテレビジョンへの適用例であり、当該テレビジョン７００は本発明の電気光学装置５００を備えている。なお、パーソナルコンピュータ等に用いられるモニタ装置に対しても同様に本発明に係る電気光学装置を適用し得る。図７（Ｄ）はロールアップ式テレビジョンへの適用例であり、当該ロールアップ式テレビジョン７１０は本発明の電気光学装置５００を備えている。また、電子機器はこれらに限定されず、表示機能を有する各種の電子機器に適用可能である。例えばこれらの他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなども含まれる。なお、本発明にかかる半導体装置は、電気光学装置の構成部品として上記のような電子機器に含まれる場合の他に、単独で電子機器の構成部品としても適用し得る。

なお、本発明は上述した各実施形態に限定されることなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、半導体膜の一例としてシリコン膜を採り上げて説明していたが、半導体膜はこれに限定されるものではない。また、上述した実施形態では、結晶化半導体膜を用いて形成されるデバイスの一例として薄膜トランジスタを採り上げて説明していたが、デバイスはこれに限定されるものではなく、薄膜ダイオード、キャパシタ等であってもよい。

本発明に係る半導体装置を示す模式断面図。同、製造方法を示す断面工程図。同、製造方法を示す断面工程図。同、製造方法を示す断面工程図。集積回路の一例を示す図。電気光学装置の一例を示す図。電子機器を例示する図。

符号の説明

１００半導体装置、１０１，１０２デバイス層、２０１，２０２結晶化半導体膜、２０１ｓ，２０２ｓサイドウォール（側壁部材）、２１１起点部層、２１２デバイス形成層、Ｇ１微細孔（グレインフィルタ）、Ｃ１〜Ｃ５コンタクト部、Ｑ１１，Ｑ１２トランジスタ（デバイス）。

Claims

半導体基板上に第１のデバイス層と第２のデバイス層とを順に積層してなり、
前記第１のデバイス層は、前記半導体基板上に形成された第１デバイスと、当該第１デバイスを覆って形成されたシリコン酸化膜からなる層間絶縁膜とを備え、
前記第２のデバイス層は、表面に複数の微細孔を有するシリコン酸化膜からなる起点部層と、前記起点部層の前記微細孔を起点として形成された略単結晶粒を含む半導体膜を用いて形成された第２デバイスおよび当該第２デバイスに隣接する第３デバイスと、当該第２デバイスおよび第３デバイスを覆って形成されたシリコン酸化膜からなる層間絶縁膜と、を備えており、
前記第２のデバイス層の第２デバイスおよび第３デバイスを構成するそれぞれの前記略単結晶粒を含む半導体膜の側端面に、シリコン窒化物からなる側壁部材が設けられ、
前記第１のデバイス層の前記シリコン酸化膜からなる層間絶縁膜の少なくとも一部、前記シリコン酸化膜からなる起点部層、および前記第２のデバイス層の前記シリコン酸化膜からなる層間絶縁膜を貫通する貫通孔内に設けられたコンタクト部により第１デバイスと第２デバイスとが電気的に接続されており、
前記コンタクト部は、前記第２デバイスのシリコン窒化物からなる側壁部材と前記第３デバイスのシリコン窒化物からなる側壁部材のそれぞれに接して設けられていることを特徴とする半導体装置。
請求項１に記載の半導体装置を備えたことを特徴とする集積回路。
請求項１に記載の半導体装置を備えたことを特徴とする電子機器。